JP2004103821A

JP2004103821A - 半導体集積回路

Info

Publication number: JP2004103821A
Application number: JP2002263544A
Authority: JP
Inventors: Kyosuke Ogawa; 小川　恭輔; Yutaka Tanaka; 田中　豊
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2002-09-10
Filing date: 2002-09-10
Publication date: 2004-04-02

Abstract

【課題】チップの省面積化を図ることができる半導体集積回路を提供する。
【解決手段】多層配線構造の内部配線を持つマクロセル１の領域上にくし型構造の電源電位線１ａおよび接地電位線１ｂを噛み合わせて配設し、このくし型構造の電源電位線１ａおよび接地電位線１ｂより上層において、チップの主電源電位線４および主接地電位線５をマクロセル１を横切って配設し、接続孔配線６によって電源電位線１ａおよび接地電位線１ｂの各くしの歯部分と接続する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、特にマクロセルへの電源供給方式に特徴を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、通信用ＬＳＩなどの半導体集積回路では、半導体素子の微細化とともに１チップ内に大規模なシステムを構築することが可能となり、１チップ内に数百個のマクロセルが配置されている。
【０００３】
このような従来の半導体集積回路においては、これらのマクロセルに対する電源供給方式は、図７に示すようになっている（例えば、特許文献１参照。）。この特許文献には、図に示すように、マクロセル１内の最寄の電源供給部位に電源供給し易くするために、マクロセル１を取り囲むように、リング状の電源電位線２ａ、２ｂおよび接地電位線３ａ、３ｂが配設されている。
【０００４】
そして、この電源電位線２ａ、２ｂおよび接地電位線３ａ、３ｂには、接続孔配線６によってチップの主電源電位線４および主接地電位線５が、それぞれ接続されている。
【０００５】
また、マクロセル１内部の電源供給部位に電源電位を供給するために、電源電位線２ａ、２ｂおよび接地電位線３ａ、３ｂとマクロセル１との間に、電源電位接続配線７ａ、７ｂおよび接地電位接続配線８ａ、８ｂがそれぞれ配設されている。
【０００６】
図８に、図７のＣ−Ｃ線に沿う断面構造を示すが、信号線は省略している。図に示すように、半導体基板１０１表面には、トランジスタ２０１などの能動素子が形成されている。そして、半導体基板１０１上には、４層の配線層２１、２２、２３、２４が多層配線構造に形成されている。
【０００７】
また、半導体基板１０１と１層目配線層２１との間には、層間絶縁膜３１が形成され、同様に１層目配線層２１と２層目配線層２２の間には、層間絶縁膜３２が形成され、２層目配線層２２と３層目配線層２３の間には、層間絶縁膜３３が形成され、３層目配線層２３と４層目配線層２４の間には、層間絶縁膜３４が形成されている。
【０００８】
そして、この配線層の内のマクロセル１領域上における１層目配線層２１、２層目配線層２２、３層目配線層２３は、マクロセル１の内部配線として用いる。
【０００９】
また、マクロセル１領域外部における１層目配線層２１は２次元座標のＹ軸方向（垂直方向）の電源電位線２ｂとして、２層目配線層２２はＸ軸方向（水平方向）の電源電位線２ａとして用い、３層目配線層２３はＹ軸方向の接地電位線３ｂとして、４層目配線層２４はＸ軸方向の接地電位線３ａとして用いる。
【００１０】
さらに、マクロセル１領域外部から領域内部に延在する２層目配線層２２は、Ｘ軸方向の電源電位接続配線７ａまたは接地電位接続配線８ａとして用い、３層目配線層２３は、Ｙ軸方向の電源電位接続配線７ｂまたは接地電位接続配線８ｂとしても用いる。
【００１１】
そして、図においては、１層目のＹ軸方向の電源電位線２ｂが、２層目のＸ軸方向の電源電位接続配線７ａ、接続孔配線６および内部配線２１を介してトランジスタ２０１に接続され、また、４層目のＸ軸方向の接地電位接続線３ａが、３層目のＹ軸方向の接地電位配線７ｂ、内部配線２２、２１および接続孔配線６を介してトランジスタ２０１に接続されている。
【００１２】
なお、図示されていないが、２層目のＸ軸方向の電源電位線２ａと１層目のＹ軸方向の電源電位線２ｂとは、端部において接続孔配線を介して接続され、また４層目のＸ軸方向の接地電位線３ａと３層目のＹ軸方向接地電位線３ｂとは、端部において接続孔配線を介して接続されている。
【００１３】
【特許文献１】
特開平８−１２５０２５号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体集積回路では、マクロセルの周辺に電源電位線と接地電位線が存在するために、チップの省面積化を阻害するという問題点があった。特に、多くの電流が流れるマクロセルの場合は、エレクトロマイグレーションと、配線抵抗に起因する電圧降下を防止するため、電源電位線および接地電位線の幅を太くする必要がある。
【００１５】
そのため、マクロセルの周辺に配設される電源電位線および接地電位線のチップ上コア面積に占める割合は、１０％を越えることもあり、チップ面積増大の一因となっている。
【００１６】
本発明は、このような事情に鑑みてなされたもので、その目的とするところは、チップの省面積化を実現できる半導体集積回路を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体集積回路は、チップに設けられたマクロセルと、前記マクロセルの領域上に配設された多層配線構造の内部配線と、前記マクロセルの領域上において、前記内部配線層より上層に配設され、且つ前記内部配線と接続された電源電位線および接地電位線と、前記電源電位線および接地電位線より上層において、前記マクロセルの領域を横切って配設され、且つ前記電源電位線および接地電位線とそれぞれ接続されたチップの主電源電位線および主接地電位線とを備えたことを特徴としている。
【００１８】
また、上記目的を達成するために、本発明の半導体集積回路は、２次元座標のＸ軸方向に配置された第１のマクロセルと、２次元座標のＹ軸方向に配置された第２のマクロセルと、前記各マクロセルの領域上に配設された多層配線構造の内部配線と、前記各マクロセルの領域上において、前記内部配線より上層に配設され、且つ前記内部配線と接続されたマクロセルの電源電位線および接地電位線と、前記第１のマクロセルの領域上を、前記電源電位線および接地電位線より上層において、Ｘ軸方向に横切って配設され、且つ前記電源電位線および接地電位線と、それぞれ接続された第１のチップの主電源電位線および主接地電位線と、前記第２のマクロセルの領域上を、前記電源電位線および接地電位線より上層において、Ｙ軸方向に横切って配設され、且つ前記電源電位線および接地電位線とそれぞれ接続された第２のチップの電源電位線および主接地電位線とを備え、前記第１のチップの主電源電位線および主接地電位線と前記第２の主電源電位線および主接地電位線は、異なる層に配設されてなることを特徴としている。
【００１９】
本発明によれば、マクロセル周辺に電源電位線および接地電位線を配設せずに、マクロセルの領域上に電源電位線および接地電位線を配設し、チップの主電源電位線および主接地電位線とマクロセルの領域上の電源電位線および接地電位線とをそれぞれ接続し、マクロセルへの電源供給を実現することにより、マクロセル周辺の電源電位線および接地電位線を配設する領域が不要となることにより、従来方式よりも、チップの省面積化を図ることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２１】
（第１の実施の形態）
図１に、本発明による半導体集積回路の第１の実施の形態のマクロセル部を示す。図中、１は、マクロセルで、このマクロセル１の領域上には、内部配線が多層構造に配設され、この内部配線より上層には、マクロセルに対するくし型構造の電源電位線１ａおよび接地電位線１ｂが、互いに噛み合わされて配設されている。
【００２２】
そして、チップの主電源電位線４および主接地電位線５が、くし型の電源電位線１ａおよび接地電位線１ｂの上層において、くしの歯部分と直交してマクロセル１を横切ってそれぞれ並設され、各電源電位線１ａおよび接地電位線１ｂの各くしの歯部分と接続孔配線６により、それぞれ接続されている。
【００２３】
図２は、図１のＡ−Ａ線に沿うマクロセル部の断面構造を示すが、信号線は省略している。図に示すように、半導体基板１０１表面には、トランジスタ２０１などの能動素子が形成されている。そして、半導体基板１０１上には、５層の配線層２１、２２、２３、２４、２５が形成されている。
【００２４】
また、半導体基板１０１と１層目配線層２１との間には、層間絶縁膜３１が形成され、同様に、１層目配線層２１と２層目配線層２２の間には、層間絶縁膜３２が形成され、２層目配線層２２と３層目配線層２３の間には、層間絶縁膜３３が形成され、３層目配線層２３と４層目配線層２４の間には、層間絶縁膜３４が形成され、４層目配線層２４と５層目配線層２５の間には、層間絶縁膜３５がそれぞれ形成されている。
【００２５】
そして、この配線層の内の１層目配線層２１、２層目配線層２２、３層目配線層２３は、マクロセルの内部配線として用いられ、これらを適宜接続して論理を完成させることにより、マクロセルとしての機能を実現している。
【００２６】
また、４層目配線層２４は、電源電位線１ａおよび接地電位線１ｂとして用いる。５層目配線層２５は、チップの主電源電位線４および主接地電位線５として用いる。
【００２７】
そして、５層目のチップの主電源電位線４は、４層目の電源電位線１ａに接続孔配線６を介して接続され、電源電位線１ａは、内部配線２３、２２、２１および接続孔配線６を介してトランジスタ２０１に接続され、また、５層目のチップの主接地電位線５は、４層目の接地電位線１ｂに接続孔配線６を介して接続され、接地電位線１ｂは、内部配線２３、２２、２１および接続孔配線６を介してトランジスタ２０１に接続されている。
【００２８】
上記した第１の実施の形態の半導体集積回路では、電源電位線１ａおよび接地電位線１ｂをマクロセル１の領域上に配設し、主電源電位線４および主接地電位線５をマクロセル１を横切って配設して、接続孔配線６を介して両者を接続している。
【００２９】
従って、マクロセル１の領域外に電源電位線および接地電位線を配設した従来の半導体集積回路に比べて、マクロセル外部の配線領域が不要となり、チップの省面積化を図ることができる。
【００３０】
また、主電源電位線４および主接地電位線５が、くし型構造の電源電位線１ａまたは接地電位線１ｂと複数の個所、すなわち各くしの歯部分と交差しているので、接続孔配線６を均等に配設することが容易となり、チップからマクロセル内部への電源供給における、電圧降下による電位のばらつきを少なく抑えることができる。
【００３１】
（第２の実施の形態）
図３に、本発明による半導体集積回路の第２の実施の形態のマクロセル部を示す。図において、１１はマクロセルＡで、１２はマクロセルＢで、各マクロセルは、第１の実施の形態と同様に構成されている。このマクロセルＢ１２は、マクロセルＡ１１に対して、９０度回転させ、直交関係に配置、つまりマクロセルＡ１１が２次元座標のＸ軸方向、マクロセルＢ１２がＹ軸方向に配置されている。各マクロセル１１、１２の領域上には、内部配線が多層構造に配線され、この内部配線より上層には、くし型構造の電源電位線１ａおよび接地電位線１ｂがそれぞれ配設されている。
【００３２】
そして、マクロセルＡ１１に対する第１の主電源電位線４ａおよび主接地電位線５ａは、マクロセルＡ１１の電源電位線１ａおよび接地電位線１ｂよりさらに上層において、Ｘ軸方向に配設され、電源電位線１ａおよび接地電位線１ｂと接続孔配線６を介してそれぞれ接続され、また、マクロセルＢ１２に対する第２の主電源電位線４ｂおよび主接地電位線５ｂは、Ｘ軸方向の主電源電位線４ａおよび主接地電位線５ａよりさらに上層において、Ｙ軸方向に配設され、複層接続孔配線６ａを介して接続される。
【００３３】
ここでは、チップの主電源電位線４ａおよび主接地電位線５ａは、くし型の電源電位線１ａおよび接地電位線１ｂのくしの歯部分と直交して、マクロセルＡ１１を横切ってそれぞれ並設され、各電源電位線１ａおよび接地電位線１ｂの各くしの歯部分と接続孔配線６によりそれぞれ接続されている。
【００３４】
また、チップの主電源電位線４ｂおよび主接地電位線５ｂは、くし型の電源電位線１ａおよび接地電位線１ｂのくしの歯部分と直交して、マクロセルＢ１２を横切ってそれぞれ並設され、各電源電位線１ａおよび接地電位線１ｂの各くしの歯部分と複層接続孔配線６ａによりそれぞれ接続されている。
【００３５】
図４は、図３のＢ−Ｂ線に沿うマクロセル部の断面構造を示すが、信号線は省略している。図に示すように、半導体基板１０１表面には、トランジスタ２０１などの能動素子が形成されている。そして半導体基板１０１上には、６層の配線層２１、２２、２３、２４、２５、２６が形成されている。
【００３６】
また、半導体基板１０１と１層目配線層２１との間には、層間絶縁膜３１が形成され、同様に１層目配線層２１と２層目配線層２２の間には、層間絶縁膜３２が形成され、２層目配線層２２と３層目配線層２３の間には、層間絶縁膜３３が形成され、３層目配線層２３と４層目配線層２４の間には、層間絶縁膜３４が形成され、４層目配線層２４と５層目配線層２５の間には、層間絶縁膜３５が形成され、５層目配線層２５と６層目配線層２６の間には、層間絶縁膜３６がそれぞれ形成されている。
【００３７】
そして、この配線層の内の１層目配線層２１、２層目配線層２２、３層目配線層２３は、マクロセルＢ１２の内部配線として用いられ、これらを適宜接続して論理を完成させることによりマクロセルとしての機能を実現している。
【００３８】
また、４層目配線層２４は、電源電位線１ａおよび接地電位線１ｂとして用いる。５層目配線層２５および６層目配線層２６は、チップの主電源電位線および主接地電位線として用いる。例えば、破線で示す５層目配線層２５は、マクロセルＡ１１におけるＸ軸方向の主電源電位線４ａおよび主接地電位線５ａとして用い、６層目配線層２６は、マクロセルＢ１２の主電源電位線４ｂおよび主接地電位線５ｂとして用いる。
【００３９】
そして、マクロセルＢ１２に対する６層目のチップの主電源電位線４ｂは、接続孔配線６、５層目の配線層２５および接続孔配線６から構成される複層接続孔配線６ａを介してマクロセルＢ１２の４層目の電源電位線１ａに接続され、この電源電位線１ａは、内部配線層２３、２２、２１および接続孔配線６を介してトランジスタ２０１に接続され、一方、マクロセルＢ１２に対する６層目のチップの主接地電位線５ｂは、複層接続孔配線６ａを介してマクロセルＢ１２の４層目の接地電位線１ｂに接続され、この接地電位線１ｂは、内部配線層２３、２２、２１および接続孔配線６を介してトランジスタ２０１に接続されている。
【００４０】
なお、マクロセルＡ１１は、第１の実施の形態と同様の構成を有するので、ここでは、説明は省略する。
【００４１】
上記した第２の実施の形態の半導体集積回路では、第１のチップの主電源電位線４ａおよび主接地電位線５ａと第２のチップの主電源電位線４ｂおよび主接地電位線５ｂとを、５層目および６層目の異なる層に配設し、例えば、第１の主電源電位線４ａおよび主接地電位線５ａをＸ軸方向に配設し、第２の主電源電位線４ｂおよび主接地電位線５ｂをＹ軸方向に配設する。
【００４２】
したがって、チップ上のマクロセルの配置の方向が９０度回転した状態においても、チップの主電源電位線および主接地電位線を折り曲げることなく、マクロセル内部のくし型の電源電位線または接地電位線の複数のくしの歯部分と交差して配設できるので、接続孔配線を均等に配置することが容易となり、チップからマクロセル内部への電源供給における電圧降下による電位のばらつきを、少なく抑えることができる。
【００４３】
（第３の実施の形態）
図５に、本発明による半導体集積回路の第３の実施の形態のマクロセル部を示す。図中、１は、マクロセルで、このマクロセル１の領域上には、内部配線が多層構造に配設され、この内部配線より上層には、短冊型構造の電源電位線１ｃおよび接地電位線１ｄが、交互に配設されている。
【００４４】
また、マクロセル１に対する電源としてのチップの主電源電位線４および主接地電位線５が、マクロセル１の電源電位線１ｃおよび接地電位線１ｄより、さらに上層において、短冊型の電源電位線１ｃおよび接地電位線１ｄの短冊部分と直交してマクロセル１をＸ軸方向に横切ってそれぞれ並設され、各短冊型の電源電位線１ｃおよび接地電位線１ｄと接続孔配線６により、それぞれ接続されている。
【００４５】
図中、１０は、チップ内配線をするためのスルー配線であり、このスルー配線１０は、マクロセル上に短冊型に配設した電源電位線１ｃおよび接地電位線１ｄの間の空きスペースを、Ｙ軸方向に横切って配設されている。
【００４６】
ここで、スルー配線１０は、マクロセル１内の電源電位線１ｃおよび接地電位線１ｄと同層の４層目配線層によって構成されている。
【００４７】
なお、その他の構成は、上記第１の実施の形態と同様であり、説明は省略する。
【００４８】
上記した第３の実施の形態の半導体集積回路では、第１の実施の形態と同様な効果の他に、次のような効果を有する。
【００４９】
一般に、半導体集積回路においては、チップ内配線をする必要があるが、従来の半導体集積回路のように、マクロセル内部の複数の配線層が不規則に配線されている場合には、各マクロセル間の空きスペースを利用して配線するのが一般的で、チップ内配線の配線本数に応じてマクロセル間の配線領域が必要となり、それがチップ面積を増大させる要因の一つとなっていた。
【００５０】
これに対して、本実施の形態では、マクロセル内の短冊型に配置された電源電位線および接地電位線の間の空きスペースを利用することにより、電源電位線および接地電位線と同層の配線層を利用して、マクロセルの上部を通過させる、いわゆるスルー配線とすることができるので、チップ内の配線領域を削減でき、ひいてはチップの省面積化を図ることができる。
【００５１】
（第４の実施の形態）
図６に、本発明による半導体集積回路の第４の実施の形態のマクロセルの部分を示す。図中、１は、マクロセルで、このマクロセル１の領域上には、内部配線が多層構造に配設され、この内部配線より上層には、くし型構造の電源電位線１ｅ１、１ｅ２、１ｅ３、１ｅ４および接地電位線１ｆ１、１ｆ２、１ｆ３、１ｆ４が互いに噛み合わされた複数の組、例えば４組が、互いに離間して配置されている。
【００５２】
そして、チップの主電源電位線４および主接地電位線５が、くし型の電源電位線１ｅ１、１ｅ２、１ｅ３、１ｅ４および接地電位線１ｆ１、１ｆ２、１ｆ３、１ｆ４の上層において、くしの歯部分と直交してマクロセル１を、Ｘ軸方向に横切ってそれぞれ並設され、各電源電位線１ｅ１、１ｅ２、１ｅ３、１ｅ４および接地電位線１ｆ１、１ｆ２、１ｆ３、１ｆ４のくしの歯部分と接続孔配線６により、それぞれ接続される。
【００５３】
図中、１０ａ、１０ｂ、１０ｃは、スルー配線であり、このスルー配線１０ａは、マクロセルの領域上に噛み合わされたくし型の電源電位線１ｅ１、１ｅ２、１ｅ３、１ｅ４および接地電位線１ｆ１、１ｆ２、１ｆ３、１ｆ４の組の間の、空きスペースを、Ｙ軸方向に横切って配設されており、スルー配線１０ｂ、１０ｃは、マクロセルの領域上に噛み合わされたくし型の電源電位線１ｅ１、１ｅ２、１ｅ３、１ｅ４および接地電位線１ｆ１、１ｆ２、１ｆ３、１ｆ４の組の間の、空きスペースを、例えばＸ軸方向からＹ軸方向に折れ曲がって配設されている。
【００５４】
ここで、スルー配線１０ａ、１０ｂ、１０ｃは、マクロセル内の電源電位線１ｅ１、１ｅ２、１ｅ３、１ｅ４および接地電位線１ｆ１、１ｆ２、１ｆ３、１ｆ４と同層の４層目配線層によって構成されている。
【００５５】
なお、その他の構成は、上記第１の実施の形態と同様であり、説明は省略する。
【００５６】
上記した第４の実施の形態の半導体集積回路では、マクロセル内の、噛み合わされたくし型の電源電位線および接地電位線の組の間の空きスペースを利用することにより、電源電位線および接地電位線と同層の配線層を利用して、マクロセルの領域上部を通過させる、いわゆるスルー配線としているので、スルー配線を使わず各マクロセル間を配線領域として利用する場合に比べて、チップ内の配線領域を削減でき、ひいてはチップの省面積化を図ることができる。
【００５７】
本発明は、上記実施の形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更し実施できることは勿論である。
【００５８】
例えば、上記第１および第２の実施の形態では、マクロセルの電源電位線および接地電位線は、くし型構造に限らず、短冊型構造でもよい。
【００５９】
【発明の効果】
以上、詳述したように、本発明の半導体集積回路によれば、各マクロセルに電源供給すべき電源電位線および接地電位線を、マクロセルの領域に配設し、マクロセルの領域上において、チップの主電源電位線および主接地電位線を電源電位線および接地電位線と接続することにより、電源供給が可能となり、それだけチップの省面積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体集積回路のマクロセル部の概略構成を示す平面図。
【図２】図１のＡ−Ａ線に沿うマクロセル部の断面図。
【図３】本発明の第２の実施の形態に係る半導体集積回路のマクロセル部の概略構成を示す平面図。
【図４】図３のＢ−Ｂ線に沿うマクロセル部の断面図。
【図５】本発明の第３の実施の形態に係る半導体集積回路のマクロセル部の概略構成を示す平面図。
【図６】本発明の第４の実施の形態に係る半導体集積回路のマクロセル部の概略構成を示す平面図。
【図７】従来の半導体集積回路のマクロセル部の概略構成を示す平面図。
【図８】図７のＣ−Ｃ線に沿うマクロセル部の断面図。
【符号の説明】
１　マクロセル
１１　マクロセルＡ
１２　マクロセルＢ
１ａ、１ｃ、１ｅ１、１ｅ２、１ｅ３、１ｅ４　電源電位線
１ｂ、１ｄ、１ｆ１、１ｆ２、１ｆ３、１ｆ４　接地電位線
２ａ　Ｘ軸方向の電源電位線
２ｂ　Ｙ軸方向の電源電位線
３ａ　Ｘ軸方向の接地電位線
３ｂ　Ｙ軸方向の接地電位線
１０、１０ａ、１０ｂ、１０ｃ　スルー配線
１０１　半導体基板
４　主電源電位線
４ａ　Ｘ軸方向の主電源電位線
４ｂ　Ｙ軸方向の主電源電位線
５　主接地電位線
５ａ　Ｘ軸方向の主接地電位線
５ｂ　Ｙ軸方向の主接地電位線
６　接続孔配線
６ａ　複層接続孔配線
７ａ　Ｘ軸方向の電源電位接続配線
７ｂ　Ｙ軸方向の電源電位接続配線
８ａ　Ｘ軸方向の接地電位接続配線
８ｂ　Ｙ軸方向の接地電位接続配線
２１　１層配線
２２　２層配線
２３　３層配線
２４　４層配線
２５　５層配線
２６　６層配線
３１、３２，３３，３４，３５，３６　層間絶縁膜
２０１　トランジスタ

Claims

チップに設けられたマクロセルと、
前記マクロセルの領域上に配設された多層配線構造の内部配線と、
前記マクロセルの領域上において、前記内部配線より上層に配設され、且つ前記内部配線と接続された電源電位線および接地電位線と、
前記電源電位線および接地電位線より上層において、前記マクロセルの領域を横切って配設され、且つ前記電源電位線および接地電位線とそれぞれ接続されたチップの主電源電位線および主接地電位線と、
を備えたことを特徴とする半導体集積回路。
前記チップの主電源電位線および主接地電位線と前記電源電位線および接地電位線は、少なくとも２以上の接続孔配線によってそれぞれ接続されていることを特徴とする請求項１に記載の半導体集積回路。
前記電源電位線および接地電位線は、くし型構造を有し、且つ互に噛み合わされて配設されていることを特徴とする請求項１に記載の半導体集積回路。
前記噛み合わされたくし型構造の電源電位線および接地電位線の複数の組が、前記マクロセル内に互に離間して配置され、この組間にスルー配線が配設されてなることを特徴とする請求項３に記載の半導体集積回路。
前記電源電位線および接地電位線は、短冊型構造を有し、且つ交互に配設されていることを特徴とする請求項１に記載の半導体集積回路。
前記電源電位線と接地電位線との間に、スルー配線が配設されてなることを特徴とする請求項５に記載の半導体集積回路。
前記チップの主電源電位線および主接地電位線は、前記電源電位線および接地電位線の両方に跨って並設され、且つ前記主電源電位線と前記電源電位線および前記主接地電位線と前記接地電位線とが、それぞれ接続孔配線を介して接続されていることを特徴とする請求項１、３、または５に記載の半導体集積回路。
２次元座標のＸ軸方向に配置された第１のマクロセルと、
２次元座標のＹ軸方向に配置された第２のマクロセルと、
前記各マクロセルの領域上に配設された多層配線構造の内部配線と、
前記各マクロセルの領域上において、前記内部配線より上層に配設され、且つ前記内部配線と接続されたマクロセルの電源電位線および接地電位線と、
前記第１のマクロセルの領域上を、前記電源電位線および接地電位線より上層において、Ｘ軸方向に横切って配設され、且つ前記電源電位線および接地電位線とそれぞれ接続された第１のチップの主電源電位線および主接地電位線と、
前記第２のマクロセルの領域上を、前記電源電位線および接地電位線より上層において、Ｙ軸方向に横切って配設され、且つ前記電源電位線および接地電位線とそれぞれ接続された第２のチップの主電源電位線および主接地電位線と、
を備え、
前記第１のチップの主電源電位線および主接地電位線と前記第２の主電源電位線および主接地電位線は、異なる層に配設されてなることを特徴とする半導体集積回路。
前記電源電位線および接地電位線は、くし型構造を有し、且つ互いに噛み合わされて配設されてなることを特徴とする請求項８に記載の半導体集積回路。
前記電源電位線および接地電位線は、短冊型構造を有し、且つ交互に配設されてなることを特徴とする請求項８に記載の半導体集積回路。