CN104937711A - 半导体集成电路 - Google Patents

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Abstract

本发明的目标是减缓半导体集成电路中的电压降的增加。半导体集成电路包括多个第一I/O单元、多个第二I/O单元以及电势供应单元。多个第一I/O单元被排列在半导体集成电路基板上。多个第二I/O单元沿着多个第一I/O单元被排列在半导体集成电路基板上。电势供应单元被形成在半导体封装基板上，电势供应单元的一部分在半导体封装基板的表面中突出，并且经由包括突出部分的区域将预定电势供应给作为多个第一I/O单元中的任一个的主单元以及多个第二I/O单元中的邻近主单元的单元。

Description

半导体集成电路
技术领域
本技术涉及半导体集成电路。更具体地，本技术涉及具有接收并且输出信号和电源的输入/输出单元的半导体集成电路。
背景技术
近年来，存在对更小并且更轻的电子装置的需求。例如，为了减少电子装置的大小，已经尝试了增加电子装置中包括的半导体集成电路的集成度。半导体集成电路的更高的集成度伴随着输入至半导体集成电路以及从半导体集成电路输出的信号或者电力的数量的增加。因此，半导体封装用于有效地分配这些信号或者电力。
半导体芯片被设置在半导体封装的基板上，并且电源环、接地环、引线框架等被设置在半导体芯片周围。半导体芯片包括用于接收和输出电源或者信号的多个输入/输出(I/O)单元，其沿着半导体芯片的周边布置。在此，I/O单元被分成用于供应电力的电力单元以及用于接收和输出信号的信号单元。电力单元通过配线连接至电源环或者接地环，同时信号单元通过配线连接至引线框架。
至于布置I/O单元的方式，已经提出了其中至少设置两行I/O单元并且电力单元被设置在第一行的半导体集成电路，其中，行方向是沿着半导体芯片的周边的方向，并且第一行是更靠近周边的行(例如，参见专利文献1)。这是因为如果电力单元被设置在更远离半导体芯片的周边的第二行中，则由于通过配线接合安装，导致难以在第一行的相同列中提供信号单元。具体地，如果信号单元被设置在第一行的相同列中，连接至电力单元的配线和连接至信号单元的配线会互相交叉。因此，电力单元通常被设置在第一行中。
然而，在上述传统技术中，可能难以减少电压降的增加。电压降的值通过流过互连的电流I和互连的电阻R的乘积计算，并且因此，电压降也被称为IR压降。由于IR压降增加，供应给半导体集成电路中的电路块的电压可能低于或者等于操作电压，从而导致故障。
在上述半导体集成电路中，电力单元被设置在第一行中。因此，如果电源互连从半导体芯片中的电力单元连接至电路块，则必须布置电源互连，使得电源互连通过第二行中的I/O单元之间的间隙。因此，难以增加电源互连的宽度，可能导致IR压降增加。
为了增加电源互连的宽度，与第一行中的电力单元的电势具有相同电势的电力单元可被设置在第二行的相同列中。然而，在该配置中，每个列中的电力单元的数量增加，并且因此，在电源环和接地环中的配线接合需要较大的空间。因此，必须增加电源环或者接地环的宽度。因此，半导体集成电路的大小可能增加。因此，在减少半导体集成电路的大小时难以减少IR压降的增加。
考虑到这些情况，已经提出了本技术。本技术的目标是减少半导体集成电路中的电压降的增加。
参考文献列表
专利文献
专利文献1：JP 2006-52036A
发明内容
为了解决上述问题提出了本技术。根据本技术的第一方面，提供了半导体集成电路，包括：多个第一输入/输出单元，布置在半导体集成电路基板上；多个第二输入/输出单元，沿着多个第一输入/输出单元布置在半导体集成电路基板上；以及电势供应部，形成在半导体封装基板上，电势供应部的一部分在半导体封装基板的表面中突出，并且被配置为通过包括突出部分的区域将预定电势供应给作为多个第一输入/输出单元中的一个的目标单元以及多个第二输入/输出单元中的邻近目标单元的单元。这提供了通过包括突出部分的区域将预定电势供应给多个第一输入/输出单元中的一个的目标单元以及多个第二输入/输出单元中的邻近目标单元的单元的优势。
在该第一方面中，电势供应部可包括第一供应部，形成在沿着多个第一或者第二输入/输出单元的带状中，并且被配置为供应第一电势；以及第二供应部，形成在沿着第一供应部的带状中，并且被配置为供应第二电势。第一供应部可在预定位置断开。第二供应部的一部分可朝向其中第一供应部被断的位置突出。这提供了从第二供应部供应第二电势，第二供应部的一部分朝向其中第一供应部被断开的位置突出的优势。
在该第一方面中，突出部分可形成为在远离除了该突出部分之外的部分的位置处突出。这提供了在电势供应部的突出部分与除了电势供应部的突出部分之外的部分之间设置空间的优势。
在该第一方面中，与多个第二输入/输出单元相比，多个第一输入/输出单元的位置可更靠近电势供应部而定位。电势供应部可通过配线将不同电势供应给多个第一输入/输出单元中的两个相邻单元中的每一个。这提供了不同电势通过配线被供应给多个第一输入/输出单元中的两个相邻单元的优势。
在该第一方面中，电路块形成在半导体集成电路基板上；电源互连，形成在从被供应预定电势的第一和第二输入/输出单元至电路块的路线中；多个接合垫，形成在被供应预定电势的各个第一和第二输入/输出单元中，并且通过配线连接至电势供应部；以及被按压测试探针的测试垫，形成在第一和第二输入/输出单元和电路块之间的位置处的电源互连上。这提供了测试垫被形成在第一和第二输入/输出单元和电路块之间的位置处的电源互连上的优势。
在该第一方面中，可进一步包括电源互连，形成在从被供应预定电势的第一和第二输入/输出单元至电路块的路线中。多个第一输入/输出单元和多个第二输入/输出单元可布置为交错排列方式。与当输入/输出单元被布置为二维网格方式时相比，这提供了具有更大的线宽的电源互连被形成在从以交错排列方式布置的第一输入/输出单元和第二输入/输出单元至电路块的路线中的优势。
发明效果
根据本技术，可以展示可减少半导体集成电路中的电压降增加的良好效果。
附图说明
图1是第一实施方式中的半导体集成电路的示例性顶视图。
图2是示出了第一实施方式中的电源环、接地环和半导体芯片的示例性配置的示图。
图3是第一实施方式中的半导体封装的示例性顶视图。
图4是示出了第一实施方式的第一变形例中的电源环部分、接地环部分和突出部分的示例性配置的示图。
图5是示出了第一实施方式的第二变形例中的电源环部分、接地环部分和突出部分的示例性配置的示图。
图6是示出了第一实施方式的第三变形例中的半导体芯片的示例性配置的示图。
图7是示出了第二实施方式中的电源环部分、接地环部分和突出部分的示例性配置的示图。
图8是示出了第三实施方式中的电源环部分、接地环部分和突出部分的示例性配置的示图。
图9是示出了第三实施方式的变形例中的电源环部分、接地环部分和突出部分的示例性配置的示图。
具体实施方式
现在将描述执行本技术的形式(以下简称实施方式)。将按照以下顺序进行描述。
1.第一实施方式(导致电源环的一部分和接地环的一部分突出的实例)
2.第二实施方式(具有不同电势的电力单元被彼此相邻布置，并且导致电源环的一部分和接地环的一部分突出的实例)
3.第三实施方式(测试垫与I/O单元分离，并且导致电源环的一部分和接地环的一部分突出的实例)
<1.第一实施方式>
[半导体集成电路的示例性配置]
图1是第一实施方式中的半导体集成电路的示例性顶视图。半导体集成电路包括半导体封装100和半导体芯片200。
半导体封装100是保护半导体芯片200的部分，并且还将信号和电力分配至半导体芯片200。半导体封装100包括接地环110和电源环120。
电源环120是形成为用于将电源电势供应给半导体芯片200的预定形状的互连，并且形成在半导体封装100的，其上设置半导体芯片200的基板上。例如，电源环120形成为围绕半导体封装100的基板上的半导体芯片200的环状。
接地环110是形成为用于将不同于电源电势的参考电势供应给半导体芯片200的预定形状的互连，并且形成在半导体封装100的，其上设置半导体芯片200的基板上。例如，接地环110形成为围绕半导体封装100的基板上的电源环120的环状。
应注意，接地环110和电源环120是所附权利要求中描述的示例性电势供应部。另外，在图1中，电源环120被设置在半导体芯片200的外部，并且接地环110被设置在电源环120的外部。可替代地，接地环110可设置在半导体芯片200的外部，并且电源环120可设置在接地环110的外部。
接地环110在(包括半导体集成电路的一部分的)矩形区域101中的预定位置处被断开。另外，接地环110的一部分和电源环120的一部分在半导体芯片200的基板(即，半导体集成电路基板)的表面中突出。以下将描述区域101的详细配置。
半导体芯片200是其中集成大量元件(诸如，晶体管、二极管等)的电子零件。半导体芯片200被设置在半导体封装100的基板上。
[半导体芯片的示例性配置]
图2是示出了第一实施方式中的电源环120、接地环110和半导体芯片200的示例性配置的示图，显示图1中的区域101的细节。区域101包括半导体芯片200的一部分。半导体芯片200包括I/O单元区域210和220、电源互连241和242以及电路块250。另外，区域101中的接地环110的一部分被断开。应注意，断开的接地环110的一部分通过穿透到(其上设置接地环110的)基板的下层中的过孔电连接至其他部分。
此外，电源环120的一部分朝向其中接地环110被断开的位置突出。另一方面，接地环110的一部分朝着远离电源环120的方向突出。
接地环110突出的部分以下称为“突出部分112”，并且除了突出部分112之外的接地环110的部分以下称为“接地环部分111”。另外，电源环120突出的部分以下称为“突出部分122”，并且除了突出部分122之外的电源环120的部分以下称为“电源环部分121”。
I/O单元区域210是位于半导体芯片200的外周边附近的区域，其中，多个I/O单元沿着电源环部分121以预定间距布置。I/O单元区域220是位于I/O单元区域210与电路块250之间的区域，其中，多个I/O单元沿着I/O单元区域210以预定间距布置。换言之，半导体芯片200包括两行I/O单元，其中，各行中的I/O单元沿着电源环部分121布置。I/O单元区域210在下文中被假定为第一行，并且I/O单元区域220在下文中被假定为第二行。
另外，假设沿着垂直于所述行的列方向绘制的第一行中的I/O单元的中心线通过第二行中的一个I/O单元的中心。换言之，I/O单元被布置为二维网格方式。
I/O单元区域210包括作为I/O单元的多个信号单元211以及电力单元212和215。信号单元211是用于从电路块250接收信号并且将信号输出至电路块250的I/O单元。例如，信号单元211通过配线连接至半导体封装100上的预定电路或者引线框架。应注意，连接至信号单元211的电路等未在图2中示出。
电力单元212是用于将预定电源电势供应给电路块250的I/O单元。电力单元212位于突出部分122附近的第一行I/O单元(210)中。电力单元212具有接合垫213和测试垫214。接合垫213是通过配线连接至电源环部分121的构件。接合垫213连接至邻近于突出部分122的电源环部分121的一部分。测试垫214是测试期间测试探针被按压在其上的构件。
电力单元215是用于将不同于电源电势的参考电势供应给电路块250的I/O单元。电力单元215位于突出部分112附近的第一行I/O单元(210)中。突出部分122例如与与突出部分112相隔一列而定位，并且因此，电力单元215位于与电力单元212相隔一列的位置处。电力单元215具有接合垫216和测试垫217。接合垫216是通过配线连接至接地环部分111的构件。测试垫217具有与测试垫214的配置相似的配置。
I/O单元区域220包括作为I/O单元的多个信号单元221以及电力单元222和225。信号单元221与信号单元211相似。
电力单元222与电力单元212相似。应注意，电力单元222位于第一行中的电力单元212附近的第二行I/O单元中，例如，在包括电力单元212的相同列中。另外，电力单元222通过配线接合连接至电源环120的突出部分122。
电力单元225与电力单元215相似。应注意，电力单元225位于第一行中的电力单元215附近的第二行I/O单元中，例如，在包括电力单元215的相同列中。另外，电力单元225通过配线接合连接至接地环110的突出部分112。
应注意，第一行中的I/O单元(211，212和215)是所附权利要求中描述的第一和第二输入/输出单元中的一个的实例，并且第二行中的I/O单元(221，222和225)是第一和第二输入/输出单元中的另一个的实例。
电源互连241是用于将电源电势从电力单元212和222供应给电路块250的互连。电源互连241被形成在从电力单元212和222至电路块250的路线中。此外，电源互连241的总线宽与电力单元212和222的在列方向上观察时的宽度相似。
在此，如果第一行中的电力单元212和第二行中的电力单元222位于不同列中，必须从第一行中的电力单元212定位电源互连241，使得电源互连241通过第二行中的I/O单元之间的间隙。在这种情况下，不可以增加电源互连241的在列方向上观察时的线宽，导致大的IR压降。
与此相反，如图2所示，在其中具有相同电势的电力单元(212和222)具有被设置在相同列的配置中，则不必定位互连使得该互连通过第二行的间隙，并且因此，可以使电源互连241的线宽基本上与I/O单元的宽度一样宽。因此，与其中具有相同电势的电力单元(212和222)被设置在不同列中的配置相比，IR压降的增加可以减少。
另外，使电源环120的一部分突出，从而设置突出部分122。因此，可在电源环120与电力单元222之间确保用于配线接合的空间，同时保持电源环120的线宽。如果不设置突出部分122，而在一个列中设置两个电力单元，那么因此，必须使电源环120具有比在一个列中设置一个电力单元时更大的线宽。然而，如果电源环120的线宽增加，则半导体封装100的大小增加。因此，通过设置突出部分122，电源环120的配线接合的空间被确保，而半导体封装100大小的增加却被减少。另外，类似地，通过设置突出部分112，用于接地环110的配线接合的空间被确保。
电源互连242是用于将参考电势从电力单元215和225供应给电路块250的互连。电源互连242被形成在从电力单元215和225至电路块250的路线中。此外，电源互连242具有与电力单元215和225的列方向上的宽度相似的总线路宽度。因此，与其中具有相同电势的电力单元(215和225)被设置在不同列中的配置相比，IR压降的增加可以减少。
电路块250是其中各个元件(诸如，晶体管等)被集成的电路。
尽管两列电力单元被设置在半导体芯片200中，但是可设置三列或更多列电力单元。另外，尽管两行I/O单元被设置在半导体芯片200中，但是可设置三行或更多行I/O单元。另外，电源环部分121(而不是接地环部分111)可在预定位置处被断开，并且突出部分112可形成为朝向断开位置突出。
图3是第一实施方式中的半导体封装100的示例性顶视图。在半导体封装100中，设置有电源环部分121、接地环部分111以及突出部分112和122，并且通过配线将电力单元212等与之连接。另外，用于连接至信号单元(211等)的各个电路图案围绕突出部分112和122形成。
[第一变形例]
图4是示出了第一实施方式的第一变形例中的电源环部分121、接地环部分111以及突出部分122和112的示例性配置的示图。在第一实施方式中，尽管突出部分122在邻近于电源环部分121的位置处突出，但是突出部分122也可在远离电源环部分121的位置处突出。第一变形例的半导体封装100不同于第一实施方式的半导体封装100，区别在于突出部分122在远离电源环部分121的位置处突出。另外，第一变形例的接地环部分111不同于第一实施方式的接地环部分111，区别在于接地环部分111没有断开。
第一变形例的接地环部分111没有断开。因此，如果突出部分122邻近于电源环部分121定位，则突出部分122可能与接地环部分111接触，引起短路。因此，突出部分122被定位从而在列方向上远离接地环部分111的位置处突出。在突出部分122与其上设置半导体芯片200的基板上的电源环部分121分离时，突出部分122和电源环部分121通过穿透基板的过孔由下层中的导电体电连接在一起。将电源环部分121和突出部分122电连接在一起的下层中的导电体可以是与上层一样的环状或者可以是平面状。
尽管电源环120被配置为使突出部分122在远离电源环部分121的位置处突出，但是接地环110可被配置为使突出部分112在远离接地环部分111的位置处突出。
因此，根据第一变形例，突出部分122在远离电源环部分121的位置处突出，并且因此，在半导体封装100中，在接地环部分111不断开时可以设置接地环部分111。
[第二变形例]
图5是示出了第一实施方式的第二变形例中的电源环120、接地环110以及半导体芯片200的示例性配置的示图。在第一实施方式中，尽管第一和第二行中的一个电力单元(215和225)连接至突出部分112，但是两个电力单元均可连接至突出部分112。第二变形例的半导体封装100与第一实施方式的半导体封装的区别在于第一和第二行的两个电力单元均连接至突出部分112。另外，第二变形例的电源环部分121与第一实施方式的电源环部分的区别在于电源环部分121在预定位置处被断开。
第二变形例的突出部分112被形成为朝向其中电源环部分121被断开的位置突出。另外，第二变形例的突出部分112被形成为具有比第一实施方式中连接至一个电力单元的突出部分112的区域更大的区域，使得第二变形例的突出部分112连接至两个电力单元。第二变形例的接地环部分111与电力单元215和225都不连接，并且通过配线连接至区域101之外的区域中的其他电力单元。
突出部分112比接地环部分111更靠近于电力单元215和225。因此，当两个电力单元连接至突出部分112时，更易于执行配线接合。
尽管接地环110被配置为使多个电力单元连接至突出部分112，但是电源环120可被配置为使多个电力单元连接至突出部分122。
因此，根据第二变形例，多个电力单元被连接至突出部分112，导致更容易地配线接合。
[第三变形例]
图6是示出了第一实施方式的第三变形例中的半导体芯片200的示例性配置的示图。在第一实施方式中，尽管I/O单元被布置为二维网格方式，但是I/O单元可被布置为交错排列方式。第三变形例的半导体芯片200不同于第一实施方式的半导体芯片200，区别在于I/O单元被布置为交错排列方式。另外，第三变形例的半导体芯片200不同于第一实施方式的半导体芯片200，区别在于I/O单元被布置为三行而不是两行。在此，交错排列方式意味着一行中的I/O单元的列方向上的中心轴与邻近于该行的另一行的I/O单元的列方向上的中心轴以预定距离(例如，半个间距)分离。
因此，根据第三变形例，可以减少半导体集成电路(其中I/O单元被布置为交错排列方式)中的IR压降的增加。
<2.第二实施方式>
[半导体集成电路的示例性配置]
图7是示出了第二实施方式中的电源环120、接地环110以及半导体芯片200的示例性配置的示图。在第一实施方式中，在第一行中，被供应电源电势的电力单元212以及被供应参考电势的电力单元215的彼此隔开一列而定位。然而，理想的是这些单元的位置彼此相邻。当这些单元的位置彼此相邻时，与这些单元的位置不彼此相邻时相比，可减少连接至电力单元的配线之间的距离。因此，配线之间的互感减少，并且因此，IR压降被进一步减少。
因此，根据第二实施方式，被供应不同电势的电力单元的位置彼此相邻，并且因此，连接至这些电力单元的配线之间的互感可减少。因此，IR压降被进一步减少。
<3.第三实施方式>
[半导体集成电路的示例性配置]
图8是示出了第三实施方式中的电源环120、接地环110以及半导体芯片200的示例性配置的示图。在第二实施方式中，测试垫(214等)位于电力单元(212等)上。然而，如果测试垫位于电源互连(241或者242)上，则测试垫可位于除了电力单元之外的位置处。第三实施方式的半导体封装100不同于第二实施方式的半导体封装100的区别在于每列只设置一个测试垫(214等)，并且测试垫的位置远离电力单元。
具体地，半导体封装100不具有测试垫224或者227，并且测试垫214位于电力单元225和电路块250之间的位置处的电源互连241上。另外，测试垫217位于电力单元225和电路块250之间的位置处的电源互连242上。
测试垫的位置远离电力单元，并且因此，在各个电力单元中，接合垫可添加至第一实施方式中设置测试垫的空间。因此，在第三实施方式的每个电力单元(212等)中，设置了两个接合垫(213等)。这些接合垫中的每一个通过配线连接至电源环120或者接地环110。多个配线连接至一个I/O单元，并且因此，这些配线的合成电阻小于一个配线的电阻。因此，IR压降被减少。
因此，根据第三实施方式，测试垫的位置远离I/O单元，并且因此，多个接合垫可被设置在I/O单元中。因此，多个配线可连接至一个I/O单元，从而可以减少IR压降。
[变形例]
图9是示出了第三实施方式的变形例中的电源环120、接地环110以及半导体芯片200的示例性配置的示图。在第三实施方式中，尽管接合垫被设置在I/O单元上，但是接合垫可设置在除了I/O单元之外的位置处。变形例的半导体芯片200不同于第三实施方式的半导体芯片200的区别在于接合垫被设置在除了I/O单元之外的位置处。
具体地，在变形例的半导体芯片200中，设置了三行I/O单元。此外，接合垫被额外设置在第一行中的电力单元(212等)和与该电力单元相同列的第二行中的电力单元(222等)之间。另外，接合垫被额外设置在第二行中的电力单元(222等)和与该电力单元的相同列的第三行中的电力单元(232等)之间。
因为接合垫的数量增加，所以可连接更多的配线。因为配线的数量增加，所以合成电阻减少。因此，IR压降被进一步减少。
因此，根据第三实施方式的变形例，接合垫被设置在除了I/O单元之外的位置处，从而可增加配线的数量。因此，IR压降被进一步减少。
上述实施方式是体现本技术的实例，并且实施方式中的内容与权利要求中的公开内容特定的内容各自具有对应关系。同样地，由相同名称表示的实施方式中的内容与权利要求书中的公开内容特定的内容具有彼此对应的关系。然而，本技术不限于这些实施方式，并且在不偏离本技术精神的前提下，在本技术的范围内可以进行实施方式的各种修改。
上述实施方式中描述的处理顺序可被处理为具有一系列顺序的方法或者可被处理为使计算机执行一系列顺序的程序以及存储该程序的记录介质。可将CD(光盘)、MD(MiniDisc)、以及DVD(数字多用光盘)、存储卡以及蓝光光盘(注册商标)用作记录介质。
此外，本技术还可进行如下配置。
(1)一种半导体集成电路包括：
多个第一输入/输出单元，布置在半导体集成电路基板上；
多个第二输入/输出单元，沿着多个第一输入/输出单元布置在半导体集成电路基板上；以及
电势供应部，形成在半导体封装基板上，电势供应部的一部分在半导体封装基板的表面中突出，并且被配置为通过包括突出部分的区域将预定电势供应给多个第一输入/输出单元中的一个的目标单元以及多个第二输入/输出单元中的邻近目标单元的单元。
(2)根据(1)所述的半导体集成电路，
其中，电势供应部包括
第一供应部，形成为沿着多个第一或者第二输入/输出单元的带状，并且被配置为供应第一电势，以及
第二供应部，形成为沿着第一供应部的带状，并且被配置为供应第二电势，
其中，第一供应部在预定位置处被断开，并且
其中，第二供应部的一部分朝向第一供应部被断开的位置突出。
(3)根据(1)或者(2)所述的半导体集成电路，
其中，突出部分被形成为在远离除了突出部分之外的部分的位置处突出。
(4)根据(1)至(3)中任一项所述的半导体集成电路，
其中，多个第一输入/输出单元比多个第二输入/输出单元更靠近于电势供应部而定位，并且
其中，电势供应部通过配线将不同电势供应给多个第一输入/输出单元中的两个相邻单元中的每一个。
(5)根据(1)至(4)中任一项所述的半导体集成电路，进一步包括：
电路块，形成在半导体集成电路基板上；
电源互连，形成在从被供应预定电势的第一和第二输入/输出单元至电路块的路线中；
多个接合垫，形成在被供应预定电势的各个第一和第二输入/输出单元中，并且通过配线连接至电势供应部；以及
被按压测试探针的测试垫，形成在第一和第二输入/输出单元与电路块之间的位置处的电源互连上。
(6)根据(1)到(5)中任一项所述的半导体集成电路，进一步包括：
电源互连，形成在从被供应预定电势的第一和第二输入/输出单元至电路块的路线中，
其中，多个第一输入/输出单元和多个第二输入/输出单元被布置为交错排列方式。
参考符号列表
100 半导体封装
101 区域
110 接地环
111 接地环部分
112，122 突出部分
120 电源环
121 电源环部分
200 半导体芯片
210，220 I/O单元区域
211，221 信号单元
212，215，222，225 电力单元
213，216，223，226 接合垫
214，217，224，227 测试垫
241，242 电源互连
250 电路块

Claims (6)

1.一种半导体集成电路，包括：
多个第一输入/输出单元，布置在半导体集成电路基板上；
多个第二输入/输出单元，沿着所述多个第一输入/输出单元布置在所述半导体集成电路基板上；以及
电势供应部，形成在半导体封装基板上，所述电势供应部的一部分在所述半导体封装基板的表面中突出，并且被配置为通过包括所述突出的部分的区域将预定电势供应给作为所述多个第一输入/输出单元中的一个的目标单元以及所述多个第二输入/输出单元中的邻近所述目标单元的单元。
2.根据权利要求1所述的半导体集成电路，
其中，所述电势供应部包括
第一供应部，形成为沿着所述多个第一或者第二输入/输出单元的带状，并且被配置为供应第一电势，以及
第二供应部，形成为沿着所述第一供应部的带状，并且被配置为供应第二电势，
其中，所述第一供应部在预定位置处被断开，并且
其中，所述第二供应部的一部分朝向所述第一供应部被断开的所述位置突出。
3.根据权利要求1所述的半导体集成电路，
其中，所述突出部分被形成为在远离除了所述突出部分之外的部分的位置处突出。
4.根据权利要求1所述的半导体集成电路，
其中，所述多个第一输入/输出单元比所述多个第二输入/输出单元更靠近于所述电势供应部而定位，并且
其中，所述电势供应部通过配线将不同电势供应给所述多个第一输入/输出单元中的两个相邻单元中的每一个。
5.根据权利要求1所述的半导体集成电路，进一步包括：
电路块，形成在所述半导体集成电路基板上；
电源互连，形成在从被供应所述预定电势的所述第一和第二输入/输出单元至所述电路块的路线中；
多个接合垫，形成在被供应所述预定电势的所述第一和第二输入/输出单元的每一个中，并且通过配线连接至所述电势供应部；以及
被按压测试探针的测试垫，形成在所述第一和第二输入/输出单元与所述电路块之间的位置处的所述电源互连上。
6.根据权利要求1所述的半导体集成电路，进一步包括：
电源互连，形成在从被供应所述预定电势的所述第一和第二输入/输出单元至所述电路块的路线中，
其中，所述多个第一输入/输出单元和所述多个第二输入/输出单元被布置为交错排列方式。
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