CN1426109A - 半导体集成电路装置 - Google Patents

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Abstract

一种半导体集成电路装置，具备：芯片；配置在整个上述芯片上的连接部件(s)；配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一IO单元；配置在上述第一IO单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二IO单元；设置在上述第一端部、连接到上述连接部件(s)上的第一端子；设置在上述第二端部、连接到上述芯片的内部电路上的第二端子；设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和设置在上述第四端部、连接到上述连接部件(s)上的第四端子。

Description

半导体集成电路装置
相关申请的交叉参照
本申请基于并主张2001年9月27日提交的在先日本专利申请No2001-297047的优先权，这里参照引入其全部内容。
发明背景
1、技术领域
本发明涉及一种在整个半导体芯片上配置垫并连接半导体芯片和插件的倒装片型半导体集成电路装置。
2、相关技术的描述
以前提供一种在整个半导体芯片上配置垫并连接半导体芯片和插件的倒装片型半导体集成电路装置。
图16表示第一现有技术的倒装片型半导体集成电路装置的平面图。图17表示图16所示半导体集成电路装置的局部放大图。另外，图16中省略布线。下面说明第一现有技术的倒装片型半导体集成电路装置。
如图16所示，在整个芯片11上配置与插件(未图示)电连接用的垫(或凸起)12，沿芯片11的周边配置矩形形状的IO单元13。其中，配置在芯片11中央部的垫12用来向内部电路提供电源电压和接地电位，配置在芯片11周边部的垫12用来向IO单元13提供信号、提供电源电压和接地电位。另外，在芯片11的中央部侧的IO单元13的端部设置连接到芯片11的内部电路上的内部信号端子13a，在芯片11周边部侧的IO单元13的端部设置连接到垫12上的外部信号端子13b。
如图17所示，垫12间的距离通常比IO单元13的尺寸长，所以对一列IO单元13分配多列垫12。并且，用布线15连接垫12和IO单元13的外部信号端子13b。布线15仅由作为最厚布线层的最上层或由最上层加上其下一层的两层构成。另外，在芯片11中央部的垫12上分别连接连接到电源上的电源布线17、接地的接地布线18。
但是，在上述第一现有技术中，随着输入输出信号数量的增加而必需增加信号端子数的情况下，沿芯片11的周边配置IO单元13，所以芯片11的尺寸变大，必需增加可配置的IO单元13的数量。因此，为了芯片11的尺寸不变大而增加信号端子数量，所以提出如下的第二现有技术。
图18表示第二现有技术的倒装片型半导体集成电路装置的平面图。图19表示图18所示半导体集成电路装置的局部放大图。另外，图18中省略布线。下面说明第二现有技术的倒装片型半导体集成电路装置。
如图18所示，与第一现有技术一样，在整个芯片11上配置与插件(未图示)电连接用的垫12，沿芯片11的周边配置矩形形状的第一IO单元13。另外，在第一IO单元13的内侧配置第二IO单元14。因此，芯片11的尺寸不变大，可配置比第一现有技术的情况还多的IO单元13、14，可增加信号端子的数量。
但是，在上述第二现有技术中，如图19所示，连接芯片11中央部的垫12和第二IO单元14的第二布线16变长，产生该部分的第二布线16的电阻和电容增加的问题。此外，连接第二IO单元14和垫12的第二布线16和连接第一IO单元13和垫12的第一布线15混杂在第二IO单元14上的垫12间的狭窄区域中。当多个布线15、16混杂在这种狭窄区域中时，特别是仅在金属布线最上层的一层中形成布线15、16的情况下，还产生不能形成足够宽的布线15、16的问题。
如上所述，在上述第一和第二现有技术中，难以在增加IO单元13、14数量的同时，缓和布线15、16长度的缩短或布线15、16的混杂。
发明概述
根据本发明一方面的半导体集成电路装置具备：芯片；配置在整个上述芯片上的连接部件(s)；配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一IO单元；配置在上述第一IO单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二IO单元；设置在上述第一端部、连接到上述连接部件(s)上的第一端子；设置在上述第二端部、连接到上述芯片的内部电路上的第二端子；设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和设置在上述第四端部、连接到上述连接部件(s)上的第四端子。
附图的简要描述
图1是表示本发明实施例1的半导体集成电路装置的平面图。
图2是表示本发明实施例1的半导体集成电路装置的IO单元的平面图。
图3是图1所示半导体集成电路装置的局部放大图。
图4是表示本发明实施例1的另一半导体集成电路装置的平面图。
图5是图4所示半导体集成电路装置的局部放大图。
图6是表示本发明实施例2的半导体集成电路装置的平面图。
图7是图6所示半导体集成电路装置的局部放大图。
图8是表示本发明实施例3的半导体集成电路装置的IO单元的平面图。
图9是表示本发明实施例3的半导体集成电路装置的平面图。
图10是表示本发明实施例4的半导体集成电路装置的平面图。
图11是图10所示半导体集成电路装置的局部放大图。
图12是表示本发明实施例4的另一半导体集成电路装置的平面图。
图13是表示本发明实施例5的半导体集成电路装置的平面图。
图14是表示本发明实施例6的半导体集成电路装置的平面图。
图15是图14所示半导体集成电路装置的局部放大图。
图16是表示第一现有技术的半导体集成电路装置的截面图。
图17是图16所示半导体集成电路装置的局部放大图。
图18是表示第二现有技术的半导体集成电路装置的截面图。
图19是图18所示半导体集成电路装置的局部放大图。
发明的详细描述
本发明的实施例涉及一种在整个半导体芯片上配置垫并连接半导体芯片和插件的倒装片型半导体集成电路装置。
下面参照附图来说明本发明的实施例。在该说明中，整个图中对相同的部分附加相同的参照符号。
实施例1
实施例1是芯片外侧的IO单元和芯片内侧的IO单元的内部信号端子相对的实例。
图1是表示本发明实施例1的半导体集成电路装置的平面图。图2表示图1所示IO单元的放大图。图3是图1所示半导体集成电路装置的局部放大图。另外，图1中省略了布线。下面说明实施例1的倒装片型半导体集成电路装置。
如图1、图2所示，在整个芯片11上将与插件(未图示)电连接的多个垫(或凸起等连接部件)12配置成格子形。另外，沿芯片11的周边配置矩形形状的第一IO单元13，在该第一IO单元13的内侧配置第二IO单元14。第一IO单元13由多个构成，该由多个构成的第一IO单元13分别相邻配置在芯片11的各边上。同样，第二IO单元14由多个构成，该由多个构成的第二IO单元14分别相邻配置在芯片11的各边上。
其中，在第一IO单元13中，在芯片11的中央侧端部上设置连接到芯片11内部电路上的内部信号端子13a，在芯片11的周边部侧的端部上设置连接到垫12上的外部信号端子13b。另一方面，在第二IO单元14中，在芯片11的周边部侧的端部上设置连接到芯片11内部电路上的内部信号端子14a，在芯片11的中央侧端部上设置连接到垫12上的外部信号端子14b。即，第一IO单元13的方向与第二IO单元14的方向相反，所以，第一IO单元13的内部信号端子13a和第二IO单元14的内部信号端子14a相对。
如图3所示，芯片11的周边部的垫12(例如从芯片11周边的第一列到第五列的垫12)通过第一布线15连接到第一IO单元13的外部信号端子13b上。另外，在连接到第一IO单元13的外部信号端子13b上的垫12内侧的垫12(例如从第六列到第10列的垫12)通过第二布线连接到第二IO单元14的外部信号端子14b上。这些布线15、16仅由作为最厚布线层的最上层这一层或由最上层加上其下一层的两层构成。因此，配置在第一和第二IO单元13、14附近的垫12用来向IO单元13、14提供外部信号或电源电压和接地电位。此外，配置在芯片11中央部上的垫12用来向内部电路提供电源电压或接地电位。
根据上述实施例1，第二IO单元14的外部信号端子14b位于芯片的内部侧。因此，与第二现有技术相比，第二布线16的长度可缩短第二IO单元14的长度。因此，避免了布线电阻和布线电容随着布线长度延长而增加的问题。
另外，因为第二IO单元14的外部信号端子14b设置在芯片11的内部侧，所以在连接垫12和第二IO单元14时，不必跨跃第二IO单元14来延伸第二布线16。因此，可缓和第一和第二布线15、16在第二IO单元14上混杂。因而，即使仅在金属布线最上层的一层中形成第一和第二布线15、16的情况下，也可得到在期望的足够宽度下形成第一和第二布线15、16的效果。
另外，沿芯片11的周边配置第一IO单元13，在第一IO单元内侧配置第二IO单元14。因此，芯片11的尺寸不变大，可配置比第一现有技术的情况多的IO单元13、14，可增加信号端子的数量。因此，可增加输入输出信号的数量。
如上所述，根据实施例1，可实现好的电气特性和高集成度均成立的半导体集成电路装置。
另外，如图4、图5所示，即使向同方向配置第一和第二IO单元13、14的端子，只要将第二IO单元14集中配置在芯片11的中央，则与上述实施例一样可得到缩短布线长度和缓和布线混杂的效果。但是，在该结构下，芯片11中央部的内部电路用内部电路区域20减少。因此，与图4和图5所示结构相比，图1至图3所示结构还具有可确保芯片11的内部电路区域20宽的效果。
实施例2
如上述实施例1所述，配置在IO单元13、14附近的垫12不仅用来向IO单元13、14提供外部信号，还向IO单元13、14提供电源电压和接地电位。这样，从IO单元13、14附近的垫提供电源电压和接地电位由于在驱动芯片11外的外部电路的IO单元13、14中流过比内部电路多的电流，所以连接到IO单元13、14上的电源布线的寄生电阻必需小。
可是，IO单元13、14使用的电源由于电源电压值不同或防止噪声折射而区分配给某系统。因此，在IO单元13、14使用的电源中，不必与内部电路用电源分离，另外，为了减少消耗电流，还可从远的垫12来提供电源电压。
另外，如图1所示结构，分别无间隙地配置IO单元13、14，将垫12连接到所有的IO单元13、14上，由于插件衬底的层数、布线间距等插件规格或垫间距，连接到IO单元13、14上的所有垫12不能连接到插件的外部管脚，存在未连接到外部管脚上的IO单元13、14。
在以上的背景下，实施例2局部设置间隙来配置多个第二IO单元14。
图6表示本发明实施例2的半导体集成电路装置的平面图。图7表示图6所示半导体集成电路装置的局部放大图。另外，图6中省略布线。下面说明实施例2的倒装片型半导体集成电路装置。在实施例2中，仅说明与上述实施例1的半导体集成电路装置不同的结构。
如图6所示，将第一和第二IO单元13、14配置成第一IO单元13的内部信号端子13a与第二IO单元14的内部信号端子14a相对。其中，在芯片11的各边上不设置间隙地相邻配置第一IO单元13，而局部设置间隙地配置第二IO单元14。
具体而言，如图7所示，从芯片11周边的第一列到第八列的垫12被分别连接到IO单元13、14上，从第九列开始的内侧垫12被连接到向内部电路提供电源电压或接地电位用的电源布线17或接地布线18上。该内部电路用电源布线17或接地布线18从芯片11的中央经第二IO单元14间的间隙延伸到第一IO单元13的内部信号端子13a附近。虽未图示，但电源布线17和接地布线18连接到第一和第二IO单元13、14上。由此，电源布线17和接地布线18不仅可用于向内部电路提供电源电压和接地电位的情况，还可用于向第一和第二IO单元13、14提供电源电压和接地电位的情况。
这里，由于部分省略第二IO单元14，所以第一IO单元13的数量比第二IO单元14多。因此，连接到第一IO单元13上的垫12比连接到第二IO单元14上的垫12多。
此外，第二IO单元14的设置间隙的位置为第二IO单元14中未连接到外部管脚上而未被有效使用的IO单元14存在的位置。具体而言，第二IO单元14的间隙被设置在如第一行的垫12与第二行的垫12之间、第二行的垫12和第三行的垫13之间的每行之间。换言之，在一行垫12中使用一个电源布线17和接地布线18。
根据上述实施例2可得到与实施例1相同的效果。
并且，通过在第二IO单元14间设置间隙，可通过第二IO单元14间的间隙将内部电路用电源布线17和接地电位配置在第一和第二IO单元13、14附近。因此，在第一和第二IO单元13、14中也可使用内部电路用电源和接地。
此外，例如若分别邻接配置IO单元13、14，并将IO单元13、14附近的第四列垫12连接到内部电路用电源布线17和接地布线18上，将从第一列到第三列的垫12和从第五列到第九列的垫12连接到IO单元13、14，则与上述实施例2一样，也可在IO单元13、14中使用内部电路用电源。但是，在该结构的情况下，连接IO单元13、14和垫12的布线15、16变长，变长的布线部分的电特性成为问题。另外，布线15、16的长度问题虽可通过将第二IO单元14集中在芯片11的中央来得到改善，但此时，产生内部电路区域狭窄的问题。因此，为了好的电特性和高的集成度均成立，期望图6和图7所示的结构。
实施例3
通常，在IO单元13、14的内部存在大的ESD(Elector Static Destruction)保护元件和输出晶体管，这些元件与外部信号端子13b、14b连接。实施例3不限于将外部信号端子13b、14b设置在IO单元13、14的端部，可设置在ESD保护元件和输出晶体管存在的IO单元13、14的中央部。
图8表示本发明实施例3的IO单元的平面图。图9表示本发明实施例3的半导体集成电路装置的局部平面图。下面说明实施例3的倒装片型半导体集成电路装置。在实施例3中，仅说明与上述实施例1和2的半导体集成电路装置不同的结构。
如图8所示，实施例3具备：在各个端部设置内部信号端子13a和第一外部信号端子13b的IO单元13；在端部设置内部信号端子13a、在中央部设置第二外部信号端子13c的IO单元13。其中，所谓设置第二外部信号端子13c的IO单元13的中央部为ESD保护元件和输出晶体管存在的元件区域21。
具体而言，如图9所示，芯片11周边的第一列到第三列的垫12连接到第一IO单元13的第一外部信号端子13b上，第四列到第五列的垫12连接到第一IO单元13的第二外部信号端子13c上。即，在第一IO单元13的中央部比第一IO单元13的芯片11周边侧的端部更接近垫12的情况下，使用第二外部信号端子13c。
根据上述实施例3，可得到与实施例1和2相同的效果。
另外，在实施例3中，通过分别使用第一IO单元13的端部外部信号端子13b和中央部的外部信号端子13c，可缩短第二外部信号端子13c与垫12之间布线15的长度。即，在图9所示结构中，可缩短连接第一IO单元13和第四、五列垫12的布线15的长度。
另外，在图9中，虽然基于实施例2的结构来适用实施例3的结构，但也可基于实施例1的结构。
另外，在图9所示垫12的配置中，仅在第一IO单元13的中央部中设置第二外部信号端子13c，但在第二IO单元14集中于芯片11中央的情况等时，也可在第二IO单元14的中央部设置第二外部信号端子。
实施例4
实施例4适用于对整个芯片的边而言，可在第二IO单元内侧不配置第二IO单元的结构的情况。
图10表示本发明实施例4的半导体集成电路装置的平面图。图11表示图10所示半导体集成电路装置的局部放大图。另外，图10中省略垫和布线。下面说明实施例4的倒装片型半导体集成电路装置。在实施例4中，仅说明与上述实施例1和2的半导体集成电路装置不同的结构。
如图10所示，沿芯片11的四个边在芯片11的周边部配置第一IO单元13，在第一IO单元13中芯片11的一个边的第一IO单元13内侧配置第二IO单元14。与第二IO单元14间隔规定间隔在第二IO单元14内侧配置第三IO单元23，在第三IO单元23内侧配置第四IO单元24。另外，第一IO单元13由多个构成，在芯片11的各边上，由多个构成的第一IO单元13彼此邻接配置。另外，第二IO单元14由多个构成，在芯片11的一边彼此邻接配置由多个构成的第二IO单元14。另外，第三IO单元23由多个构成，在第二IO单元14存在的芯片11的一边上彼此邻接配置由多个构成的第三IO单元23。另外，第四IO单元24由多个构成，在第二IO单元14存在的芯片11的一边上彼此邻接配置由多个构成的第四IO单元24。另外，局部设置间隙来配置第二至第四IO单元14、23、24。
这里，在第一IO单元13中，在芯片11的中央部侧的端部上设置连接到芯片11内部电路上的内部信号端子13a，在芯片11周边部侧的端部上设置连接到垫上的外部信号端子13b。另一方面，在第二IO单元14中，在芯片11周边部侧的端部上设置连接到芯片11内部电路上的内部信号端子14a，在芯片11中央部侧的端部上设置连接到垫上的外部信号端子14b。即，第一IO单元13的方向与第二IO单元14的方向相反，所以第一IO单元13的内部信号端子13a与第二IO单元14的内部信号端子14a相对。
另外，在第三IO单元23中，在第四IO单元24侧的端部上设置连接到芯片11内部电路上的内部信号端子23a，在第二IO单元14侧的端部上设置连接到垫上的外部信号端子23b。另一方面，在第四IO单元24中，在第三IO单元23侧的端部上设置连接到芯片11内部电路上的内部信号端子24a，在与第三IO单元23相反侧的端部上设置连接到垫上的外部信号端子24b。即，第三IO单元23的方向与第四IO单元24的方向相反，所以第三IO单元23的内部信号端子23a与第四IO单元24的内部信号端子24a相对。
如图11所示，从芯片11周边的第一列到第八列的垫12分别连接到第一和第二IO单元13、14的外部信号端子13b、14b上，第十列内侧的垫12分别连接到第三和第四IO单元23、24的外部信号端子23b、24b上。另外，第九列的垫连接到电源布线17和接地布线18上。内部电路用的电源布线17和接地布线18从第九列的垫12附近通过第二IO单元14间的间隙延伸到第一IO单元13的内部信号端子13a的附近，同时，通过第三和第四IO单元23、24间的间隙延伸到相对的芯片11的周边部附近。虽未图示，但电源布线17和接地布线18连接到第一至第四IO单元13、14、23、24上。因此，电源布线17和接地布线18不仅用来向内部电路提供电源电压和接地电位，还向第一至第四IO单元13、14、23、24提供电源电压或接地电位。
根据上述实施例4，可得到与实施例1和2相同的效果。
另外，在必需邻接第一IO单元13内侧配置元件的情况等中，对于整个芯片11的边而言，在第一IO单元13内侧未配置第二IO单元14的结构的情况下，实施例4也可实现布线长度的缩短。即，由于连接到第三IO单元23内部电路上的内部信号端子23a朝向芯片11的中央侧，所以第三IO单元23集中在内部电路存在的芯片11的中央侧并接近第四IO单元24。由此，连接第三和第四IO单元23、24与垫12的第三和第四布线25、26不混杂，可缩短第三和第四布线25、26的长度。
另外，第二IO单元14和第三IO单元23之间的距离长，由于可将其间的区域用作内部电路用的内部电路区域20，所以可实现芯片11的高集成化。
如图12所示，即使与第四IO单元24同方向配置第三IO单元23，只要与第四IO单元24稍离开来配置第三IO单元23，就可与上述实施例4一样实现布线混杂的缓和和布线长度的缩短。但是，在该结构的情况下，在第二和第三IO单元24、23之间与第三和第四IO单元23、24之间分割内部电路区域20。因此，与图12所示结构相比，图10和图11所示结构可集中确保芯片11的内部电路区域20。即，因为可在宽的区域中制作电路，所以可比在分割的区域中制作电路时提高集成度。尤其是，根据图10和图11所示结构，也可配置在分割得小的区域内未配置RAM的大单元。
另外，在图10中，虽然基于实施例2的结构来适用实施例4的结构，但也可基于实施例1的结构。此外，在上述实施例4中还可适用实施例3的结构。
实施例5
实施例5中，配置连接到芯片外的外部电路上的布线长最短所需的微型单元。
图13表示本发明实施例5的半导体集成电路装置的平面图。另外，图13中省略垫和布线。下面说明实施例5的倒装片型半导体集成电路装置。在实施例5中仅说明与上述实施例1和2的半导体集成电路装置不同的结构。
如图13所示，在芯片11的四个边上分别配置第一和第二IO单元13、14，使第一IO单元13的内部信号端子13a和第二IO单元14的内部信号端子14a相对。这里，在芯片11的各边上局部设置间隙地配置第二IO单元14。
在芯片11的第一边中，跨跃第一和第二IO单元13、14，在第一IO单元13的列上配置第五IO单元31。第五IO单元31是与IO单元一体的单元，例如，是由PLL(Phase-Locked Loop)、AD转换器、DA转换器构成的微型单元。另外，在第五IO单元31的端部具备内部信号端子31a和外部信号端子31b。因此，用外部信号端子31b将构成第五IO单元31的微型单元连接到芯片11的外部电路上。
在芯片11的第二边中，比第二IO单元14更插入芯片11的内部地将第六IO单元32配置在第二IO单元14的列上。因为第六IO单元32是与IO单元独立的单元，所以与第一IO单元13相邻配置第六IO单元32，在第一IO单元13上连接第六IO单元32并连接到外部电路上。
在芯片11的第三边中，内部电路区域20插入第二IO单元14列的一部分而变宽。
根据上述实施例5，可得到与实施例1和2相同的效果。
并且，可与第一和第二IO单元13、14相邻地配置与IO单元一体的第五IO单元31和与IO单元独立的第六IO单元32。由此，因为可用短的布线将第五和第六IO单元31、32连接到外部电路上，所以可稳定第五和第六IO单元31、32的电源提供并降低布线电阻。
在图13中，虽然基于实施例2的结构来适用实施例5的结构，但也可基于实施例1的结构。此外，在上述实施例5中还可适用实施例3的结构。
实施例6
实施例6是将垫配置成所谓千岛格子形时的实例。
图14表示本发明实施例6的半导体集成电路装置的平面图。图15表示图14所示半导体集成电路装置的局部放大图。图14中省略布线。下面说明实施例6的倒装片型半导体集成电路装置。在实施例6中仅说明与上述实施例1和2的半导体集成电路装置不同的结构。
如图14所示，在整个芯片11上将多个垫12配置成所谓千岛形。另外，在芯片11的四个边上分别配置第一和第二IO单元13、14，使第一IO单元13的内部信号端子13a和第二IO单元14的内部信号端子14a相对。
如图15所示，在芯片11的各边上局部设置间隙地配置第二IO单元14。这里，将垫12配置成千岛形时的行方向的垫12间的距离X2(例如X2＝160微米)比按相同间隔将垫12配置成格子形时(图7)的行方向的垫12间的距离X1(例如X1＝226微米)短。因此，在第一行的垫12和第二行的垫12之间、第三行的垫12和第四行的垫12之间等垫12的每个两行之间设置第二IO单元14的间隙。换言之，在两行垫12中可通用一个电源布线17和接地布线18。即，图15所示斜线部分的12个IO单元13、14从图15所示的斜线部分的电源布线17和接地布线18提供电源电压和接地电位。
内部电路用电源布线17和接地布线18从芯片11的中央经第二IO单元14间的间隙延伸到第一IO单元13的内部信号端子13a的附近。虽未图示，但电源布线17和接地布线18连接到第一和第二IO单元13、14上。因此，电源布线17和接地布线18不仅用来向内部电路提供电源电压和接地电位，还向第一和第二IO单元13、14提供电源电压和接地电位。
根据上述实施例6，在将垫12配置成千岛形的情况下也可得到与实施例1和2相同的效果。
另外，在图14和15中，虽然基于实施例2的结构来适用实施例6的结构，但也可基于实施例1的结构。此外，在上述实施例6中还可适用实施例3的结构。
对于本领域技术人员而言，其它优点和变更是显而易见的。因此，本发明在其宽的方向不限于这里显示和描述的特定细节和代表性的实施例。因此，在不脱离下面的权利要求和其等效描述定义的一般发明概念的精度或范围下可进行各种变更。

Claims (17)

1.一种半导体集成电路装置，具备：
芯片；
配置在整个上述芯片上的连接部件(s)；
配置在上述芯片周边、具有上述芯片周边侧的第一端部和上述芯片中央侧的第二端部的第一IO单元；
配置在上述第一IO单元内侧、具有上述芯片周边侧的第三端部和上述芯片中央侧的第四端部的第二IO单元；
设置在上述第一端部、连接到上述连接部件(s)上的第一端子；
设置在上述第二端部、连接到上述芯片的内部电路上的第二端子；
设置在上述第三端部、连接到上述芯片的内部电路上的第三端子；和
设置在上述第四端部、连接到上述连接部件(s)上的第四端子。
2.根据权利要求1所述的半导体集成电路装置，其中，
设置多个上述第一IO单元，该多个上述第一IO单元在上述芯片的各边上彼此邻接配置，
设置多个上述第二IO单元，该多个上述第二IO单元在上述芯片的各边上彼此邻接配置。
3.根据权利要求1所述的半导体集成电路装置，其中，
上述第二端子和上述第三端子相对。
4.根据权利要求1所述的半导体集成电路装置，其中，
上述连接部分(s)在上述芯片的整个面上被配置成格子形或千岛形。
5.根据权利要求2所述的半导体集成电路装置，其中，
局部设置间隙地配置上述多个上述第二IO单元。
6.根据权利要求5所述的半导体集成电路装置，其中，
从上述芯片的中央到上述第二IO单元的上述间隙中配置连接上述第一和第二IO单元与电源的电源布线、和连接上述第一和第二IO单元与地的接地布线至少其中之一。
7.根据权利要求1所述的半导体集成电路装置，其中，
在上述第一IO单元的中央部配置上述第一端子。
8.根据权利要求1所述的半导体集成电路装置，其中，
在上述第二IO单元的中央部配置上述第四端子。
9.根据权利要求1所述的半导体集成电路装置，其中，还具备
配置在上述第二IO单元内侧、具有上述芯片周边侧的第五端部和上述芯片中央侧的第六端部的第三IO单元；
配置在上述第三IO单元内侧、具有上述芯片周边侧的第七端部和上述芯片中央侧的第八端部的第四IO单元；
设置在上述第五端部、连接到上述连接部件(s)上的第五端子；
设置在上述第六端部、连接到上述芯片的内部电路上的第六端子；
设置在上述第七端部、连接到上述芯片的内部电路上的第七端子；和
设置在上述第八端部、连接到上述连接部件(s)上的第八端子。
10.根据权利要求9所述的半导体集成电路装置，其中，
设置多个上述第一IO单元，该多个上述第一IO单元在上述芯片的各边上彼此邻接配置，
设置多个上述第二IO单元，该多个上述第二IO单元在上述芯片的各边上彼此邻接配置，
设置多个上述第三IO单元，该多个上述第三IO单元在上述芯片的各边上彼此邻接配置，
设置多个上述第四IO单元，该多个上述第四IO单元在上述芯片的各边上彼此邻接配置。
11.根据权利要求9所述的半导体集成电路装置，其中，
上述第六端子和上述第七端子相对。
12.根据权利要求10所述的半导体集成电路装置，其中，
分别局部设置间隙地配置上述第二至第四IO单元。
13.根据权利要求9所述的半导体集成电路装置，其中，
以规定间隔分离上述第二IO单元和上述第三IO单元，
将位于上述第二IO单元和上述第三IO单元之间的上述连接部件(s)分别连接到电源布线和接地布线上。
14.根据权利要求13所述的半导体集成电路装置，其中，
从位于上述第二IO单元和上述第三IO单元之间的上述连接部件(s)延伸到上述第二IO单元的上述间隙来配置上述电源布线和上述接地布线，同时，延伸到上述第三和第四IO单元的上述间隙来配置上述电源布线和上述接地布线。
15.根据权利要求13所述的半导体集成电路装置，其中，
上述第二IO单元和上述第三IO单元之间的区域是上述芯片的上述内部电路存在的区域。
16.根据权利要求1所述的半导体集成电路装置，其中，
邻接上述第一或第二IO单元来配置微型单元。
17.根据权利要求16所述的半导体集成电路装置，其中，
在上述微型单元中设置第九端子和第十端子，
上述第九端子设置在上述芯片中央侧的端部，连接到上述芯片的上述内部电路上，
上述第十端子设置在上述芯片周边侧的端部，连接到上述连接部件(s)上。
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