JP3947119B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に入出力セル及び／又は電源セルを有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、多ピン化の要請に対処するため、しばしば半導体集積回路内の入出力セルを多段で配置する。多段構成の入出力セルの配置間隔は外側の入出力セルも内側の入出力セルも一定間隔で配置されている。
【０００３】
図７（Ａ）及び（Ｂ）は、第１の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す。
【０００４】
図７（Ａ）は、半導体集積回路（半導体チップ）７００の構成を示す。半導体集積回路７００は、その周辺の額縁領域に第１のセル群７０１、第２のセル群７０２及び第３のセル群７０３を有し、内部領域７０４に実効回路セルを有する。第１〜第３のセル群７０１〜７０３は、それぞれ入出力セルが半導体集積回路７００の外周方向に複数環状に並ぶ。第１のセル群７０１は半導体集積回路７００の最外のセル群であり、第２のセル群７０２は半導体集積回路７００の２番目に外のセル群であり、第３のセル群７０３は半導体集積回路７００の３番目に外のセル群である。
【０００５】
図７（Ｂ）は、図７（Ａ）の一部の領域７０５の拡大図である。領域７０５は、第１のセル群７０１、第２のセル群７０２及び第３のセル群７０３を含む。各セル群７０１〜７０３は、入出力セル７１１が複数並ぶ。この構造では、入出力セル７１１の大きさ及び配置間隔が一定になっている。入出力セル７１１は、内部領域７０４（図７（Ａ））内のセルとの間で配線が接続される。そのため、内側のセル群の入出力セル７１１間の配線領域７１２ほど配線がひきにくくなる。例えば、配線７１３のように、配線チャネルがなくなり、配線がひけない場合が生じる。仮に配線をひくことが出来たとしても、配線７１４のように、大きく迂回しなければならなくなるため、配線長が長くなってしまう。また、配線領域７１２のように、半導体チップの内側のセル群ほど配線が混雑することにより、クロストークの影響を受けやすくなる。最悪の結果、要求される性能を満足することができなくなる。
【０００６】
図８（Ａ）及び（Ｂ）は、第２の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す。図８（Ａ）は、図７（Ａ）と同様に、半導体集積回路７００の構成を示す。図８（Ｂ）は、図８（Ａ）の一部の領域８０５の拡大図である。領域８０５は、第１のセル群７０１、第２のセル群７０２及び第３のセル群７０３を含む。第１のセル群７０１は、入出力セル８１１が複数並ぶ。第２のセル群７０２は、入出力セル８１１より小さい入出力セル８１２が複数並ぶ。第３のセル群７０３は、入出力セル８１２より小さい入出力セル８１３が複数並ぶ。各セル群７０１〜７０３のセル数は同じである。
【０００７】
この構造では、入出力セルの大きさが内側のセル群ほど小さいため、配線領域８１４に見られるように配線領域がひろいため、配線が引きにくいということはない。しかし、内側のセル群ほど入出力セルが小さい構造であるため、同じ機能で非常に多種の入出力セルを用意しなければならなくなり莫大な開発工数が必要になってしまう。また、一般にトランジスタ構成が同様であるなら入出力セルが小さいほど静電気耐圧に弱いという問題もはらんでいる。
【０００８】
また、下記の特許文献１が公開されている。
【０００９】
【特許文献１】
特開平１１−１５０２０４号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、多段入出力セル構成の半導体集積回路において、内側の入出力セル群の配線領域の配線混雑を解消することである。
本発明の他の目的は、多段入出力セル構成の半導体集積回路において、入出力セルの静電気耐圧低下を防止することである。
本発明のさらに他の目的は、多段入出力セル構成の半導体集積回路において、入出力セル開発工数を低減することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周に沿った方向に複数並ぶ第１のセル群と、第１のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周に沿った方向に複数並ぶ第２のセル群と、エリアバンプに接続するためのエリア状に等間隔に配置されたパッドとを有する半導体集積回路が提供される。第２のセル群のセルの間隔は第１のセル群のセルの間隔よりも広い。
【００１２】
本発明によれば、第２のセル群のセルの間隔が第１のセル群のセルの間隔よりも広いので、内側のセル群の配線領域の配線混雑を解消することができる。また、第２のセル群のセル数は第１のセル群のセル数よりも少なくした場合には、第２のセル群のセルの大きさを小さくする必要がなく、入出力セル及び／又は電源セルの静電気耐圧低下を防止することができる。また、第２のセル群のセルを第１のセル群のセルと同じ大きさにすることができるので、入出力セル及び／又は電源セルの開発工数を低減することができる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１（Ａ）及び（Ｂ）は、本発明の第１の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００１４】
図１（Ａ）は、半導体集積回路（半導体チップ）１００の構成を示す。半導体集積回路１００は、その周辺の額縁領域に第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を有し、内部領域１０４に内部回路セルを有する。第１〜第３のセル群１０１〜１０３は、それぞれ入出力セルが半導体集積回路１００の外周方向に複数環状に並ぶ。第１のセル群１０１は半導体集積回路１００の最外のセル群であり、第２のセル群１０２は半導体集積回路１００の２番目に外のセル群であり、第３のセル群１０３は半導体集積回路１００の３番目に外のセル群である。
【００１５】
なお、セル群１０１〜１０３は、入出力セルのみで構成されるものに限定されず、入出力セル及び／又は電源セルのセル群である。入出力セルは、外部に対して信号を入力及び／又は出力するための入力バッファ及び／又は出力バッファを有する。電源セルは、外部の電源電位又は基準電位に接続するためのセルである。入出力セルは、電源セルから電源電位線及び基準電位線を入力し、電源供給を受ける。各セル群１０１〜１０３は、電源電位線及び／又は基準電位線を介して環状に接続される。
【００１６】
図１（Ｂ）は、図１（Ａ）の一部の領域１０５の拡大図である。領域１０５は、第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を含む。各セル群１０１〜１０３は、入出力セル及び／又は電源セル１１１が複数並ぶ。この構造は、３段のセル群構成であり、セル群１０１〜１０３のセル１１１の大きさは全て同じである。
【００１７】
第２のセル群１０２のセル１１１の間隔は第１のセル群１０１のセル１１１の間隔よりも広く、第２のセル群１０２のセル１１１の数は第１のセル群１０１のセル１１１の数よりも少ない。また、第３のセル群１０３のセル１１１の間隔は第２のセル群１０２のセル１１１の間隔よりも広く、第３のセル群１０３のセル１１１の数は第２のセル群１０２のセル１１１の数よりも少ない。
【００１８】
本実施形態では、セル１１１の配置間隔は内側のセル群ほど広い。そのため、配線領域１１２のように、配線領域を広くとることができるため、配線の混雑がなく、配線によるクロストークの影響を抑えることができる。
【００１９】
（第２の実施形態）
図２（Ａ）及び（Ｂ）は、本発明の第２の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００２０】
図２（Ａ）は、図１（Ａ）の第１の実施形態と同様の半導体集積回路１００の構成を示す。図２（Ｂ）は、図２（Ａ）の一部の領域２０５の拡大図である。領域２０５は、第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を含む。この構造は、３段のセル群構成であり、２種類の大きさのセル２１１及び２１３を有する。第１のセル群１０１は、すべて同じ大きさのセル２１１が並ぶ。第２のセル群１０２は、多数のセル２１１の中にそれより大きいセル２１３が混じっている。半導体集積回路の仕様により、第２のセル群１０２に大きなセル２１３を配置しなければならないことがある。第１のセル群１０１と第２のセル群１０２は、セルの配置間隔が同じである。第３のセル群１０３は、すべて同じ大きさのセル２１１が並ぶ。第３のセル群１０３のセルの間隔は第２のセル群１０２のセルの間隔よりも広く、第３のセル群１０３のセル数は第２のセル群１０２のセル数よりも少ない。
【００２１】
最外の第１のセル群１０１は、それより外側には内部セルと接続する信号配線が配線されないため、一番外側のセル群１０１のセルの配置間隔は信号配線の混雑を考慮する必要がない。
【００２２】
また、２種類の大きさのセル２１１及び２１３を使用しているが、セルの大きさが異なっているとしても、本実施形態の構造にすれば配線領域２１２のように、配線領域を広くとることができる。本実施形態は、２種類の大きさのセル２１１及び２１３の場合の例を示したが、３種類以上でも無論同様のことがいえる。
【００２３】
なお、一番外側のセル群１０１とすぐ内側の２段目のセル群１０２のセルの配置間隔を同じにしているが、一番外側のセル群１０１のセルの配置間隔に比べて、すぐ内側の２段目のセル群１０２のセルの配置間隔を広くしてもよい。
【００２４】
上記の第１及び第２の実施形態では、各セル群１０１〜１０３毎にセルの配置間隔が同じ例を示しているが、セル群１０１〜１０３毎にセルの配置間隔が同じでなくてもよい。すなわち、セル群１０１のセル２１１の間隔は一定値でなくてもよい。上記のように、内側のセル群のセルほどセル配置間隔を広げれば、各セル群のセル配置間隔は一定値でなくてもよい。また、３段以上の多段セル構成において、一番外側のセル群１０１及びすぐ内側のセル群１０２のセル間隔が同じであり、さらに内側にある３段目以降のセル群のセル配置間隔が外側のセル群１０１，１０２のセル配置間隔よりも広ければ、各セル群のセル配置間隔は一定値でなくてもよい。
【００２５】
（第３の実施形態）
図３（Ａ）及び（Ｂ）は、本発明の第３の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００２６】
図３（Ａ）は、図１（Ａ）の第１の実施形態と同様の半導体集積回路１００の構成を示す。半導体集積回路１００上には、２次元状の配置されるエリアバンプ（金属バンプ）３０６が設けられる。
【００２７】
図３（Ｂ）は、図３（Ａ）の一部の領域３０５の拡大図である。領域３０５は、第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を含む。各セル群１０１〜１０３は、図１（Ｂ）の第１の実施形態と同様に、それぞれすべて同じ大きさの入出力セル及び／又は電源セル１１１が複数並ぶ。半導体集積回路１００上のエリアバンプ３０６は、信号用バンプ３１６、電源電位用バンプ３１７及び基準（グランド）電位用バンプ３１８を含む。
【００２８】
半導体集積回路１００は、エリアバンプ３１６〜３１８に接続するためのエリア状に点在するパッドを有する。パッドは、バンプ３１６〜３１８の下に設けられる。セル１１１は、配線３１１及びパッドを介してバンプ３１６〜３１８に接続される。信号用バンプ３１６は、パッドを介して入出力セルに接続される。電源電位用バンプ３１７及び基準電位用バンプ３１８は、パッドを介して電源セルに接続される。パッドは、セル１１１の外に設けてもよいし、内に設けてもよい。
【００２９】
エリアバンプ構造の場合も、第１の実施形態と同様に、第２のセル群１０２のセル１１１の間隔は第１のセル群１０１のセル１１１の間隔よりも広く、第２のセル群１０２のセル１１１の数は第１のセル群１０１のセル１１１の数よりも少ない。また、第３のセル群１０３のセル１１１の間隔は第２のセル群１０２のセル１１１の間隔よりも広く、第３のセル群１０３のセル１１１の数は第２のセル群１０２のセル１１１の数よりも少ない。
【００３０】
図４は、上記のエリアバンプ構造の半導体集積回路の断面図である。半導体チップ４０４は、パッド４０３を有する。エリアバンプ４０２は、パッド４０３とベース４０１の間に設けられ、両者を接続する。
【００３１】
（第４の実施形態）
図５（Ａ）及び（Ｂ）は、本発明の第４の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００３２】
図５（Ａ）は、図１（Ａ）の第１の実施形態と同様の半導体集積回路１００の構成を示す。ただし、この半導体集積回路１００は、第１のセル群１０１及び第２のセル群１０２を有する。
【００３３】
図５（Ｂ）は、図５（Ａ）の一部の領域５０５の拡大図である。領域５０５は、第１のセル群１０１及び第２のセル群１０２を含む。各セル群１０１及び１０２は、図１（Ｂ）の第１の実施形態と同様に、それぞれすべて同じ大きさの入出力セル及び／又は電源セル１１１が複数並ぶ。パッド５１１は、例えばワイヤボンディングパッドであり、セル１１１上に設けられる。セル１１１は、配線５１２を介してパッド５１１に接続される。
【００３４】
ワイヤボンディング構造の場合も、第１の実施形態と同様に、第２のセル群１０２のセル１１１の間隔は第１のセル群１０１のセル１１１の間隔よりも広く、第２のセル群１０２のセル１１１の数は第１のセル群１０１のセル１１１の数よりも少ない。
【００３５】
図６は、上記のワイヤボンディング構造の半導体集積回路の断面図である。半導体チップ６０２は、ボンディングパッド６０３を有する。金属ワイヤ６０４は、パッド６０３とリードを含むパッケージ６０１との間に設けられ、両者をボンディング接続する。
【００３６】
第１の実施形態のように、内側のセル群のセルほどセル配置間隔を広げることで、セル群ごとに異なる大きさのセルを作成する必要がなく、配線領域を広く確保するような構造にすることができる。また、第２の実施形態のように、３段以上の多段セル構成において、最も外側にあるセル群１０１のセルのすぐ内側に存在する２段目のセル群１０２のセルの配置を基準とし、それより内側にあるセル群１０３のセル配置間隔はすぐ外側のセル群１０２のものより広げるような構造にする。
【００３７】
これにより、内側のセル群のセル配置領域の配線混雑を解消することができる。また、内側のセル群にいくほどセルが小さくなるような構造ではないため、構造起因の入出力セル及び／又は電源セルの静電気耐圧低下を防止することができる。また、内側のセル群にいくほどセルが小さくなるような構造ではないため、各セル群毎に異なる大きさのセルを用意する必要がなく、入出力セル及び／又は電源セルの開発工数を低減できる。
【００３８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００３９】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４０】
（付記１）外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周方向に複数並ぶ第１のセル群と、
前記第１のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周方向に複数並ぶ第２のセル群とを有し、
前記第２のセル群のセルの間隔は前記第１のセル群のセルの間隔よりも広い半導体集積回路。
（付記２）前記第１のセル群は半導体集積回路の最外のセル群であり、前記第２のセル群は半導体集積回路の２番目に外のセル群である付記１記載の半導体集積回路。
（付記３）前記第１のセル群は半導体集積回路の２番目に外のセル群であり、前記第２のセル群は半導体集積回路の３番目に外のセル群である付記１記載の半導体集積回路。
（付記４）前記第１及び第２のセル群のセルは、それぞれ環状に並ぶ付記１記載の半導体集積回路。
（付記５）前記第１及び第２のセル群のセルは大きさが同じである付記１記載の半導体集積回路。
（付記６）前記第１及び第２のセル群のセルは大きさが一部異なる付記１記載の半導体集積回路。
（付記７）さらに、外部に接続するためのパッドを有し、
前記第１及び第２のセル群のセルは、前記パッドに接続される付記１記載の半導体集積回路。
（付記８）前記パッドは、前記第１及び第２のセル群のセル内に設けられる付記７記載の半導体集積回路。
（付記９）前記パッドは、前記第１及び第２のセル群のセルの外に設けられる付記７記載の半導体集積回路。
（付記１０）さらに、エリアバンプに接続するためのエリア状に点在するパッドを有する付記１記載の半導体集積回路。
（付記１１）さらに、前記第１及び第２のセル群のセル上にワイヤボンディングパッドを有する付記１記載の半導体集積回路。
（付記１２）前記第１及び第２のセル群のセルは、半導体集積回路の額縁領域に設けられる付記１記載の半導体集積回路。
（付記１３）前記入出力セルは、入力バッファ及び／又は出力バッファを有する付記１記載の半導体集積回路。
（付記１４）前記入出力セルは、外部に対して信号を入力及び／又は出力するためのセルである付記１３記載の半導体集積回路。
（付記１５）前記電源セルは、外部の電源電位又は基準電位に接続するためのセルである付記１記載の半導体集積回路。
（付記１６）さらに、前記第２のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周方向に複数並ぶ第３のセル群を有し、
前記第３のセル群のセルの間隔は前記第２のセル群のセルの間隔よりも広い付記１記載の半導体集積回路。
（付記１７）前記第１及び第２のセル群のセルは、それぞれ環状に並ぶ付記２記載の半導体集積回路。
（付記１８）前記第１及び第２のセル群のセルは大きさが同じである付記１７載の半導体集積回路。
（付記１９）さらに、外部に接続するためのパッドを有し、
前記第１及び第２のセル群のセルは、前記パッドに接続される付記１８記載の半導体集積回路。
（付記２０）前記パッドは、エリアバンプに接続するためのエリア状に点在するパッドである付記１９記載の半導体集積回路。
（付記２１）前記パッドは、前記第１及び第２のセル群のセル上に設けられるワイヤボンディングパッドである付記１９記載の半導体集積回路。
（付記２２）前記第２のセル群のセル数は、前記第１のセル群のセル数よりも少ない付記１記載の半導体集積回路。
（付記２３）前記第３のセル群のセル数は、前記第２のセル群のセル数よりも少ない付記１６記載の半導体集積回路。
【００４１】
【発明の効果】
以上説明したように、第２のセル群のセルの間隔が第１のセル群のセルの間隔よりも広いので、内側のセル群の配線領域の配線混雑を解消することができる。また、第２のセル群のセル数は第１のセル群のセル数よりも少なくした場合には、第２のセル群のセルの大きさを小さくする必要がなく、入出力セル及び／又は電源セルの静電気耐圧低下を防止することができる。また、第２のセル群のセルを第１のセル群のセルと同じ大きさにすることができるので、入出力セル及び／又は電源セルの開発工数を低減することができる。
【図面の簡単な説明】
【図１】図１（Ａ）及び（Ｂ）は本発明の第１の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図２】図２（Ａ）及び（Ｂ）は本発明の第２の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図３】図３（Ａ）及び（Ｂ）は本発明の第３の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図４】エリアバンプ構造の半導体集積回路の断面図である。
【図５】図５（Ａ）及び（Ｂ）は本発明の第４の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図６】ワイヤボンディング構造の半導体集積回路の断面図である。
【図７】図７（Ａ）及び（Ｂ）は第１の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す図である。
【図８】図８（Ａ）及び（Ｂ）は第２の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す図である。
【符号の説明】
１００ 半導体集積回路
１０１ 第１のセル群
１０２ 第２のセル群
１０３ 第３のセル群
１０４ 内部領域
１０５ 一部領域
１１１ 入出力セル又は電源セル
１１２ 配線領域
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に入出力セル及び／又は電源セルを有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、多ピン化の要請に対処するため、しばしば半導体集積回路内の入出力セルを多段で配置する。多段構成の入出力セルの配置間隔は外側の入出力セルも内側の入出力セルも一定間隔で配置されている。
【０００３】
図７（Ａ）及び（Ｂ）は、第１の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す。
【０００４】
図７（Ａ）は、半導体集積回路（半導体チップ）７００の構成を示す。半導体集積回路７００は、その周辺の額縁領域に第１のセル群７０１、第２のセル群７０２及び第３のセル群７０３を有し、内部領域７０４に実効回路セルを有する。第１〜第３のセル群７０１〜７０３は、それぞれ入出力セルが半導体集積回路７００の外周方向に複数環状に並ぶ。第１のセル群７０１は半導体集積回路７００の最外のセル群であり、第２のセル群７０２は半導体集積回路７００の２番目に外のセル群であり、第３のセル群７０３は半導体集積回路７００の３番目に外のセル群である。
【０００５】
図７（Ｂ）は、図７（Ａ）の一部の領域７０５の拡大図である。領域７０５は、第１のセル群７０１、第２のセル群７０２及び第３のセル群７０３を含む。各セル群７０１〜７０３は、入出力セル７１１が複数並ぶ。この構造では、入出力セル７１１の大きさ及び配置間隔が一定になっている。入出力セル７１１は、内部領域７０４（図７（Ａ））内のセルとの間で配線が接続される。そのため、内側のセル群の入出力セル７１１間の配線領域７１２ほど配線がひきにくくなる。例えば、配線７１３のように、配線チャネルがなくなり、配線がひけない場合が生じる。仮に配線をひくことが出来たとしても、配線７１４のように、大きく迂回しなければならなくなるため、配線長が長くなってしまう。また、配線領域７１２のように、半導体チップの内側のセル群ほど配線が混雑することにより、クロストークの影響を受けやすくなる。最悪の結果、要求される性能を満足することができなくなる。
【０００６】
図８（Ａ）及び（Ｂ）は、第２の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す。図８（Ａ）は、図７（Ａ）と同様に、半導体集積回路７００の構成を示す。図８（Ｂ）は、図８（Ａ）の一部の領域８０５の拡大図である。領域８０５は、第１のセル群７０１、第２のセル群７０２及び第３のセル群７０３を含む。第１のセル群７０１は、入出力セル８１１が複数並ぶ。第２のセル群７０２は、入出力セル８１１より小さい入出力セル８１２が複数並ぶ。第３のセル群７０３は、入出力セル８１２より小さい入出力セル８１３が複数並ぶ。各セル群７０１〜７０３のセル数は同じである。
【０００７】
この構造では、入出力セルの大きさが内側のセル群ほど小さいため、配線領域８１４に見られるように配線領域がひろいため、配線が引きにくいということはない。しかし、内側のセル群ほど入出力セルが小さい構造であるため、同じ機能で非常に多種の入出力セルを用意しなければならなくなり莫大な開発工数が必要になってしまう。また、一般にトランジスタ構成が同様であるなら入出力セルが小さいほど静電気耐圧に弱いという問題もはらんでいる。
【０００８】
また、下記の特許文献１が公開されている。
【０００９】
【特許文献１】
特開平１１−１５０２０４号公報
【００１０】
【発明が解決しようとする課題】
本発明の目的は、多段入出力セル構成の半導体集積回路において、内側の入出力セル群の配線領域の配線混雑を解消することである。
本発明の他の目的は、多段入出力セル構成の半導体集積回路において、入出力セルの静電気耐圧低下を防止することである。
本発明のさらに他の目的は、多段入出力セル構成の半導体集積回路において、入出力セル開発工数を低減することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周に沿った方向に複数並ぶ第１のセル群と、第１のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周に沿った方向に複数並ぶ第２のセル群と、エリアバンプに接続するためのエリア状に等間隔に配置されたパッドとを有する半導体集積回路が提供される。第２のセル群のセルの間隔は第１のセル群のセルの間隔よりも広い。
【００１２】
本発明によれば、第２のセル群のセルの間隔が第１のセル群のセルの間隔よりも広いので、内側のセル群の配線領域の配線混雑を解消することができる。また、第２のセル群のセル数は第１のセル群のセル数よりも少なくした場合には、第２のセル群のセルの大きさを小さくする必要がなく、入出力セル及び／又は電源セルの静電気耐圧低下を防止することができる。また、第２のセル群のセルを第１のセル群のセルと同じ大きさにすることができるので、入出力セル及び／又は電源セルの開発工数を低減することができる。
【００１３】
【発明の実施の形態】
（第１の実施形態）
図１（Ａ）及び（Ｂ）は、本発明の第１の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００１４】
図１（Ａ）は、半導体集積回路（半導体チップ）１００の構成を示す。半導体集積回路１００は、その周辺の額縁領域に第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を有し、内部領域１０４に内部回路セルを有する。第１〜第３のセル群１０１〜１０３は、それぞれ入出力セルが半導体集積回路１００の外周方向に複数環状に並ぶ。第１のセル群１０１は半導体集積回路１００の最外のセル群であり、第２のセル群１０２は半導体集積回路１００の２番目に外のセル群であり、第３のセル群１０３は半導体集積回路１００の３番目に外のセル群である。
【００１５】
なお、セル群１０１〜１０３は、入出力セルのみで構成されるものに限定されず、入出力セル及び／又は電源セルのセル群である。入出力セルは、外部に対して信号を入力及び／又は出力するための入力バッファ及び／又は出力バッファを有する。電源セルは、外部の電源電位又は基準電位に接続するためのセルである。入出力セルは、電源セルから電源電位線及び基準電位線を入力し、電源供給を受ける。各セル群１０１〜１０３は、電源電位線及び／又は基準電位線を介して環状に接続される。
【００１６】
図１（Ｂ）は、図１（Ａ）の一部の領域１０５の拡大図である。領域１０５は、第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を含む。各セル群１０１〜１０３は、入出力セル及び／又は電源セル１１１が複数並ぶ。この構造は、３段のセル群構成であり、セル群１０１〜１０３のセル１１１の大きさは全て同じである。
【００１７】
第２のセル群１０２のセル１１１の間隔は第１のセル群１０１のセル１１１の間隔よりも広く、第２のセル群１０２のセル１１１の数は第１のセル群１０１のセル１１１の数よりも少ない。また、第３のセル群１０３のセル１１１の間隔は第２のセル群１０２のセル１１１の間隔よりも広く、第３のセル群１０３のセル１１１の数は第２のセル群１０２のセル１１１の数よりも少ない。
【００１８】
本実施形態では、セル１１１の配置間隔は内側のセル群ほど広い。そのため、配線領域１１２のように、配線領域を広くとることができるため、配線の混雑がなく、配線によるクロストークの影響を抑えることができる。
【００１９】
（第２の実施形態）
図２（Ａ）及び（Ｂ）は、本発明の第２の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００２０】
図２（Ａ）は、図１（Ａ）の第１の実施形態と同様の半導体集積回路１００の構成を示す。図２（Ｂ）は、図２（Ａ）の一部の領域２０５の拡大図である。領域２０５は、第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を含む。この構造は、３段のセル群構成であり、２種類の大きさのセル２１１及び２１３を有する。第１のセル群１０１は、すべて同じ大きさのセル２１１が並ぶ。第２のセル群１０２は、多数のセル２１１の中にそれより大きいセル２１３が混じっている。半導体集積回路の仕様により、第２のセル群１０２に大きなセル２１３を配置しなければならないことがある。第１のセル群１０１と第２のセル群１０２は、セルの配置間隔が同じである。第３のセル群１０３は、すべて同じ大きさのセル２１１が並ぶ。第３のセル群１０３のセルの間隔は第２のセル群１０２のセルの間隔よりも広く、第３のセル群１０３のセル数は第２のセル群１０２のセル数よりも少ない。
【００２１】
最外の第１のセル群１０１は、それより外側には内部セルと接続する信号配線が配線されないため、一番外側のセル群１０１のセルの配置間隔は信号配線の混雑を考慮する必要がない。
【００２２】
また、２種類の大きさのセル２１１及び２１３を使用しているが、セルの大きさが異なっているとしても、本実施形態の構造にすれば配線領域２１２のように、配線領域を広くとることができる。本実施形態は、２種類の大きさのセル２１１及び２１３の場合の例を示したが、３種類以上でも無論同様のことがいえる。
【００２３】
なお、一番外側のセル群１０１とすぐ内側の２段目のセル群１０２のセルの配置間隔を同じにしているが、一番外側のセル群１０１のセルの配置間隔に比べて、すぐ内側の２段目のセル群１０２のセルの配置間隔を広くしてもよい。
【００２４】
上記の第１及び第２の実施形態では、各セル群１０１〜１０３毎にセルの配置間隔が同じ例を示しているが、セル群１０１〜１０３毎にセルの配置間隔が同じでなくてもよい。すなわち、セル群１０１のセル２１１の間隔は一定値でなくてもよい。上記のように、内側のセル群のセルほどセル配置間隔を広げれば、各セル群のセル配置間隔は一定値でなくてもよい。また、３段以上の多段セル構成において、一番外側のセル群１０１及びすぐ内側のセル群１０２のセル間隔が同じであり、さらに内側にある３段目以降のセル群のセル配置間隔が外側のセル群１０１，１０２のセル配置間隔よりも広ければ、各セル群のセル配置間隔は一定値でなくてもよい。
【００２５】
（第３の実施形態）
図３（Ａ）及び（Ｂ）は、本発明の第３の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００２６】
図３（Ａ）は、図１（Ａ）の第１の実施形態と同様の半導体集積回路１００の構成を示す。半導体集積回路１００上には、２次元状の配置されるエリアバンプ（金属バンプ）３０６が設けられる。
【００２７】
図３（Ｂ）は、図３（Ａ）の一部の領域３０５の拡大図である。領域３０５は、第１のセル群１０１、第２のセル群１０２及び第３のセル群１０３を含む。各セル群１０１〜１０３は、図１（Ｂ）の第１の実施形態と同様に、それぞれすべて同じ大きさの入出力セル及び／又は電源セル１１１が複数並ぶ。半導体集積回路１００上のエリアバンプ３０６は、信号用バンプ３１６、電源電位用バンプ３１７及び基準（グランド）電位用バンプ３１８を含む。
【００２８】
半導体集積回路１００は、エリアバンプ３１６〜３１８に接続するためのエリア状に点在するパッドを有する。パッドは、バンプ３１６〜３１８の下に設けられる。セル１１１は、配線３１１及びパッドを介してバンプ３１６〜３１８に接続される。信号用バンプ３１６は、パッドを介して入出力セルに接続される。電源電位用バンプ３１７及び基準電位用バンプ３１８は、パッドを介して電源セルに接続される。パッドは、セル１１１の外に設けてもよいし、内に設けてもよい。
【００２９】
エリアバンプ構造の場合も、第１の実施形態と同様に、第２のセル群１０２のセル１１１の間隔は第１のセル群１０１のセル１１１の間隔よりも広く、第２のセル群１０２のセル１１１の数は第１のセル群１０１のセル１１１の数よりも少ない。また、第３のセル群１０３のセル１１１の間隔は第２のセル群１０２のセル１１１の間隔よりも広く、第３のセル群１０３のセル１１１の数は第２のセル群１０２のセル１１１の数よりも少ない。
【００３０】
図４は、上記のエリアバンプ構造の半導体集積回路の断面図である。半導体チップ４０４は、パッド４０３を有する。エリアバンプ４０２は、パッド４０３とベース４０１の間に設けられ、両者を接続する。
【００３１】
（第４の実施形態）
図５（Ａ）及び（Ｂ）は、本発明の第４の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す。
【００３２】
図５（Ａ）は、図１（Ａ）の第１の実施形態と同様の半導体集積回路１００の構成を示す。ただし、この半導体集積回路１００は、第１のセル群１０１及び第２のセル群１０２を有する。
【００３３】
図５（Ｂ）は、図５（Ａ）の一部の領域５０５の拡大図である。領域５０５は、第１のセル群１０１及び第２のセル群１０２を含む。各セル群１０１及び１０２は、図１（Ｂ）の第１の実施形態と同様に、それぞれすべて同じ大きさの入出力セル及び／又は電源セル１１１が複数並ぶ。パッド５１１は、例えばワイヤボンディングパッドであり、セル１１１上に設けられる。セル１１１は、配線５１２を介してパッド５１１に接続される。
【００３４】
ワイヤボンディング構造の場合も、第１の実施形態と同様に、第２のセル群１０２のセル１１１の間隔は第１のセル群１０１のセル１１１の間隔よりも広く、第２のセル群１０２のセル１１１の数は第１のセル群１０１のセル１１１の数よりも少ない。
【００３５】
図６は、上記のワイヤボンディング構造の半導体集積回路の断面図である。半導体チップ６０２は、ボンディングパッド６０３を有する。金属ワイヤ６０４は、パッド６０３とリードを含むパッケージ６０１との間に設けられ、両者をボンディング接続する。
【００３６】
第１の実施形態のように、内側のセル群のセルほどセル配置間隔を広げることで、セル群ごとに異なる大きさのセルを作成する必要がなく、配線領域を広く確保するような構造にすることができる。また、第２の実施形態のように、３段以上の多段セル構成において、最も外側にあるセル群１０１のセルのすぐ内側に存在する２段目のセル群１０２のセルの配置を基準とし、それより内側にあるセル群１０３のセル配置間隔はすぐ外側のセル群１０２のものより広げるような構造にする。
【００３７】
これにより、内側のセル群のセル配置領域の配線混雑を解消することができる。また、内側のセル群にいくほどセルが小さくなるような構造ではないため、構造起因の入出力セル及び／又は電源セルの静電気耐圧低下を防止することができる。また、内側のセル群にいくほどセルが小さくなるような構造ではないため、各セル群毎に異なる大きさのセルを用意する必要がなく、入出力セル及び／又は電源セルの開発工数を低減できる。
【００３８】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００３９】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４０】
（付記１）外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周方向に複数並ぶ第１のセル群と、
前記第１のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周方向に複数並ぶ第２のセル群とを有し、
前記第２のセル群のセルの間隔は前記第１のセル群のセルの間隔よりも広い半導体集積回路。
（付記２）前記第１のセル群は半導体集積回路の最外のセル群であり、前記第２のセル群は半導体集積回路の２番目に外のセル群である付記１記載の半導体集積回路。
（付記３）前記第１のセル群は半導体集積回路の２番目に外のセル群であり、前記第２のセル群は半導体集積回路の３番目に外のセル群である付記１記載の半導体集積回路。
（付記４）前記第１及び第２のセル群のセルは、それぞれ環状に並ぶ付記１記載の半導体集積回路。
（付記５）前記第１及び第２のセル群のセルは大きさが同じである付記１記載の半導体集積回路。
（付記６）前記第１及び第２のセル群のセルは大きさが一部異なる付記１記載の半導体集積回路。
（付記７）さらに、外部に接続するためのパッドを有し、
前記第１及び第２のセル群のセルは、前記パッドに接続される付記１記載の半導体集積回路。
（付記８）前記パッドは、前記第１及び第２のセル群のセル内に設けられる付記７記載の半導体集積回路。
（付記９）前記パッドは、前記第１及び第２のセル群のセルの外に設けられる付記７記載の半導体集積回路。
（付記１０）さらに、エリアバンプに接続するためのエリア状に点在するパッドを有する付記１記載の半導体集積回路。
（付記１１）さらに、前記第１及び第２のセル群のセル上にワイヤボンディングパッドを有する付記１記載の半導体集積回路。
（付記１２）前記第１及び第２のセル群のセルは、半導体集積回路の額縁領域に設けられる付記１記載の半導体集積回路。
（付記１３）前記入出力セルは、入力バッファ及び／又は出力バッファを有する付記１記載の半導体集積回路。
（付記１４）前記入出力セルは、外部に対して信号を入力及び／又は出力するためのセルである付記１３記載の半導体集積回路。
（付記１５）前記電源セルは、外部の電源電位又は基準電位に接続するためのセルである付記１記載の半導体集積回路。
（付記１６）さらに、前記第２のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周方向に複数並ぶ第３のセル群を有し、
前記第３のセル群のセルの間隔は前記第２のセル群のセルの間隔よりも広い付記１記載の半導体集積回路。
（付記１７）前記第１及び第２のセル群のセルは、それぞれ環状に並ぶ付記２記載の半導体集積回路。
（付記１８）前記第１及び第２のセル群のセルは大きさが同じである付記１７載の半導体集積回路。
（付記１９）さらに、外部に接続するためのパッドを有し、
前記第１及び第２のセル群のセルは、前記パッドに接続される付記１８記載の半導体集積回路。
（付記２０）前記パッドは、エリアバンプに接続するためのエリア状に点在するパッドである付記１９記載の半導体集積回路。
（付記２１）前記パッドは、前記第１及び第２のセル群のセル上に設けられるワイヤボンディングパッドである付記１９記載の半導体集積回路。
（付記２２）前記第２のセル群のセル数は、前記第１のセル群のセル数よりも少ない付記１記載の半導体集積回路。
（付記２３）前記第３のセル群のセル数は、前記第２のセル群のセル数よりも少ない付記１６記載の半導体集積回路。
【００４１】
【発明の効果】
以上説明したように、第２のセル群のセルの間隔が第１のセル群のセルの間隔よりも広いので、内側のセル群の配線領域の配線混雑を解消することができる。また、第２のセル群のセル数は第１のセル群のセル数よりも少なくした場合には、第２のセル群のセルの大きさを小さくする必要がなく、入出力セル及び／又は電源セルの静電気耐圧低下を防止することができる。また、第２のセル群のセルを第１のセル群のセルと同じ大きさにすることができるので、入出力セル及び／又は電源セルの開発工数を低減することができる。
【図面の簡単な説明】
【図１】図１（Ａ）及び（Ｂ）は本発明の第１の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図２】図２（Ａ）及び（Ｂ）は本発明の第２の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図３】図３（Ａ）及び（Ｂ）は本発明の第３の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図４】エリアバンプ構造の半導体集積回路の断面図である。
【図５】図５（Ａ）及び（Ｂ）は本発明の第４の実施形態による多段構成の入出力セル及び／又は電源セル配置構造の半導体集積回路を示す図である。
【図６】ワイヤボンディング構造の半導体集積回路の断面図である。
【図７】図７（Ａ）及び（Ｂ）は第１の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す図である。
【図８】図８（Ａ）及び（Ｂ）は第２の従来技術による多段構成の入出力セル配置構造の半導体集積回路を示す図である。
【符号の説明】
１００ 半導体集積回路
１０１ 第１のセル群
１０２ 第２のセル群
１０３ 第３のセル群
１０４ 内部領域
１０５ 一部領域
１１１ 入出力セル又は電源セル
１１２ 配線領域
Claims (6)
- 外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周に沿った方向に複数並ぶ第１のセル群と、
前記第１のセル群の内側に配置され、外部に対して入力及び／又は出力を行うための入出力セル及び／又は電源セルが半導体集積回路の外周に沿った方向に複数並ぶ第２のセル群と、
エリアバンプに接続するためのエリア状に等間隔に配置されたパッドとを有し、
前記第２のセル群のセルの間隔は前記第１のセル群のセルの間隔よりも広い半導体集積回路。 - 前記第１のセル群は半導体集積回路の最外のセル群であり、前記第２のセル群は半導体集積回路の２番目に外のセル群である請求項１記載の半導体集積回路。
- 前記第１のセル群は半導体集積回路の２番目に外のセル群であり、前記第２のセル群は半導体集積回路の３番目に外のセル群である請求項１記載の半導体集積回路。
- 前記第１及び第２のセル群のセルは、それぞれ環状に並ぶ請求項１記載の半導体集積回路。
- 前記第１及び第２のセル群のセルは大きさが同じである請求項１記載の半導体集積回路。
- 前記第１及び第２のセル群のセルは大きさが一部異なる請求項１記載の半導体集積回路。
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