JPH02186671A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02186671A JPH02186671A JP1006563A JP656389A JPH02186671A JP H02186671 A JPH02186671 A JP H02186671A JP 1006563 A JP1006563 A JP 1006563A JP 656389 A JP656389 A JP 656389A JP H02186671 A JPH02186671 A JP H02186671A
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
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- 238000009792 diffusion process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体集積回路の電源及びグランドの配線構造に関し、
電源配線及びグランド配線の線幅を大きくすることなく
それらの経時断線を防止し、かつグリッチによる内部回
路の誤動作を防止することを目的とし、 チップ外周部に沿って多数設けられるパッドに沿って電
源配線及びグランド配線を配設し、その電源配線及びグ
ランド配線は一部に高抵抗部を介在させて環状に配設し
て構成する。
それらの経時断線を防止し、かつグリッチによる内部回
路の誤動作を防止することを目的とし、 チップ外周部に沿って多数設けられるパッドに沿って電
源配線及びグランド配線を配設し、その電源配線及びグ
ランド配線は一部に高抵抗部を介在させて環状に配設し
て構成する。
し産業上の利用分野コ
この発明は半導体集積回路の電源及びグランドの配線構
造に関するものである。
造に関するものである。
半導体集積回路ではそのチップの周囲にボンディングワ
イヤを接続するための多数のパッドが形成され、そのパ
ッドの外側及び内側に電源配線及びグランド配線が設け
られ、各パッドの近傍に設けられるバッファ回路に各配
線がそれぞれ接続されている。そして、近年の集積回路
の高集積化の要請にともないその電源配線及びグランド
配線の線幅を益々細くする必要がある。
イヤを接続するための多数のパッドが形成され、そのパ
ッドの外側及び内側に電源配線及びグランド配線が設け
られ、各パッドの近傍に設けられるバッファ回路に各配
線がそれぞれ接続されている。そして、近年の集積回路
の高集積化の要請にともないその電源配線及びグランド
配線の線幅を益々細くする必要がある。
［従来の技術］
従来、半導体集積回路では第６図に示すようにチップ１
の周囲に多数のパッド２が形成され、そのパッド２の外
側には電源配線３か形成されるとともに内側にはグラン
ド配線４が形成され、これらの配線はアルミニウムで形
成されている。その電源配線３はパッド部３ａから両側
へ各パッド２を取囲むように対称状に延設され、その先
端部は開口部３ｂを隔てて対向している。また、グラン
ド配線４は電源配線３の開口部３［）にパッド部４ａか
形成されるとともに、そのパッド部４ａから両側へ各パ
ッド２の内側に沿って延設され、その先端部は開口部４
ｂを隔てて対向している。
の周囲に多数のパッド２が形成され、そのパッド２の外
側には電源配線３か形成されるとともに内側にはグラン
ド配線４が形成され、これらの配線はアルミニウムで形
成されている。その電源配線３はパッド部３ａから両側
へ各パッド２を取囲むように対称状に延設され、その先
端部は開口部３ｂを隔てて対向している。また、グラン
ド配線４は電源配線３の開口部３［）にパッド部４ａか
形成されるとともに、そのパッド部４ａから両側へ各パ
ッド２の内側に沿って延設され、その先端部は開口部４
ｂを隔てて対向している。
そして、各パッド２近傍にそれぞれ設けられるバッファ
回路（図示しない）は各配線３，４にそれぞれ接続され
て電源電圧が供給されるとともに、グランド配線４内側
の内部回路５ノ＼の電源供給は電源配線３のパッド部３
ａからグランド配線４の開口部４ｂを経て内部回ＦＲｔ
５に接続される内部配線３ｃにより供給される。
回路（図示しない）は各配線３，４にそれぞれ接続され
て電源電圧が供給されるとともに、グランド配線４内側
の内部回路５ノ＼の電源供給は電源配線３のパッド部３
ａからグランド配線４の開口部４ｂを経て内部回ＦＲｔ
５に接続される内部配線３ｃにより供給される。
［発明が解決しようとする課題］
上記のような構成の半導体集積回路では各パッドに接続
されるバッファ回路のノイズによる干渉を防止するなめ
に、電源配線３及びグランド配線４のパッド部３ａ、４
ａを中心として一側に位置するパッド２には入力バッフ
ァ回路を接続し、他側に位置するパッド２には出力バッ
ファ回路を接続するようにしている。
されるバッファ回路のノイズによる干渉を防止するなめ
に、電源配線３及びグランド配線４のパッド部３ａ、４
ａを中心として一側に位置するパッド２には入力バッフ
ァ回路を接続し、他側に位置するパッド２には出力バッ
ファ回路を接続するようにしている。
ところか、このような構成では多数の出力バッファ回路
あるいは人力バッファ回路か同時に動作するような場合
にはパッド部３ａ、４ａに対し一側のみの電源配線３及
びグランド配線４の電流密度か高くなり、このような動
作を繰返すと電源配線３及びグランド配線４が経時劣化
により断線することがある。そこで、このような断線を
防」トするために電源配線３及びグランド配線４の線幅
を大きくすると、集積度か低士するという問題点がある
。
あるいは人力バッファ回路か同時に動作するような場合
にはパッド部３ａ、４ａに対し一側のみの電源配線３及
びグランド配線４の電流密度か高くなり、このような動
作を繰返すと電源配線３及びグランド配線４が経時劣化
により断線することがある。そこで、このような断線を
防」トするために電源配線３及びグランド配線４の線幅
を大きくすると、集積度か低士するという問題点がある
。
また、多数の出力バッファ回路あるいは大力バッファ回
路が同時に動作して、第４図に鎖線で示すようなピーク
値の高い負荷電流■２がグランド配線４に流れ込む場合
には、同グランド配線４の電位が一時的に１−１昇して
内部回路５のグランドにフリッチを発生させ、そのフリ
ッチにより内部回１絡５か誤動作することがあった。
路が同時に動作して、第４図に鎖線で示すようなピーク
値の高い負荷電流■２がグランド配線４に流れ込む場合
には、同グランド配線４の電位が一時的に１−１昇して
内部回路５のグランドにフリッチを発生させ、そのフリ
ッチにより内部回１絡５か誤動作することがあった。
この発明の目的は、電源配線及びグランド配線の線幅を
大きくすることなくそれらの経時断線を防止し、かつフ
リッチによる内部回路の誤動作を防止可能とする半導体
集積回路を提供するにある。
大きくすることなくそれらの経時断線を防止し、かつフ
リッチによる内部回路の誤動作を防止可能とする半導体
集積回路を提供するにある。
Ｕ課題を解決するための手段］
第１図は本発明の原理説明図である。すなわち、電源配
線３及びグランド配線４はチップ１外周部に沿って多数
設けられるパッド２に沿って配設され、その電源配線３
及びグランド配線４は一部に高抵抗部１３を介在させて
環状に配設されている。
線３及びグランド配線４はチップ１外周部に沿って多数
設けられるパッド２に沿って配設され、その電源配線３
及びグランド配線４は一部に高抵抗部１３を介在させて
環状に配設されている。
［作用］
電源配線３及びグランド配線４に流れる負荷電流は同配
線３，４を環状に流れるため、同配線３４の電流密度の
上昇か抑制されるとともに、高抵抗部の作用により負荷
電流のピーク値が抑制される。
線３，４を環状に流れるため、同配線３４の電流密度の
上昇か抑制されるとともに、高抵抗部の作用により負荷
電流のピーク値が抑制される。
［実論例］
以下、この発明を具体化した第一の実施例を第２図及び
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
第３図に従って説明する。なお、前記従来例と同一構成
部分は同一番号を付してその説明を省略する。
電源配線３及びグランド配線４の開し′１部３ｂ４Ｆ）
にはポリシリコン膜６か形成され、両配線３４の先端部
かそのポリシリコン膜６で接続されている。すなわち、
グランド配線４の開口部４ｂでは第３図に示すように基
板７ Ｊ−に絶縁膜８を介してグランド配線４が形成さ
れ、開Ｕ′、１部４ｂ上部には絶縁膜８を介してポリシ
リコン膜６が形成され、グランド配線４ｆＡ部か絶縁Ｗ
！Ａ８に形成されたスルホ、−、ル９を介してそのポリ
シリコン膜６に接続されている。そして、ポリシリコン
膜６はアルミニウムで形成されるグランド配線４より電
気的抵抗か高いため、同グランド配線４がポリシリコン
膜６による高抵抗部を介して環状に形成されたことにな
る。
にはポリシリコン膜６か形成され、両配線３４の先端部
かそのポリシリコン膜６で接続されている。すなわち、
グランド配線４の開口部４ｂでは第３図に示すように基
板７ Ｊ−に絶縁膜８を介してグランド配線４が形成さ
れ、開Ｕ′、１部４ｂ上部には絶縁膜８を介してポリシ
リコン膜６が形成され、グランド配線４ｆＡ部か絶縁Ｗ
！Ａ８に形成されたスルホ、−、ル９を介してそのポリ
シリコン膜６に接続されている。そして、ポリシリコン
膜６はアルミニウムで形成されるグランド配線４より電
気的抵抗か高いため、同グランド配線４がポリシリコン
膜６による高抵抗部を介して環状に形成されたことにな
る。
また、電源配線３の開口部３ｂにおいても上記と同様な
構成でポリシリ：７ン膜６が形成され一同電源配線３か
高抵抗部を介して環状に形成されている。
構成でポリシリ：７ン膜６が形成され一同電源配線３か
高抵抗部を介して環状に形成されている。
さて、このような構成のチップ１では電源配線３及びク
ランド配線４か環状に形成されているので、各パッド部
３ａ、４ａに対し一側に閣って位置するパッド２近傍の
バッファ回路か同時に動作しても、それらのバッファ回
路と各パッド部３ａ。
ランド配線４か環状に形成されているので、各パッド部
３ａ、４ａに対し一側に閣って位置するパッド２近傍の
バッファ回路か同時に動作しても、それらのバッファ回
路と各パッド部３ａ。
４ａとの間で電流が環状に流れて電流密度の−Ｆ昇か抑
制されるので、同電源配線３及びグランド配線４の線幅
を大きくする必要はない。そして、電源配線３及びグラ
ンド配線４に介在されるポリシリコン膜６は抵抗成分及
び容量成分を倫えているので、第４図に実線で示すよう
に各配線３，４に流れる負荷電流１１はピーク値の低い
ものとなる。
制されるので、同電源配線３及びグランド配線４の線幅
を大きくする必要はない。そして、電源配線３及びグラ
ンド配線４に介在されるポリシリコン膜６は抵抗成分及
び容量成分を倫えているので、第４図に実線で示すよう
に各配線３，４に流れる負荷電流１１はピーク値の低い
ものとなる。
従って、グランド配４１３に流れる負荷電流に基く内部
回路５のグランドでのグリッチの発生が防止される。
回路５のグランドでのグリッチの発生が防止される。
また、前記実施例では高抵抗部をポリシリコン膜６で形
成したか、第５図に示すようにグランド配線４の開口部
４ｂにおいてチップ１の基板７には不純物拡散領域１０
を形成し、その不純物拡散領域１０上に絶縁膜１１を介
してグランド配線４を形成し、絶縁膜１１に形成された
スルーホール１２でグランド配線４先端を不純物拡散領
域１０に接続する構成としてもよい、すなわち、この構
成ではグランド配線４に対し高抵抗部として作用する不
純物拡散領ｊｔ２１０で同グランド配線４が環状に接続
され、前記実施例と同様な作用効果が得られる。
成したか、第５図に示すようにグランド配線４の開口部
４ｂにおいてチップ１の基板７には不純物拡散領域１０
を形成し、その不純物拡散領域１０上に絶縁膜１１を介
してグランド配線４を形成し、絶縁膜１１に形成された
スルーホール１２でグランド配線４先端を不純物拡散領
域１０に接続する構成としてもよい、すなわち、この構
成ではグランド配線４に対し高抵抗部として作用する不
純物拡散領ｊｔ２１０で同グランド配線４が環状に接続
され、前記実施例と同様な作用効果が得られる。
「発明の効果」
以上詳述したように、この発明は半導体集積回路の電源
配線及びグランド配線の線幅をすきくすることなくそれ
らの経時断線を防止し、かつグランド配線に流れる負荷
電流のピーク値を抑制してグリッチによる内部回路の誤
動作を防止することができる優れた効果を発揮する６
配線及びグランド配線の線幅をすきくすることなくそれ
らの経時断線を防止し、かつグランド配線に流れる負荷
電流のピーク値を抑制してグリッチによる内部回路の誤
動作を防止することができる優れた効果を発揮する６
第１図はこの発明の原理説明図、第２図はこの発明の実
施例のチップを示すＩＥ断面図第３図はグランド配線の
高抵抗部を示す断面図、第４図はグランド配線に流れる
負荷電流の波形図、第５図はグランド配線の高抵抗部の
別の￥雄側を示ず断面図−第６図は従来の配線を示すチ
ップ正面図である。 図中、１はチップ、２はパッド、３は電源配線４はグラ
ンド配線、１３は高抵抗部である。
施例のチップを示すＩＥ断面図第３図はグランド配線の
高抵抗部を示す断面図、第４図はグランド配線に流れる
負荷電流の波形図、第５図はグランド配線の高抵抗部の
別の￥雄側を示ず断面図−第６図は従来の配線を示すチ
ップ正面図である。 図中、１はチップ、２はパッド、３は電源配線４はグラ
ンド配線、１３は高抵抗部である。
Claims (1)
- １、チップ（１）外周部に沿って多数設けられるパッド
（２）に沿って電源配線（３）及びグランド配線（４）
を配設し、その電源配線（３）及びグランド配線（４）
は一部に高抵抗部（１３）を介在させて環状に配設した
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006563A JP2685135B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006563A JP2685135B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186671A true JPH02186671A (ja) | 1990-07-20 |
| JP2685135B2 JP2685135B2 (ja) | 1997-12-03 |
Family
ID=11641800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006563A Expired - Fee Related JP2685135B2 (ja) | 1989-01-12 | 1989-01-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685135B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
| WO2011067882A1 (ja) * | 2009-12-03 | 2011-06-09 | パナソニック株式会社 | 半導体集積回路及びそれを備えた半導体装置、並びに電子機器 |
| JP2018098428A (ja) * | 2016-12-16 | 2018-06-21 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| CN110033741A (zh) * | 2019-04-19 | 2019-07-19 | 深圳市华星光电半导体显示技术有限公司 | 多路复用电路及显示装置 |
| CN110416203A (zh) * | 2019-06-20 | 2019-11-05 | 北京聚睿众邦科技有限公司 | 一种集成电路芯片电阻及其制造工艺 |
-
1989
- 1989-01-12 JP JP1006563A patent/JP2685135B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140578A (ja) * | 1992-10-29 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積装置 |
| WO2011067882A1 (ja) * | 2009-12-03 | 2011-06-09 | パナソニック株式会社 | 半導体集積回路及びそれを備えた半導体装置、並びに電子機器 |
| JP2018098428A (ja) * | 2016-12-16 | 2018-06-21 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
| CN110033741A (zh) * | 2019-04-19 | 2019-07-19 | 深圳市华星光电半导体显示技术有限公司 | 多路复用电路及显示装置 |
| CN110416203A (zh) * | 2019-06-20 | 2019-11-05 | 北京聚睿众邦科技有限公司 | 一种集成电路芯片电阻及其制造工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2685135B2 (ja) | 1997-12-03 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |