JPH0448773A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0448773A JPH0448773A JP2157180A JP15718090A JPH0448773A JP H0448773 A JPH0448773 A JP H0448773A JP 2157180 A JP2157180 A JP 2157180A JP 15718090 A JP15718090 A JP 15718090A JP H0448773 A JPH0448773 A JP H0448773A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- terminals
- power
- ground
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 abstract description 24
- 230000015654 memory Effects 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体集積回路装置に係わり、特に複数の電源
端子と接地端子を有する装置に関するものである。
端子と接地端子を有する装置に関するものである。
（従来の技術）
近年半導体メモリにおいて、データアクセス時間が短縮
化されるに従い、電源電位や接地電位の変動が回路動作
に与える悪影響が顕著になって来た。特に、データ出力
回路がデータを出力する際に招く電源変動は大きく、他
の回路へ影響を与えないように、データ出力回路と他の
回路との間で電源端子と接地端子をそれぞれ分けること
が行われている。このため、今後はノイズ対策上、電源
端子と接地端子の数は増加する傾向にある。
化されるに従い、電源電位や接地電位の変動が回路動作
に与える悪影響が顕著になって来た。特に、データ出力
回路がデータを出力する際に招く電源変動は大きく、他
の回路へ影響を与えないように、データ出力回路と他の
回路との間で電源端子と接地端子をそれぞれ分けること
が行われている。このため、今後はノイズ対策上、電源
端子と接地端子の数は増加する傾向にある。
一方で、半導体メモリではメモリセルとしてＭＯＳ型ト
ランジスタを用いているためサージ電圧が問題となり、
全ての端子の間に保護素子を接続し、サージ電圧の短絡
経路を設け、ＥＳＤ（Ｅｌｅｅｔｒｏ ５ｔａｔｉｃ
Ｄｅｓｔｒｕｃｔｉｏｎ）耐圧を高めている。
ランジスタを用いているためサージ電圧が問題となり、
全ての端子の間に保護素子を接続し、サージ電圧の短絡
経路を設け、ＥＳＤ（Ｅｌｅｅｔｒｏ ５ｔａｔｉｃ
Ｄｅｓｔｒｕｃｔｉｏｎ）耐圧を高めている。
従来はこの短絡経路を、第７図に示されるようにして形
成していた。電源端子１と接地端子３とを保護素子９２
で接続し、電源端子２と接地端子４とを保護素子９９で
接続しており、電源端子１と電源端子２とを保護素子９
４で接続し、接地端子３と接地端子４とを保護素子１０
０で接続している。また接地端子３と電源端子２とは保
護素子９８で接続し、電源端子１と接地端子４とを保護
素子９６で接続している。さらに入力端子５に対し、電
源端子１、接地端子３、電源端子２及び接地端子４との
間にそれぞれ保護素子９Ｌ９３．９５．９７を接続し、
出力端子６に対して保護素子１０４．１０３．１０２及
び１０１を接続している。このように従来の回路では、
全ての端子間の組み合わせ毎に短絡経路を形成していた
。
成していた。電源端子１と接地端子３とを保護素子９２
で接続し、電源端子２と接地端子４とを保護素子９９で
接続しており、電源端子１と電源端子２とを保護素子９
４で接続し、接地端子３と接地端子４とを保護素子１０
０で接続している。また接地端子３と電源端子２とは保
護素子９８で接続し、電源端子１と接地端子４とを保護
素子９６で接続している。さらに入力端子５に対し、電
源端子１、接地端子３、電源端子２及び接地端子４との
間にそれぞれ保護素子９Ｌ９３．９５．９７を接続し、
出力端子６に対して保護素子１０４．１０３．１０２及
び１０１を接続している。このように従来の回路では、
全ての端子間の組み合わせ毎に短絡経路を形成していた
。
（発明が解決しようとする課題）
しかし、電源端子数や接地端子数が増加するにつれ各端
子の組み合わせ数も増大し、保護素子の数が増えてチッ
プ面積が大きくなり、コストの増大を招いていた。
子の組み合わせ数も増大し、保護素子の数が増えてチッ
プ面積が大きくなり、コストの増大を招いていた。
また、電源端子と接地端子の数が増えると、各入力端子
や出力端子との間に引き回す配線も長くなり、やはりチ
ップ面積の増大、及びコストの増大を招くという問題が
あった。
や出力端子との間に引き回す配線も長くなり、やはりチ
ップ面積の増大、及びコストの増大を招くという問題が
あった。
本発明は上記事情に鑑みてなされたものであり、チップ
面積を増大させることなく、必要とされるＥＳＤ耐圧を
持つ半導体集積回路装置を提供することを目的とする。
面積を増大させることなく、必要とされるＥＳＤ耐圧を
持つ半導体集積回路装置を提供することを目的とする。
（課題を解決するための手段）
本発明の半導体集積回路装置は、複数の電源端子と複数
の接地端子を有し、入力端子又は出力端子との間で過電
圧が生じた場合に保護素子を介して形成された短絡経路
に過電流を流して回路を保護する装置であって、任意の
配線に対し全ての電源端子と接地端子とを保護素子を介
してそれぞれ接続し、さらにこの配線に対し入力端子と
出力端子とを保護素子を介してそれぞれ接続したことを
特徴としている。
の接地端子を有し、入力端子又は出力端子との間で過電
圧が生じた場合に保護素子を介して形成された短絡経路
に過電流を流して回路を保護する装置であって、任意の
配線に対し全ての電源端子と接地端子とを保護素子を介
してそれぞれ接続し、さらにこの配線に対し入力端子と
出力端子とを保護素子を介してそれぞれ接続したことを
特徴としている。
ここで保護素子には、半導体基板又はウェルをベースと
するバイポーラトランジスタを用いることができる。
するバイポーラトランジスタを用いることができる。
（作 用）
任意の配線に対して、全ての電源端子及び接地端子との
間に保護素子を接続し、さらにこの配線と入力端子及び
出力端子との間に保護素子を接続して、全ての端子間を
この配線を介して二つの保護素子により短絡経路を形成
する。これにより、全ての端子間毎に保護素子を直接接
続して短絡経路を形成した場合と比較し、端子間の接続
関係が簡略化されて保護素子が減少し、さらに接続に必
要な配線の長さが短縮化される。
間に保護素子を接続し、さらにこの配線と入力端子及び
出力端子との間に保護素子を接続して、全ての端子間を
この配線を介して二つの保護素子により短絡経路を形成
する。これにより、全ての端子間毎に保護素子を直接接
続して短絡経路を形成した場合と比較し、端子間の接続
関係が簡略化されて保護素子が減少し、さらに接続に必
要な配線の長さが短縮化される。
ここで、保護素子として半導体基板又はウェルをベース
とするバイポーラトランジスタを用いることができ、エ
ミッタ・コレクタ間に過電圧が発生すると短絡して短絡
経路を形成し、過電流を流す。
とするバイポーラトランジスタを用いることができ、エ
ミッタ・コレクタ間に過電圧が発生すると短絡して短絡
経路を形成し、過電流を流す。
（・実施例）
以下、本発明の一実施例について図面を参照して説明す
る。
る。
先ず第２図に、本実施例による半導体集積回路装置にお
ける各回路と端子の配置を示す。メモリセル８０の周囲
に、出力バッファ回路８６と周辺回路８１〜８５が配置
されている。そして複数の電源端子ｌ及び２と接地端子
３及び４が設けられ、電源端子１と接地端子３は周辺回
路８１〜８５に接続され、電源端子２と接地端子４は出
力バッファ回路８６に接続されている。また外周には、
配線Ａが引かれている。
ける各回路と端子の配置を示す。メモリセル８０の周囲
に、出力バッファ回路８６と周辺回路８１〜８５が配置
されている。そして複数の電源端子ｌ及び２と接地端子
３及び４が設けられ、電源端子１と接地端子３は周辺回
路８１〜８５に接続され、電源端子２と接地端子４は出
力バッファ回路８６に接続されている。また外周には、
配線Ａが引かれている。
この回路のうち、点線で囲まれた領域Ｒにおける保護素
子の接続関係を第１図に示す。第２図において外周に位
置した配線Ａと、電源端子１及び２、接地端子３及び４
との間に、それぞれ保護素子２３．２４．２１及び２５
が接続されている。
子の接続関係を第１図に示す。第２図において外周に位
置した配線Ａと、電源端子１及び２、接地端子３及び４
との間に、それぞれ保護素子２３．２４．２１及び２５
が接続されている。
そして配線Ａと入力端子５とを保護素子２２で接続し、
配線Ａと出力端子６とを保護素子２６で接続している。
配線Ａと出力端子６とを保護素子２６で接続している。
例えば、電源端子１と入力端子５との間は、保護素子２
３と２２を介して接続されており、電源端子１と出力端
子６とは保護素子２３と２６を介して接続されている。
３と２２を介して接続されており、電源端子１と出力端
子６とは保護素子２３と２６を介して接続されている。
各々の端子間の短絡経路を、第１表に示す。
このように本実施例は、任意の一本の配線Ａに全ての電
源端子と接地端子を保護素子を介して接続し、さらに全
ての入力端子と出力端子を保護素子を介して配線Ａに接
続することによって、全ての端子間に二つの保護素子に
より短絡経路を形成した点に特徴がある。
源端子と接地端子を保護素子を介して接続し、さらに全
ての入力端子と出力端子を保護素子を介して配線Ａに接
続することによって、全ての端子間に二つの保護素子に
より短絡経路を形成した点に特徴がある。
これにより端子の組み合わせ数が減少し、保護素子数が
減少すると共に、端子間の接続関係が簡略化されて配線
長が短縮される。このため、電源端子や接地端子が増加
した場合にもチップ面積の増加が最小限に抑えられ、コ
ストの増大を防止することができる。
減少すると共に、端子間の接続関係が簡略化されて配線
長が短縮される。このため、電源端子や接地端子が増加
した場合にもチップ面積の増加が最小限に抑えられ、コ
ストの増大を防止することができる。
ここで、保護素子には第５図に示されたようなバイポー
ラ型トランジスタを用いることができる。
ラ型トランジスタを用いることができる。
このトランジスタの素子断面構造は第６図のようであり
、例えばｐ型半導体基板Ｃ上に二つのｎ＋不純物領域Ａ
及びＢが形成されており、半導体基板Ｃをベースに、ｎ
不純物領域Ａ及びＢをそれぞれエミッタ及びコレクタ
としている。
、例えばｐ型半導体基板Ｃ上に二つのｎ＋不純物領域Ａ
及びＢが形成されており、半導体基板Ｃをベースに、ｎ
不純物領域Ａ及びＢをそれぞれエミッタ及びコレクタ
としている。
第３図は、出力バッファ回路４４や入力回路４５、及び
４６を具体化して表した例である。配線Ａに対して、電
源端子１及び２、接地端子３及び４が保護素子５４〜５
７を介して接続されている。さらに、出力バッファ回路
４４の出力端子４１が保護素子５１を介して配線Ａに接
続されており、入力回路４５の入力端子４２と、入力回
路４６の入力端子４３とがそれぞれ保護素子５２及び５
３を介して配線Ａに接続されている。この場合には、例
えば、電源端子１と入力回路４５の入力端子４２との間
に保護素子５２及び５５によってＥＳＤ経路が形成され
、電源端子２と出力バッファ回路４４の出力端子４１と
の間に保護素子５１及び５４によって短絡経路が形成さ
れている。
４６を具体化して表した例である。配線Ａに対して、電
源端子１及び２、接地端子３及び４が保護素子５４〜５
７を介して接続されている。さらに、出力バッファ回路
４４の出力端子４１が保護素子５１を介して配線Ａに接
続されており、入力回路４５の入力端子４２と、入力回
路４６の入力端子４３とがそれぞれ保護素子５２及び５
３を介して配線Ａに接続されている。この場合には、例
えば、電源端子１と入力回路４５の入力端子４２との間
に保護素子５２及び５５によってＥＳＤ経路が形成され
、電源端子２と出力バッファ回路４４の出力端子４１と
の間に保護素子５１及び５４によって短絡経路が形成さ
れている。
第４図は、図に示されたような入力回路６２を有する実
施例において、入力端子６１と接地端子３との接続状態
を示したもので、同様に配線Ａを介して保護素子６３及
び６４によって短絡経路が形成されている。
施例において、入力端子６１と接地端子３との接続状態
を示したもので、同様に配線Ａを介して保護素子６３及
び６４によって短絡経路が形成されている。
いずれの実施例においても、任意の配線Ａに全ての電源
端子及び接地端子を保護素子を介して接続し、さらに配
線Ａと全ての入力端子及び出力端子とを保護素子を介し
て接続することで全ての端子間に短絡経路を形成してお
り、端子の組み合わせ数を減少させ、保護素子の数を減
らしている。
端子及び接地端子を保護素子を介して接続し、さらに配
線Ａと全ての入力端子及び出力端子とを保護素子を介し
て接続することで全ての端子間に短絡経路を形成してお
り、端子の組み合わせ数を減少させ、保護素子の数を減
らしている。
これにより、全ての端子間毎に直接保護素子により接続
していた従来の場合と比較し、保護素子の数の減少と共
に配線長を短縮化することができ、チップ面積の縮小並
びにコスト低減を図ることができる。
していた従来の場合と比較し、保護素子の数の減少と共
に配線長を短縮化することができ、チップ面積の縮小並
びにコスト低減を図ることができる。
上述した実施例はいずれも一例であって、本発明を限定
するものではない。例えば第１図、第２図等に示された
ものにおける接続状態が異なっていてもよく、いずれか
の配線と全ての電源端子及び接地端子をそれぞれ保護素
子で接続し、さらにこの配線と各入力端子と出力端子と
の間に保護素子を設けて短絡経路を形成したものであれ
ばよい。
するものではない。例えば第１図、第２図等に示された
ものにおける接続状態が異なっていてもよく、いずれか
の配線と全ての電源端子及び接地端子をそれぞれ保護素
子で接続し、さらにこの配線と各入力端子と出力端子と
の間に保護素子を設けて短絡経路を形成したものであれ
ばよい。
以上説明したように本発明によれば、任意の配線に対し
て全ての電源端子及び接地端子との間に保護素子を接続
し、さらにこの配線と入力端子及び出力端子との間に保
護素子を接続して全ての端子間をこの配線を介して二つ
の保護素子により短絡経路を形成するため、各端子間の
接続関係が簡略化されて保護素子数が減少し、配線長が
短縮化されて、チップ面積の縮小化及びコスト低減がも
たらされる。
て全ての電源端子及び接地端子との間に保護素子を接続
し、さらにこの配線と入力端子及び出力端子との間に保
護素子を接続して全ての端子間をこの配線を介して二つ
の保護素子により短絡経路を形成するため、各端子間の
接続関係が簡略化されて保護素子数が減少し、配線長が
短縮化されて、チップ面積の縮小化及びコスト低減がも
たらされる。
第１図は本発明の一実施例による半導体集積回路装置に
おける各端子間の接続関係を示した回路図、第２図は同
装置の回路構成を示したブロック図、第３図は本発明の
他の実施例における各端子間の接続関係を示した回路図
、第４図は本発明のさらに他の実施例における各端子間
の接続関係を示した回路図、第５図は本実施例で用いら
れている保護素子を示す説明図、第６図は同保護素子の
構造を示した素子断面図、第７図は従来の半導体集積回
路装置における各端子間の接続関係を示した回路図であ
る。 １．２・・・電源端子、３，４・・・接地端子、５．４
２．４３．６１・・・入力端子、６，４１・・・出力端
子、２１〜２６．５１〜５７．６２・・・入力回路、６
３〜６４・・・保護素子、８０・・・メモリセルアレイ
、８１〜８５・・・周辺回路、８６・・・出力バッファ
回路。 出願人代理人 佐 藤 −雄 第３図
おける各端子間の接続関係を示した回路図、第２図は同
装置の回路構成を示したブロック図、第３図は本発明の
他の実施例における各端子間の接続関係を示した回路図
、第４図は本発明のさらに他の実施例における各端子間
の接続関係を示した回路図、第５図は本実施例で用いら
れている保護素子を示す説明図、第６図は同保護素子の
構造を示した素子断面図、第７図は従来の半導体集積回
路装置における各端子間の接続関係を示した回路図であ
る。 １．２・・・電源端子、３，４・・・接地端子、５．４
２．４３．６１・・・入力端子、６，４１・・・出力端
子、２１〜２６．５１〜５７．６２・・・入力回路、６
３〜６４・・・保護素子、８０・・・メモリセルアレイ
、８１〜８５・・・周辺回路、８６・・・出力バッファ
回路。 出願人代理人 佐 藤 −雄 第３図
Claims (1)
- 【特許請求の範囲】 １、複数の電源端子と複数の接地端子を有し、入力端子
又は出力端子との間で過電圧が生じた場合に、保護素子
を介して形成された短絡経路に過電流を流して回路を保
護する半導体集積回路装置において、 任意の配線に対し、全ての前記電源端子と前記接地端子
とを保護素子を介してそれぞれ接続し、さらに前記配線
に対し、前記入力端子と前記出力端子とを保護素子を介
してそれぞれ接続したことを特徴とする半導体集積回路
装置。 ２、前記保護素子は、半導体基板又はウェルをベースと
するバイポーラトランジスタであることを特徴とする請
求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157180A JP2848674B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157180A JP2848674B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448773A true JPH0448773A (ja) | 1992-02-18 |
| JP2848674B2 JP2848674B2 (ja) | 1999-01-20 |
Family
ID=15643939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157180A Expired - Fee Related JP2848674B2 (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2848674B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215157B1 (en) | 1998-07-31 | 2001-04-10 | Nec Corporation | Electrostatic discharge protection circuit for a semiconductor integrated circuit and layout thereof |
| US7660085B2 (en) | 2005-02-23 | 2010-02-09 | Nec Electronics Corporation | Semiconductor device |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
-
1990
- 1990-06-15 JP JP2157180A patent/JP2848674B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215157B1 (en) | 1998-07-31 | 2001-04-10 | Nec Corporation | Electrostatic discharge protection circuit for a semiconductor integrated circuit and layout thereof |
| KR100333519B1 (ko) * | 1998-07-31 | 2002-04-25 | 가네꼬 히사시 | 반도체집적회로장치 |
| US7660085B2 (en) | 2005-02-23 | 2010-02-09 | Nec Electronics Corporation | Semiconductor device |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2848674B2 (ja) | 1999-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7443224B2 (en) | Multi-threshold MIS integrated circuit device and circuit design method thereof | |
| JPH065705B2 (ja) | 半導体集積回路装置 | |
| KR100301549B1 (ko) | 매크로셀어레이용정전기방전보호장치 | |
| US7304506B2 (en) | Differential output circuit and semiconductor device having the same | |
| US5751051A (en) | Semiconductor device equipped with electrostatic breakdown protection circuit | |
| JPH08321586A (ja) | 集積半導体回路 | |
| US7692492B2 (en) | Operational amplifier | |
| US5708610A (en) | Semiconductor memory device and semiconductor device | |
| JPH0448773A (ja) | 半導体集積回路装置 | |
| JPH09107070A (ja) | 半導体集積回路装置 | |
| JPS6014460A (ja) | 半導体集積回路 | |
| JP3789009B2 (ja) | 半導体入出力回路 | |
| WO2023037467A1 (ja) | 半導体集積回路装置 | |
| US7248450B1 (en) | Pad cell with multiple signal paths | |
| JP3112593B2 (ja) | 保護回路内蔵ｉｃ | |
| JPH04259251A (ja) | 半導体集積回路装置 | |
| KR960002096B1 (ko) | 정전 방전 보호 기능을 가지는 반도체 장치 | |
| JP2878765B2 (ja) | 半導体装置 | |
| JP3147861B2 (ja) | 半導体装置 | |
| JPH06140564A (ja) | 静電保護チップを具えた半導体装置 | |
| JPH0587024B2 (ja) | ||
| JPH03218678A (ja) | 半導体集積装置 | |
| JPS63181469A (ja) | 半導体装置 | |
| JPH03270067A (ja) | 半導体集積装置 | |
| JPH04109664A (ja) | 静電気保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |