JPS6161256B2 - - Google Patents

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JPS6161256B2
JPS6161256B2 JP54000801A JP80179A JPS6161256B2 JP S6161256 B2 JPS6161256 B2 JP S6161256B2 JP 54000801 A JP54000801 A JP 54000801A JP 80179 A JP80179 A JP 80179A JP S6161256 B2 JPS6161256 B2 JP S6161256B2
Authority
JP
Japan
Prior art keywords
power supply
ground
wiring
bonding pad
integrated circuit
Prior art date
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Expired
Application number
JP54000801A
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English (en)
Other versions
JPS5593235A (en
Inventor
Masazumi Ikebe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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Publication of JPS5593235A publication Critical patent/JPS5593235A/ja
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Description

【発明の詳細な説明】 本発明は、半導体集積回路の（グランド）配線
に関し、特に入出力バツフアのためのグランド配
線に関する。
現在の半導体集積回路では第１図に示すように
入力バツフアＩ、出力バツフアＯのためのグラン
ドラインGNDを区別せずに配線している。
この場合、グランドラインGNDを充分広くと
らないと第２図a.bに対応して示す様に、出力デ
ータDOの変化時に、負荷容量の放電電流によ
り、そのグランドレベルG1が変化し、入力信号
高レベルVIが悪くなり、それがコントロール信
号入力であれば、そのレベルによつては、内部状
態が変化する事がある。これは、グランドライン
GNDのアルミ配線抵抗によるもので、グランド
配線GNDがせまくなるにつれ、また集積回路が
大きくなり、グランドラインが長くなるにつれ、
の現象は強く現われる。
尚、現在アルミ配線抵抗は大体0.02Ω／口なの
で、問題のグランドラインの長さが幅の約50倍の
長さであつたとすると、約１Ωとなり、放電電流
が100mA流れれば、約0.1Vレベルは悪化し、こ
れがバツクバイアスとしても効くので、入力バツ
フアに関しては、さらに強く効く事になる。
本発明の目的は、上記グランドラインのレベル
変化による誤動作を防ぐ、グランドライン配線を
提供する。
本発明による配線は、グランドパツドの近傍で
分岐させた、出力バツフア用グランドラインと、
コントロール信号の入力バツフア用グランドライ
ンとから成ることを特徴とする。
これは、出力データ変化時の負荷容量の放電電
流により、そのグランドレベルが悪化するため、
コントロール信号入力バツフアのグランドライン
を、グランドパツド近傍で、出力バツフア用グラ
ンドラインと分岐させる事により、コントロール
信号入力バツフアのグランドレベルの悪化を防い
だものである。また本発明は接地ライン以外の所
定電源配線にも同様に適用できる。
次に本発明の実施例を第３図および第４図ａ，
ｂにより説明する。
第４図に示す様に、グランドパツド１０の近傍
で分岐した２本のグランドラインGNDIおよび
GNDOについて、GNDOには、出力バツフア０や
上記誤動作のない入力バツフアＩを接続し、他の
グランドラインGNDIには、コントロール信号入
力の様な誤動作の考えられる入力バツフアＩを接
続する。これにより出力データ変化事の前記誤動
作を防げる。すなわち、第４図ａ，ｂに対応して
示すように入力DOによりグランドラインGNDI又
はGNDOのレベルが変化してもそれらは互いに干
渉されることはない。
このように本発明の効果は出力データ変化事の
グラントレベル悪化による誤動作を防げる事であ
る。
【図面の簡単な説明】
第１図は、従来のグランド配線を示す模式図で
ある。第２図ａ，ｂは、第１図の配線の場合の入
力部と出力部の関係を表わす図で第２図ａは回路
接続の関係、第２図ｂは、この場合のグランドレ
ベル、入力レベルと出力変化の関係を示す。第３
図は、本発明の一実施例による配線を実施した場
合の入力部と出力部の回路接続の関係を表わす模
式図で、第４図ａ，ｂはそれぞれ入力部と出力部
との電気等価図および波形を示す図である。 Ｉ……入力バツフア部、Ｏ……出力バツフア
部、GND，GNDI，GNDO……グランド配線、１
０……グランドパツド。

Claims (1)

  1. 【特許請求の範囲】 １ 入力バツフア部と出力バツフア部とが単一の
    半導体基板上に形成された集積回路装置に於い
    て、前記半導体基板上に、電源用ボンデイングパ
    ツドと該電源用ボンデイングパツドから導出され
    た前記入力バツフア部用の第１の電源配線と前記
    電源用ボンデイングパツドから導出され前記電源
    用ボンデイングパツドの近傍で前記第１の電源配
    線とは分岐された前記出力バツフア部用の第２の
    電源配線とが設けられていることを特徴とする集
    積回路装置。 ２ 前記電源用ボンデイングパツドは接地電位用
    ボンデイングパツドであり、前記第１および第２
    の電源配線は接地電位を供給する接地配線である
    ことを特徴とする特許請求の範囲第１項記載の集
    積回路装置。
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