JPH0815202B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0815202B2 JPH0815202B2 JP61071160A JP7116086A JPH0815202B2 JP H0815202 B2 JPH0815202 B2 JP H0815202B2 JP 61071160 A JP61071160 A JP 61071160A JP 7116086 A JP7116086 A JP 7116086A JP H0815202 B2 JPH0815202 B2 JP H0815202B2
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- Japan
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- integrated circuit
- terminal
- line pad
- package
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特にそのパッ
ケージ上の電源配線と接地配線の改良に関する。
ケージ上の電源配線と接地配線の改良に関する。
（従来の技術） 第３図は従来の一般的な集積回路のパッケージ内部構
造を示す。21は集積回路チップ、22はこのチップ21が搭
載されたパッケージである。チップ21上には複数の素子
及び配線が形成されている。チップ21上の電源（VCC）
線パッド23はパッケージ22上のVCC配線25を介して外部V
CC端子27に接続され、チップ21上 の接地（VSS）線パ
ッド24は同様にパッケージ22上のVSS配線26を介して外
部VSS端子28に接続されている。
造を示す。21は集積回路チップ、22はこのチップ21が搭
載されたパッケージである。チップ21上には複数の素子
及び配線が形成されている。チップ21上の電源（VCC）
線パッド23はパッケージ22上のVCC配線25を介して外部V
CC端子27に接続され、チップ21上 の接地（VSS）線パ
ッド24は同様にパッケージ22上のVSS配線26を介して外
部VSS端子28に接続されている。
第３図に示すように従来の集積回路では、パッケージ
のVCC端子とVSS端子は離れた位置にあり、パッケージ内
にVCC配線とVSS配線は反対方向に離れて配設されてい
る。この様な構成であると、集積回路の動作時、チップ
内で過渡的な電流が流れた時に、VCC配線及びVSS配線の
インダクタンス成分によって電圧降下が生じる。この様
子を第４図に示す。即ち、パッケージ外部のVCC配線,V
SS配線にそれぞれインダクタンス成分L3,L4があり、更
にパッケージ内部のVCC配線,VSS配線にそれぞれインダ
クタンス成分L1,L2があるため、過渡電流が流れた時に
これらの影響で大きい電圧降下が発生することになる。
しかも大規模集積回路では、消費電力の関係から電源電
圧は可能な限り低く設定される。この結果、集積回路チ
ップ内に電源電圧が正しく伝達されず、正常な回路動作
が行なえなくなる。
のVCC端子とVSS端子は離れた位置にあり、パッケージ内
にVCC配線とVSS配線は反対方向に離れて配設されてい
る。この様な構成であると、集積回路の動作時、チップ
内で過渡的な電流が流れた時に、VCC配線及びVSS配線の
インダクタンス成分によって電圧降下が生じる。この様
子を第４図に示す。即ち、パッケージ外部のVCC配線,V
SS配線にそれぞれインダクタンス成分L3,L4があり、更
にパッケージ内部のVCC配線,VSS配線にそれぞれインダ
クタンス成分L1,L2があるため、過渡電流が流れた時に
これらの影響で大きい電圧降下が発生することになる。
しかも大規模集積回路では、消費電力の関係から電源電
圧は可能な限り低く設定される。この結果、集積回路チ
ップ内に電源電圧が正しく伝達されず、正常な回路動作
が行なえなくなる。
具体的に例えば、64KダイナミックRAMや256Kダイナミ
ックRAMでは、未だこれらのパッケージ内部配線の寄生
インダクタンス成分の影響は回路動作を不可能にする程
ではない。しかし、量産化が近い1MダイナミックRAMで
はこの様な寄生インダクタンスの影響が無視できず、誤
動作の大きい原因となる。近い将来実用化される4Mダイ
ナミックRAMではその影響は一層大きくなるはずであ
る。
ックRAMでは、未だこれらのパッケージ内部配線の寄生
インダクタンス成分の影響は回路動作を不可能にする程
ではない。しかし、量産化が近い1MダイナミックRAMで
はこの様な寄生インダクタンスの影響が無視できず、誤
動作の大きい原因となる。近い将来実用化される4Mダイ
ナミックRAMではその影響は一層大きくなるはずであ
る。
（発明が解決しようとする問題点） 以上のように従来の集積回路では、高集積化した場合
その電源配線構造が回路動作に大きい影響を与える、と
いう問題があった。
その電源配線構造が回路動作に大きい影響を与える、と
いう問題があった。
本発明は、上記のような問題を解決した半導体集積回
路装置を提供することを目的とする。
路装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかる集積回路装置では、パッケージのVCC
端子とVSS端子とを、隣接して配置したことを特徴とす
る。更に好ましくは、チップ上のVCC線パッドとVSS線パ
ッドとをチップの同じ辺上に配置する。
端子とVSS端子とを、隣接して配置したことを特徴とす
る。更に好ましくは、チップ上のVCC線パッドとVSS線パ
ッドとをチップの同じ辺上に配置する。
（作用） 本発明の構成によれば、パッケージ上のVSS配線とVCC
配線とを例えば配線幅程度あるいはそれ以下に近接させ
て並行配置することができる。そうすると、VCC線とVSS
線に過渡電流が流れた時、その電流方向は逆であるか
ら、それぞれが発生する磁束線が互いに打消すように作
用する。換言すれば、チップ内で過渡電流が流れても、
パッケージ上のVCC配線及びVSS配線での電流変化は抑制
される。この結果、チップに与えられる電源電圧の低下
が効果的に抑制される。
配線とを例えば配線幅程度あるいはそれ以下に近接させ
て並行配置することができる。そうすると、VCC線とVSS
線に過渡電流が流れた時、その電流方向は逆であるか
ら、それぞれが発生する磁束線が互いに打消すように作
用する。換言すれば、チップ内で過渡電流が流れても、
パッケージ上のVCC配線及びVSS配線での電流変化は抑制
される。この結果、チップに与えられる電源電圧の低下
が効果的に抑制される。
またパッケージのVCC端子とVSS端子を隣接させて配置
すれば、パッケージ外のVCC線とVSSをも並行配置するこ
とによってその寄生インダクタンスの影響も相殺される
ので、より効果的にチップに供給される電源電圧の低下
を抑制することができる。
すれば、パッケージ外のVCC線とVSSをも並行配置するこ
とによってその寄生インダクタンスの影響も相殺される
ので、より効果的にチップに供給される電源電圧の低下
を抑制することができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例の集積回路のパッケージ内部構造を
示す。図において、１は例えばダイナミックRAMなどの
集積回路チップ、２はこのチップ１が搭載されたパッケ
ージである。チップ１上のVCC線パッド３とVSS線パッド
４は同じ辺上に隣接して配置されている。パッケージ２
のVCC端子７とVSS端子８も同様に隣接して配置されてい
る。そしてVCC線パッド３とVCC端子７間を接続するパッ
ケージ２上のVCC配線５と、VSS線パッド４とVSS端子８
間を接続するVSS配線６とは、近接させて並行配置され
ている。より具体的には、VCC配線５及びVSS配線６はパ
ッケージ基台上に配設された金属膜配線と、これとチッ
プ上のパッド3,4間を接続するボンディング・ワイヤと
を含むが、その金属膜配線部分の間隔を配線幅と同程度
またはそれ以下とする。
示す。図において、１は例えばダイナミックRAMなどの
集積回路チップ、２はこのチップ１が搭載されたパッケ
ージである。チップ１上のVCC線パッド３とVSS線パッド
４は同じ辺上に隣接して配置されている。パッケージ２
のVCC端子７とVSS端子８も同様に隣接して配置されてい
る。そしてVCC線パッド３とVCC端子７間を接続するパッ
ケージ２上のVCC配線５と、VSS線パッド４とVSS端子８
間を接続するVSS配線６とは、近接させて並行配置され
ている。より具体的には、VCC配線５及びVSS配線６はパ
ッケージ基台上に配設された金属膜配線と、これとチッ
プ上のパッド3,4間を接続するボンディング・ワイヤと
を含むが、その金属膜配線部分の間隔を配線幅と同程度
またはそれ以下とする。
この様な構成とすれば、図示のように電源を接続して
回路動作させた場合、回路動作に伴ってVCC配線５及びV
SS配線６で電流変動が生じようとすると、一方の電流変
化による発生磁束は他方の電流変化を抑制する方向に作
用する。この結果VCC配線５及びVSS配線６でのインダク
タンス成分による電圧降下が抑制される。パッケージ外
のVCC配線及びVSS配線についても同様である。従って外
部電源電圧は損失なくチップ１に供給され、正常な回路
動作が保証されることになる。
回路動作させた場合、回路動作に伴ってVCC配線５及びV
SS配線６で電流変動が生じようとすると、一方の電流変
化による発生磁束は他方の電流変化を抑制する方向に作
用する。この結果VCC配線５及びVSS配線６でのインダク
タンス成分による電圧降下が抑制される。パッケージ外
のVCC配線及びVSS配線についても同様である。従って外
部電源電圧は損失なくチップ１に供給され、正常な回路
動作が保証されることになる。
第２図は別の実施例の構成を示す。この実施例では先
の実施例に加えて、信号出力端子部分をも改良してい
る。即ちパッケージのVSS端子として、外部電源が接続
されるVSS1端子81と別に、信号出力（Dout）端子11に隣
接してVSS2端子82を設けている。そしてチップ１上のDo
ut線パッド９とパッケージ２のDout端子11を接続するDo
ut配線10と、チップ１上のVSS2線パッド42とパッケージ
２上のVSS2端子82間を接続するVSS2配線62とを、近接さ
せて並行配置している。
の実施例に加えて、信号出力端子部分をも改良してい
る。即ちパッケージのVSS端子として、外部電源が接続
されるVSS1端子81と別に、信号出力（Dout）端子11に隣
接してVSS2端子82を設けている。そしてチップ１上のDo
ut線パッド９とパッケージ２のDout端子11を接続するDo
ut配線10と、チップ１上のVSS2線パッド42とパッケージ
２上のVSS2端子82間を接続するVSS2配線62とを、近接さ
せて並行配置している。
一般にDout配線では、信号“1",“0"に応じて逆極性
の大きい電流が流れるので、高集積化した場合にはこれ
によるVSS配線の電位変動が無視できなくなる。この実
施例によれば、このDout配線の電位変動によるVSS配線
の電位変動も抑制される。その原理は先の実施例で説明
したVCC配線とVSS配線の相互作用でそれらの電流変動が
抑制されるのと同じである。即ち、Dout端子11から外部
負荷に電流が流出する場合にはSS2端子82には電流が流
入し（実線矢印）、Dout端子11に電流が流入する場合に
はVSS2端子82から電流が流出するので、（破線矢印）、
Dout配線10と近接させてVSS2配線62を配置することによ
り、VSS2配線62の電位変動が抑制される。
の大きい電流が流れるので、高集積化した場合にはこれ
によるVSS配線の電位変動が無視できなくなる。この実
施例によれば、このDout配線の電位変動によるVSS配線
の電位変動も抑制される。その原理は先の実施例で説明
したVCC配線とVSS配線の相互作用でそれらの電流変動が
抑制されるのと同じである。即ち、Dout端子11から外部
負荷に電流が流出する場合にはSS2端子82には電流が流
入し（実線矢印）、Dout端子11に電流が流入する場合に
はVSS2端子82から電流が流出するので、（破線矢印）、
Dout配線10と近接させてVSS2配線62を配置することによ
り、VSS2配線62の電位変動が抑制される。
従ってこの実施例によれば、先の実施例に比べて更に
安定した回路動作が可能になる。
安定した回路動作が可能になる。
本発明は上記実施例に限られるものではない。例えば
パッケージ上のVCC配線とVSS配線とはその主要部におい
て近接して並行配置されればよい。またこれらVCC配線
とVSS配線を絶縁膜を介して積層した構造とすることも
有用である。これは多層配線構造を利用するセラミック
型パッケージを用いた場合、容易に実現できる。これに
より、VCC配線とVSS配線の間隔をより小さく設定するこ
とができ、インダクタンス成分の影響を打消す上で大き
い効果が得られる。
パッケージ上のVCC配線とVSS配線とはその主要部におい
て近接して並行配置されればよい。またこれらVCC配線
とVSS配線を絶縁膜を介して積層した構造とすることも
有用である。これは多層配線構造を利用するセラミック
型パッケージを用いた場合、容易に実現できる。これに
より、VCC配線とVSS配線の間隔をより小さく設定するこ
とができ、インダクタンス成分の影響を打消す上で大き
い効果が得られる。
［発明の効果］ 以上述べたように本発明によれば、大規模集積回路で
のパッケージ上の電源配線及び接地配線の寄生インダク
タンス成分による電源電圧低下を抑制して、回路の誤動
作を防止することができる。
のパッケージ上の電源配線及び接地配線の寄生インダク
タンス成分による電源電圧低下を抑制して、回路の誤動
作を防止することができる。
第１図は本発明の一実施例の集積回路のパッケージ内部
構造を示す図、第２図は他の実施例のパッケージ内部構
造を示す図、第３図は従来の集積回路のパッケージ内部
構造を示す図、第４図はその問題を説明するための図で
ある。 １……集積回路チップ、２……パッケージ、３……電源
線パッド、４……接地線パッド、５……電源配線、６…
…接地配線、７……電源端子、８……接地端子、９……
信号出力線パッド、10……信号出力配線、11……信号出
力端子。
構造を示す図、第２図は他の実施例のパッケージ内部構
造を示す図、第３図は従来の集積回路のパッケージ内部
構造を示す図、第４図はその問題を説明するための図で
ある。 １……集積回路チップ、２……パッケージ、３……電源
線パッド、４……接地線パッド、５……電源配線、６…
…接地配線、７……電源端子、８……接地端子、９……
信号出力線パッド、10……信号出力配線、11……信号出
力端子。
Claims (4)
- 【請求項１】複数の素子と各素子を接続する配線が形成
された集積回路チップと、このチップが搭載されたパッ
ケージとを有する半導体集積回路装置において、 前記チップの電源線パッドと接地線パッドを隣接して配
置し、前記パッケージの電源端子と接地端子と隣接して
配置し、前記電源線パッド，電源端子を接続する電源配
線と前記接地線パッド，接地端子を接続する接地配線と
を一部隣接して平行配置してなることを特徴とする半導
体集積回路装置。 - 【請求項２】複数の素子と各素子を接続する配線が形成
された集積回路チップと、このチップが搭載されたパッ
ケージとを有する半導体集積回路装置において、 前記チップの出力線パッドと接地線パッドを隣接する配
置し、前記パッケージの出力端子と接地端子を隣接して
配置し、前記出力線パッド，出力端子を接続する出力配
線と前記接地線パッド，接地端子を接続する接地配線と
を一部隣接して平行配置してなることを特徴とする半導
体集積回路装置。 - 【請求項３】複数の素子と各素子を接続する配線が形成
された集積回路チップと、このチップが搭載されたパッ
ケージとを有する半導体集積回路装置において、 前記チップの接地線パッドと電源線パッド及び出力線パ
ッドとを隣接して配置し、前記パッケージの接地端子と
電源端子及び出力端子と隣接して配置し、前記電源線パ
ッド，電源端子を接続する電源配線と前記接地線パッ
ド、接地端子を接続する接地配線とを一部隣接して平行
配置し、前記出力線パッド，出力端子を接続する出力配
線と前記接地配線とを一部隣接して平行配置してなるこ
とを特徴とする半導体集積回路装置。 - 【請求項４】前記電源配線及び接地配線の配線の一部が
絶縁膜を介して積層構造として並行配置されていること
を特徴とする特許請求の範囲第１項又は第３項に記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071160A JPH0815202B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071160A JPH0815202B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62229951A JPS62229951A (ja) | 1987-10-08 |
| JPH0815202B2 true JPH0815202B2 (ja) | 1996-02-14 |
Family
ID=13452603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071160A Expired - Lifetime JPH0815202B2 (ja) | 1986-03-31 | 1986-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815202B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229639A (en) * | 1991-10-31 | 1993-07-20 | International Business Machines Corporation | Low powder distribution inductance lead frame for semiconductor chips |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545274U (ja) * | 1978-09-19 | 1980-03-25 | ||
| JPS57104235A (en) * | 1980-12-22 | 1982-06-29 | Hitachi Ltd | Semiconductor device |
| JPS59164158A (ja) * | 1983-03-08 | 1984-09-17 | Ricoh Co Ltd | サ−マルヘツド |
| US4583111A (en) * | 1983-09-09 | 1986-04-15 | Fairchild Semiconductor Corporation | Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients |
| JPS6092646A (ja) * | 1983-10-27 | 1985-05-24 | Toshiba Corp | 二層構造リ−ドフレ−ム |
| JPS62114455U (ja) * | 1985-11-14 | 1987-07-21 |
-
1986
- 1986-03-31 JP JP61071160A patent/JPH0815202B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62229951A (ja) | 1987-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |