JPS60103631A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS60103631A
JPS60103631A JP58211793A JP21179383A JPS60103631A JP S60103631 A JPS60103631 A JP S60103631A JP 58211793 A JP58211793 A JP 58211793A JP 21179383 A JP21179383 A JP 21179383A JP S60103631 A JPS60103631 A JP S60103631A
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bonding
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Yoshinori Sato
義則 佐藤
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体集積回路装置に関し、特に半導体チップ
内の配線抵抗を実質的に減少させた半導体集積回路装置
に関する。
〔従来技術〕
従来、半導体チップのポンディングパッドは第１図に示
すように半導体チップ１０の周辺に配列して設けられ、
そのポンディングパッド４はそれぞれ対向する外部引出
しリード５に対し金属線６で結線されている。なをポン
ディングパッドにはそれぞれ１個の信号線が接続されて
いる。図中１゜２．３は信号線である。
またチップ内部にポンディングパッドが設けられる場合
もあるが１つの信号線に対しては１個のみ設けられてい
る。
これらのポンディングパッドのレイアウト方法ではポン
ディングパッドから内部の回路まで配線を延ばすと、配
線自身に数Ω〜数十Ωの抵抗が付加されるために、電源
レベルの低下、グランドレベルの上昇、電源とグランド
レベルのゆれ等が発生し、回路動作上トラブルの原因と
なシ易いという欠点があった。
最近、たとえば半導体メモリでは記憶容量の増犬に伴う
チップの大型化、或いは多機能化の具備の要求に対し周
辺回路の増加が生じてきている。
そのため従来のポンディングパッドのレイアウト方法で
は必然的に信号線をチップ内で長く引き回すことになる
。
従来、例えば４μｍ幅のアルミ配線を６１１１１１Ｌ延
した場合、抵抗は約４０Ωとなシ、ピーク電流１０ｍＡ
の時０．４　Ｖの電源電圧の低下が生じて動作不良を起
こすことになる。
さらにアルミニウム配線の途中にポリシリコンを２０μ
ｍＸ１００μｍ介在させた場合は抵抗が１４０Ωとなり
、電源電圧の低下はおよそ１．４■となる。
従って信号線に抵抗が付加したシ、他の信号線によシレ
ペルのゆれを受けるためＫ、回路を正常に動作させるこ
とが困難になυつつある。
〔発明の目的〕
本発明の目的は、以上の欠点を除去し、記憶容量の増大
に伴うチップの大型化、多機能化の進展に伴う周辺回路
の増加があっても、回路が正常に動作する半導体集積回
路装置を提供することにある。
〔発明の構成〕
本発明の半導体集積回路装置は、半導体チップの周縁に
ポンディングパッドが配列して設けられ外部引出しリー
ドと金属線で結線されている半導体集積回路装置におい
て、一つの信号線に対して他の信号線を挟んでチップ周
縁に１個とチップ内部に少なくとも１個のポンディング
パッドを設け、それぞれのポンディングパッドを同一外
部引出しリードにそれぞれ金属線で結線したポンディン
グパッドの組を少なくとも１組有することによ多構成さ
れる。
〔実施例の説明〕
以下、本発明の実施例について、図面を参照して説明す
る。
第２図は本発明の一実施例の平面図を示す。
第２図に示すように、半導体チップ１０の周縁にポンデ
ィングパッド４が配列して設けられ、外部引出しり−ド
５と金属線６で結線されている半導体集積回路装置にお
いて、一つの信号線に対して他の信号線１，２．３等を
挟んでチップ周縁１４“のポンディングパッドを同一の
外部引出しリード５′にそれぞれ金属線６′、６“で結
線したポンディングパッドの組を少なくとも１組備えて
構成されている。
本実施例によればチップ内部に設けたポンディングパッ
ド４“から周縁のポンディングパッド４フ間にポリシリ
コンによる配線を設ける必要はなくなシ、配線抵抗を２
０Ωにさけることができ、また電源電圧の低下も５０チ
少なくさせることができ、０．２■に抑えることができ
る。
なお配線構造は多層構造にすれば良く、またボンディン
グ用の金属線と他の信号線の絶縁は空気絶縁でも本実施
例の実施は可能である。
〔発明の効果〕
以上説明したように、本発明によれば、回路動作上トラ
ブルの原因となシ易い電源レベルとグラ５− ンドレペルのゆれを減少させ、電源レベルの低下。
グランドレベルの上昇を抑制することができる。
【図面の簡単な説明】
第１図は従来の半導体集積回路装置のノ（ラドレイアウ
トを示す平面図、第２図は本発明の一実施例のパッドレ
イアウトを示す平面図で必る。 １．２．３・・・・・・信号線、４．４’　、４“・・
・・・・ポンディングパッド、５．５’・・・・・・外
部引出しリード、６．６′・・・・・・金属線％１０・
・・・・・半導体チップ。 ６−

Claims (1)

    【特許請求の範囲】
  1. 半導体チップの周縁にポンディングパッドが配列して設
    けられ外部引出しリードと金属線で結線されている半導
    体集積回路装置において、一つの信号線に対して他の信
    号線を挟んでチップ周縁に１個とチップ内部に少なくと
    も１個のポンディングパッドを設け、それぞれのポンデ
    ィングパッドを同一外部引出しリードにそれぞれ金属線
    で結線したポンディングパッドの組を少なくとも１組有
    することを特徴とする半導体集積回路装置。
JP58211793A 1983-11-11 1983-11-11 半導体集積回路装置 Granted JPS60103631A (ja)

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JP58211793A JPS60103631A (ja) 1983-11-11 1983-11-11 半導体集積回路装置

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JP58211793A JPS60103631A (ja) 1983-11-11 1983-11-11 半導体集積回路装置

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JPS60103631A true JPS60103631A (ja) 1985-06-07
JPH0241904B2 JPH0241904B2 (ja) 1990-09-19

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ID=16611698

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990996A (en) * 1987-12-18 1991-02-05 Zilog, Inc. Bonding pad scheme
US5801451A (en) * 1995-02-14 1998-09-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a plurality of input buffer circuits receiving the same control signal
CN100353553C (zh) * 2003-06-24 2007-12-05 罗姆股份有限公司 半导体集成装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4950878A (ja) * 1972-09-18 1974-05-17
JPS52157768U (ja) * 1976-05-26 1977-11-30
JPS5687350A (en) * 1979-12-18 1981-07-15 Nec Corp Semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4950878A (ja) * 1972-09-18 1974-05-17
JPS52157768U (ja) * 1976-05-26 1977-11-30
JPS5687350A (en) * 1979-12-18 1981-07-15 Nec Corp Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990996A (en) * 1987-12-18 1991-02-05 Zilog, Inc. Bonding pad scheme
US5801451A (en) * 1995-02-14 1998-09-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including a plurality of input buffer circuits receiving the same control signal
CN100353553C (zh) * 2003-06-24 2007-12-05 罗姆股份有限公司 半导体集成装置

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JPH0241904B2 (ja) 1990-09-19

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