JPH077058A - 半導体装置 - Google Patents
半導体装置Info
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- JPH077058A JPH077058A JP5293388A JP29338893A JPH077058A JP H077058 A JPH077058 A JP H077058A JP 5293388 A JP5293388 A JP 5293388A JP 29338893 A JP29338893 A JP 29338893A JP H077058 A JPH077058 A JP H077058A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 内部回路の面積の増大によるチップ面積の増
大を防止することができる半導体記憶装置を提供する。 【構成】 評価用パッド３と内部回路４の間を通るダイ
シングラインＤＬ３によって半導体記憶装置Ａをメモリ
チップ部１とテストチップ部７に区分する。半導体記憶
装置Ａが評価テストの対象となる場合は、メモリチップ
部１とテストチップ部７は一体となった状態で切出し、
評価テスト用にアセンブリする。半導体記憶装置Ａが評
価テストの対象とならない場合は、ダイシングラインＤ
Ｌ３を切断してメモリチップ部１とテストチップ部７を
別々に切出し、メモリチップ部１のみを製品用にアセン
ブリする。
大を防止することができる半導体記憶装置を提供する。 【構成】 評価用パッド３と内部回路４の間を通るダイ
シングラインＤＬ３によって半導体記憶装置Ａをメモリ
チップ部１とテストチップ部７に区分する。半導体記憶
装置Ａが評価テストの対象となる場合は、メモリチップ
部１とテストチップ部７は一体となった状態で切出し、
評価テスト用にアセンブリする。半導体記憶装置Ａが評
価テストの対象とならない場合は、ダイシングラインＤ
Ｌ３を切断してメモリチップ部１とテストチップ部７を
別々に切出し、メモリチップ部１のみを製品用にアセン
ブリする。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
に、ウェハ上に複数形成され、評価テスト時に内部回路
の所定位置で発生する内部信号をモニタするための評価
用パッドを備えた半導体装置に関する。
に、ウェハ上に複数形成され、評価テスト時に内部回路
の所定位置で発生する内部信号をモニタするための評価
用パッドを備えた半導体装置に関する。
【０００２】
【従来の技術】図１０は評価用パッド４を備えた従来の
半導体記憶装置Ｇの構成を示す一部省略した上面図であ
る。図１０を参照して、この半導体記憶装置Ｇはメモリ
チップ部１を含み、メモリチップ部１は外部パッド２、
評価用パッド３および内部回路４を含む。評価用パッド
３は、メモリチップ部１の空き領域に設けられており、
テスト配線５によって内部回路４の所定位置Ｐと接続さ
れている。
半導体記憶装置Ｇの構成を示す一部省略した上面図であ
る。図１０を参照して、この半導体記憶装置Ｇはメモリ
チップ部１を含み、メモリチップ部１は外部パッド２、
評価用パッド３および内部回路４を含む。評価用パッド
３は、メモリチップ部１の空き領域に設けられており、
テスト配線５によって内部回路４の所定位置Ｐと接続さ
れている。
【０００３】外部パッド２は、外部的に生成される行ア
ドレスストローブ信号、列アドレスストローブ信号、ア
ドレス信号などを受けるための端子である。内部回路４
は、外部パッド２を介して入力される信号に応答して記
憶動作を行なう。評価用パッド３は、評価テスト時に内
部回路４の所定位置Ｐで発生する内部信号をモニタする
ための端子である。
ドレスストローブ信号、列アドレスストローブ信号、ア
ドレス信号などを受けるための端子である。内部回路４
は、外部パッド２を介して入力される信号に応答して記
憶動作を行なう。評価用パッド３は、評価テスト時に内
部回路４の所定位置Ｐで発生する内部信号をモニタする
ための端子である。
【０００４】評価テストの対象とならない製品用の半導
体記憶装置Ｇは製品用のパッケージにアセンブリされ
る。この場合は外部パッド２のみがパッケージのリード
フレームに接続され、評価用パッド３はリードフレーム
に接続されない。
体記憶装置Ｇは製品用のパッケージにアセンブリされ
る。この場合は外部パッド２のみがパッケージのリード
フレームに接続され、評価用パッド３はリードフレーム
に接続されない。
【０００５】一方、評価テストの対象となる半導体記憶
装置Ｇは評価テスト用のパッケージにアセンブリされ
る。この場合は外部パッド２および評価用パッド３の両
方がパッケージのリードフレームに接続される。半導体
記憶装置Ｇを内蔵する評価テスト用パッケージは、評価
テスト装置にセットされ、動作特性や温度特性などにつ
いて詳細に評価される。
装置Ｇは評価テスト用のパッケージにアセンブリされ
る。この場合は外部パッド２および評価用パッド３の両
方がパッケージのリードフレームに接続される。半導体
記憶装置Ｇを内蔵する評価テスト用パッケージは、評価
テスト装置にセットされ、動作特性や温度特性などにつ
いて詳細に評価される。
【０００６】
【発明が解決しようとする課題】このように従来の半導
体記憶装置Ｇにおいては、メモリチップ部１の空き領域
に評価用パッド３を配置していたが、近年、半導体記憶
装置Ｇの大容量化および多機能化が進むにつれて内部回
路４の面積が大きくなって、メモリチップ部１の空き領
域の面積が小さくなり、従来どおり評価用パッド３を設
けようとすると、内部回路４の面積が増大した分だけメ
モリチップ部１の面積が増大してしまうという問題が生
じた。
体記憶装置Ｇにおいては、メモリチップ部１の空き領域
に評価用パッド３を配置していたが、近年、半導体記憶
装置Ｇの大容量化および多機能化が進むにつれて内部回
路４の面積が大きくなって、メモリチップ部１の空き領
域の面積が小さくなり、従来どおり評価用パッド３を設
けようとすると、内部回路４の面積が増大した分だけメ
モリチップ部１の面積が増大してしまうという問題が生
じた。
【０００７】また、半導体記憶装置Ｇを複数の品種に展
開できるように設計した場合においては、内部回路４の
面積が一層増大し、メモリチップ部１の面積が増大する
という問題がある。
開できるように設計した場合においては、内部回路４の
面積が一層増大し、メモリチップ部１の面積が増大する
という問題がある。
【０００８】この発明は、上記のような問題点を解消す
るためになされたものであり、その目的とするところ
は、内部回路の面積の増大に伴なうチップ面積の増大を
防止することができる半導体装置を提供することにあ
る。
るためになされたものであり、その目的とするところ
は、内部回路の面積の増大に伴なうチップ面積の増大を
防止することができる半導体装置を提供することにあ
る。
【０００９】
【課題を解決するための手段】請求項１の発明の半導体
装置は、ウェハ上に複数形成される半導体装置であっ
て、所定の動作を行なう内部回路、および該内部回路と
外部との間で信号を入出力するための外部パッドを含む
回路チップ部と、前記回路チップ部の評価テスト時に前
記内部回路の所定位置で発生する内部信号をモニタする
ための評価用パッドを含み、前記回路チップ部が前記評
価テストの対象とならないときは該回路チップ部から切
離されるテストチップ部とを備えて構成される。
装置は、ウェハ上に複数形成される半導体装置であっ
て、所定の動作を行なう内部回路、および該内部回路と
外部との間で信号を入出力するための外部パッドを含む
回路チップ部と、前記回路チップ部の評価テスト時に前
記内部回路の所定位置で発生する内部信号をモニタする
ための評価用パッドを含み、前記回路チップ部が前記評
価テストの対象とならないときは該回路チップ部から切
離されるテストチップ部とを備えて構成される。
【００１０】また、前記内部回路の所定位置と前記評価
用パッドの間に設けられ、前記回路チップ部が前記評価
テストの対象とならないときは前記回路チップ部と前記
テストチップ部の間で切断される信号配線を備えてもよ
い。
用パッドの間に設けられ、前記回路チップ部が前記評価
テストの対象とならないときは前記回路チップ部と前記
テストチップ部の間で切断される信号配線を備えてもよ
い。
【００１１】また、前記回路チップ部に設けられ、該回
路チップ部が前記評価テストの対象とならないときは溶
断されるヒューズと、前記内部回路の所定位置と前記ヒ
ューズの間、および該ヒューズと前記評価用パッドの間
に設けられ、前記回路チップ部が前記評価テストとなら
ないときは前記回路チップ部と前記テストチップ部の間
で切断される信号配線とを備えてもよい。
路チップ部が前記評価テストの対象とならないときは溶
断されるヒューズと、前記内部回路の所定位置と前記ヒ
ューズの間、および該ヒューズと前記評価用パッドの間
に設けられ、前記回路チップ部が前記評価テストとなら
ないときは前記回路チップ部と前記テストチップ部の間
で切断される信号配線とを備えてもよい。
【００１２】また、前記評価テストの対象となる前記回
路チップ部の内部回路の所定位置と前記評価用パッドと
の間にマスクを用いて形成された信号配線を備えてもよ
い。
路チップ部の内部回路の所定位置と前記評価用パッドと
の間にマスクを用いて形成された信号配線を備えてもよ
い。
【００１３】また、前記テストチップ部に、前記評価用
パッドを介して入力される前記内部信号に基づいて前記
回路チップ部の評価テストを行なう評価テスト回路を含
めてもよい。
パッドを介して入力される前記内部信号に基づいて前記
回路チップ部の評価テストを行なう評価テスト回路を含
めてもよい。
【００１４】また、請求項６の発明の半導体装置は、ウ
ェハ上に複数形成される半導体装置であって、所定の動
作を行なう内部回路と、前記内部回路上に絶縁されて設
けられ、前記内部回路の評価テスト時に該内部回路の所
定位置で発生する内部信号をモニタするための評価用パ
ッドとを備えて構成される。
ェハ上に複数形成される半導体装置であって、所定の動
作を行なう内部回路と、前記内部回路上に絶縁されて設
けられ、前記内部回路の評価テスト時に該内部回路の所
定位置で発生する内部信号をモニタするための評価用パ
ッドとを備えて構成される。
【００１５】また、請求項７の発明の半導体装置は、ウ
ェハ上に複数形成され、複数の品種に展開できるように
設計された半導体装置であって、前記複数の品種に対応
した動作を行なう内部回路と、前記複数の品種に対応し
て前記内部回路と外部との間で信号を入出力するための
外部パッドと、前記複数の品種のうちのある品種に設定
されたために不要となった外部パッドに対し、前記内部
回路の評価テスト時に該内部回路の所定位置で発生する
内部信号を供給するための信号配線とを備えて構成され
る。
ェハ上に複数形成され、複数の品種に展開できるように
設計された半導体装置であって、前記複数の品種に対応
した動作を行なう内部回路と、前記複数の品種に対応し
て前記内部回路と外部との間で信号を入出力するための
外部パッドと、前記複数の品種のうちのある品種に設定
されたために不要となった外部パッドに対し、前記内部
回路の評価テスト時に該内部回路の所定位置で発生する
内部信号を供給するための信号配線とを備えて構成され
る。
【００１６】また、請求項８の発明の半導体装置は、ウ
ェハ上に複数形成され、複数の品種に展開できるように
設計された半導体装置であって、前記複数の品種のすべ
ての品種に共通する回路を含む共通チップ部と、前記複
数の品種のうちの一部の品種に固有の回路を含み、該固
有の回路を必要としない品種に展開される場合は前記共
通チップ部から切離される固有チップ部とを備えて構成
される。
ェハ上に複数形成され、複数の品種に展開できるように
設計された半導体装置であって、前記複数の品種のすべ
ての品種に共通する回路を含む共通チップ部と、前記複
数の品種のうちの一部の品種に固有の回路を含み、該固
有の回路を必要としない品種に展開される場合は前記共
通チップ部から切離される固有チップ部とを備えて構成
される。
【００１７】
【作用】請求項１の発明の半導体装置は、内部回路およ
び外部パッドを含む回路チップ部と、評価用パッドを含
むテストチップ部とを備える。評価テストの対象となる
場合は、回路チップ部とテストチップ部の両方が用いら
れる。評価テストの対象とならない場合は、テストチッ
プ部は切離されて回路チップ部のみが製品用チップとし
て用いられる。したがって、製品用チップに内部回路、
外部パッドおよび評価用パッドのすべてを設けていた従
来に比べ、評価用パッドの分だけ製品用チップの空き領
域の面積が増大する。よって、大容量化や多機能化など
によって内部回路の面積が増大しても、その増大分を空
き領域に吸収することができ、チップ面積の増大を防止
することができる。
び外部パッドを含む回路チップ部と、評価用パッドを含
むテストチップ部とを備える。評価テストの対象となる
場合は、回路チップ部とテストチップ部の両方が用いら
れる。評価テストの対象とならない場合は、テストチッ
プ部は切離されて回路チップ部のみが製品用チップとし
て用いられる。したがって、製品用チップに内部回路、
外部パッドおよび評価用パッドのすべてを設けていた従
来に比べ、評価用パッドの分だけ製品用チップの空き領
域の面積が増大する。よって、大容量化や多機能化など
によって内部回路の面積が増大しても、その増大分を空
き領域に吸収することができ、チップ面積の増大を防止
することができる。
【００１８】また、内部回路と評価用パッドを接続する
信号配線の回路チップ側にヒューズを設け、このヒュー
ズを溶断した後に回路チップ部とテストチップ部を切断
することとすれば、ウェハの切断面で信号配線がショー
トすることを防止できる。
信号配線の回路チップ側にヒューズを設け、このヒュー
ズを溶断した後に回路チップ部とテストチップ部を切断
することとすれば、ウェハの切断面で信号配線がショー
トすることを防止できる。
【００１９】また、評価テストの対象となる半導体記憶
装置においてのみ、マスクを用いて形成される信号配線
によって内部回路と評価用パッドを接続することとすれ
ば、ウェハの切断面で信号配線がショートすることを防
止できる。
装置においてのみ、マスクを用いて形成される信号配線
によって内部回路と評価用パッドを接続することとすれ
ば、ウェハの切断面で信号配線がショートすることを防
止できる。
【００２０】また、評価用パッドを介して入力される内
部信号に基づいて回路チップ部の評価テストを行なう評
価テスト回路をテストチップ部に設ければ、評価テスト
結果を容易かつ迅速に得ることができる。
部信号に基づいて回路チップ部の評価テストを行なう評
価テスト回路をテストチップ部に設ければ、評価テスト
結果を容易かつ迅速に得ることができる。
【００２１】また、請求項６の発明の半導体装置にあっ
ては、評価用パッドを内部回路上に絶縁して設けるので
評価用パッドの分だけチップの空き領域の面積が増大す
る。したがって、内部回路の面積が増大しても、その増
大分を空き領域に吸収することができ、チップ面積の増
大を防止することができる。
ては、評価用パッドを内部回路上に絶縁して設けるので
評価用パッドの分だけチップの空き領域の面積が増大す
る。したがって、内部回路の面積が増大しても、その増
大分を空き領域に吸収することができ、チップ面積の増
大を防止することができる。
【００２２】また、請求項７の発明の半導体装置にあっ
ては、複数の品種のうちのある品種に設定する場合に不
要となる外部パッドを評価用パッドとして用いるので、
別途評価用パッドを用いる必要がなく、評価用パッドの
分だけチップの空き領域の面積が増大する。したがっ
て、内部回路の面積が増大しても、その増大分を空き領
域に吸収することができ、チップ面積の増大を防止する
ことができる。
ては、複数の品種のうちのある品種に設定する場合に不
要となる外部パッドを評価用パッドとして用いるので、
別途評価用パッドを用いる必要がなく、評価用パッドの
分だけチップの空き領域の面積が増大する。したがっ
て、内部回路の面積が増大しても、その増大分を空き領
域に吸収することができ、チップ面積の増大を防止する
ことができる。
【００２３】また、請求項８の発明の半導体装置は、複
数の品種のすべてに共通する回路を含む共通チップ部
と、一部の品種に固有の回路を含む固有チップ部とを備
える。固有の回路を必要としない品種に設定する場合
は、固有チップ部を切離して共通チップ部のみを製品用
チップとして用いる。したがって、内部回路の面積の増
大に伴なうチップ面積の増大を防止することができる。
数の品種のすべてに共通する回路を含む共通チップ部
と、一部の品種に固有の回路を含む固有チップ部とを備
える。固有の回路を必要としない品種に設定する場合
は、固有チップ部を切離して共通チップ部のみを製品用
チップとして用いる。したがって、内部回路の面積の増
大に伴なうチップ面積の増大を防止することができる。
【００２４】
【実施例】実施例１ 図１は請求項１の発明の一実施例による半導体記憶装置
Ａの構成を示す一部省略した上面図、図２は複数の半導
体記憶装置Ａが形成された半導体ウェハＷA の構成を示
す一部破断した上面図である。この半導体記憶装置Ａ
は、従来と同様ウェハＷA 上にマトリックス状に複数形
成されており、半導体記憶装置Ａ同士は直交するダイシ
ングラインＤＬ１，ＤＬ２によって区分されている。こ
の半導体記憶装置Ａが図１０に示した従来の半導体記憶
装置Ｇと異なるところは、各テスト配線５上にヒューズ
６が設けられており、そのヒューズ６と評価用パッド３
の間をとおるダイシングラインＤＬ３によって半導体記
憶装置Ａがメモリチップ部１とテストチップ部７に区分
されているところである。
Ａの構成を示す一部省略した上面図、図２は複数の半導
体記憶装置Ａが形成された半導体ウェハＷA の構成を示
す一部破断した上面図である。この半導体記憶装置Ａ
は、従来と同様ウェハＷA 上にマトリックス状に複数形
成されており、半導体記憶装置Ａ同士は直交するダイシ
ングラインＤＬ１，ＤＬ２によって区分されている。こ
の半導体記憶装置Ａが図１０に示した従来の半導体記憶
装置Ｇと異なるところは、各テスト配線５上にヒューズ
６が設けられており、そのヒューズ６と評価用パッド３
の間をとおるダイシングラインＤＬ３によって半導体記
憶装置Ａがメモリチップ部１とテストチップ部７に区分
されているところである。
【００２５】ウェハＷA 上に形成された複数の半導体記
憶装置Ａのうち評価テストの対象となる半導体記憶装置
ＡT は、ダイシングラインＤＬ１，ＤＬ２のみを切断さ
れてメモリチップ部１およびテストチップ部７が一体に
なった状態でウェハＷA から切出される。切出された半
導体記憶装置ＡT は、評価テスト用のパッケージにアセ
ンブリされ、外部パッド２および評価用パッド３がパッ
ケージのリードフレームに接続される。半導体記憶装置
ＡT を内蔵する評価テスト用パッケージは、評価テスト
装置にセットされ、動作特性や温度特性などについて詳
細に評価される。
憶装置Ａのうち評価テストの対象となる半導体記憶装置
ＡT は、ダイシングラインＤＬ１，ＤＬ２のみを切断さ
れてメモリチップ部１およびテストチップ部７が一体に
なった状態でウェハＷA から切出される。切出された半
導体記憶装置ＡT は、評価テスト用のパッケージにアセ
ンブリされ、外部パッド２および評価用パッド３がパッ
ケージのリードフレームに接続される。半導体記憶装置
ＡT を内蔵する評価テスト用パッケージは、評価テスト
装置にセットされ、動作特性や温度特性などについて詳
細に評価される。
【００２６】一方、ウェハＷA 上に形成された複数の半
導体記憶装置Ａのうち評価テストの対象とならない製品
用の半導体記憶装置Ａp は、ヒューズ６が溶断された
後、ダイシングラインＤＬ１，ＤＬ２，ＤＬ３が切断さ
れ、メモリチップ部１とテストチップ部７が分離した状
態で切出される。そして、メモリチップ部１のみが製品
用チップとして製品用パッケージにアセンブリされ、外
部パッド２がパッケージのリードフレームに接続され
る。半導体記憶装置ＡT を内蔵する製品用パッケージは
製品として出荷される。
導体記憶装置Ａのうち評価テストの対象とならない製品
用の半導体記憶装置Ａp は、ヒューズ６が溶断された
後、ダイシングラインＤＬ１，ＤＬ２，ＤＬ３が切断さ
れ、メモリチップ部１とテストチップ部７が分離した状
態で切出される。そして、メモリチップ部１のみが製品
用チップとして製品用パッケージにアセンブリされ、外
部パッド２がパッケージのリードフレームに接続され
る。半導体記憶装置ＡT を内蔵する製品用パッケージは
製品として出荷される。
【００２７】ヒューズ６は、ダイシングラインＤＬ３を
切断したときにテスト配線５がウェハＷA の切断面で短
絡し、内部回路４が故障するのを防止するためのもので
ある。すなわち、ダイシングラインＤＬ３を切断する前
にヒューズ６を溶断しておけば、たとえウェハＷA の切
断面でテスト配線５がショートしても、その影響が内部
回路４に及ぶことがない。ヒューズ６は一辺が１０ミク
ロン程度であり、一辺が１００ミクロン程度の評価用パ
ッド３に比べ非常に小さい。したがって、ヒューズ６の
メモリチップ部１における占有面積は非常に小さい。な
お、ヒューズ６は、どのような方法で溶断してもよく、
レーザトリミングで切断してもよいし、電流を流して溶
断してもよい。
切断したときにテスト配線５がウェハＷA の切断面で短
絡し、内部回路４が故障するのを防止するためのもので
ある。すなわち、ダイシングラインＤＬ３を切断する前
にヒューズ６を溶断しておけば、たとえウェハＷA の切
断面でテスト配線５がショートしても、その影響が内部
回路４に及ぶことがない。ヒューズ６は一辺が１０ミク
ロン程度であり、一辺が１００ミクロン程度の評価用パ
ッド３に比べ非常に小さい。したがって、ヒューズ６の
メモリチップ部１における占有面積は非常に小さい。な
お、ヒューズ６は、どのような方法で溶断してもよく、
レーザトリミングで切断してもよいし、電流を流して溶
断してもよい。
【００２８】この実施例においては、メモリチップ部１
（製品用チップ）に評価用パッド３を設けないようにし
たので、その分だけメモリチップ部１の空き領域の面積
が増大する。したがって、大容量化や多機能化などによ
り内部回路４の面積が増大しても、その増大分を空き領
域に吸収することができ、チップ面積の増大を防止する
ことができる。 実施例２ 図３は請求項１の発明の他の実施例による半導体記憶装
置Ｂの構成を示す一部省略した上面図である。この半導
体装置Ｂが図１に示した半導体記憶装置Ａと異なるとこ
ろは、テストチップ部７に評価テスト回路８および評価
結果出力用パッド９が設けられており、テスト配線５に
よって評価テスト回路８が評価用パッド３および評価結
果出力用パッド９に接続されているところである。評価
テスト回路８は、内部回路４の所定位置Ｐで発生した信
号をヒューズ６、テスト配線５および評価用パッド３を
介して受け、その信号に基づいて簡単な評価テスト（た
とえば、内部回路４の動作が正常である異常であるか）
を行ない、評価テスト結果を評価結果出力用パッド９に
出力する。
（製品用チップ）に評価用パッド３を設けないようにし
たので、その分だけメモリチップ部１の空き領域の面積
が増大する。したがって、大容量化や多機能化などによ
り内部回路４の面積が増大しても、その増大分を空き領
域に吸収することができ、チップ面積の増大を防止する
ことができる。 実施例２ 図３は請求項１の発明の他の実施例による半導体記憶装
置Ｂの構成を示す一部省略した上面図である。この半導
体装置Ｂが図１に示した半導体記憶装置Ａと異なるとこ
ろは、テストチップ部７に評価テスト回路８および評価
結果出力用パッド９が設けられており、テスト配線５に
よって評価テスト回路８が評価用パッド３および評価結
果出力用パッド９に接続されているところである。評価
テスト回路８は、内部回路４の所定位置Ｐで発生した信
号をヒューズ６、テスト配線５および評価用パッド３を
介して受け、その信号に基づいて簡単な評価テスト（た
とえば、内部回路４の動作が正常である異常であるか）
を行ない、評価テスト結果を評価結果出力用パッド９に
出力する。
【００２９】評価テストの対象となる半導体記憶装置Ｂ
は、メモリチップ部１およびテストチップ部７が一体に
なった状態で切出され、評価テスト用パッケージにアセ
ンブリされ、外部パッド２、評価用パッド３および評価
結果出力用パッド９が評価テスト用パッケージのリード
フレームに接続される。
は、メモリチップ部１およびテストチップ部７が一体に
なった状態で切出され、評価テスト用パッケージにアセ
ンブリされ、外部パッド２、評価用パッド３および評価
結果出力用パッド９が評価テスト用パッケージのリード
フレームに接続される。
【００３０】一方、評価テストの対象とならない製品用
の半導体記憶装置Ｂは、メモリチップ部１とテストチッ
プ部７が分離した状態で切出され、メモリチップ部１の
みが製品用パッケージにアセンブリされ、外部パッド２
のみが製品用パッケージのリードフレームに接続され
る。
の半導体記憶装置Ｂは、メモリチップ部１とテストチッ
プ部７が分離した状態で切出され、メモリチップ部１の
みが製品用パッケージにアセンブリされ、外部パッド２
のみが製品用パッケージのリードフレームに接続され
る。
【００３１】この実施例においては、図１に示した半導
体記憶装置Ａと同じ効果が得られるほか、評価テスト結
果を容易かつ迅速に得ることができる。 実施例３ 図４は請求項１の発明のさらに他の実施例による半導体
記憶装置Ｃの構成を示す一部省略した上面図、図２は複
数の半導体記憶装置Ｃが形成された半導体ウェハＷC の
構成を示す一部破断した上面図である。この半導体記憶
装置Ｃが図１に示した半導体記憶装置Ａと異なるところ
は、評価テストの対象となる半導体記憶装置ＣT の内部
回路４の所定位置Ｐと評価用パッド３のみがテスト配線
５で接続されており、製品用の半導体記憶装置ＣP の内
部回路４の所定位置Ｐと評価用パッド３は接続されてい
ないところである。
体記憶装置Ａと同じ効果が得られるほか、評価テスト結
果を容易かつ迅速に得ることができる。 実施例３ 図４は請求項１の発明のさらに他の実施例による半導体
記憶装置Ｃの構成を示す一部省略した上面図、図２は複
数の半導体記憶装置Ｃが形成された半導体ウェハＷC の
構成を示す一部破断した上面図である。この半導体記憶
装置Ｃが図１に示した半導体記憶装置Ａと異なるところ
は、評価テストの対象となる半導体記憶装置ＣT の内部
回路４の所定位置Ｐと評価用パッド３のみがテスト配線
５で接続されており、製品用の半導体記憶装置ＣP の内
部回路４の所定位置Ｐと評価用パッド３は接続されてい
ないところである。
【００３２】この半導体記憶装置Ｃの製造工程において
は、まず、ウェハＷC 上にテスト配線５のない半導体記
憶装置がマトリックス状に形成され、その後、１枚のマ
スクが追加されて評価テストの対象となる半導体記憶装
置ＣT だけにテスト配線５が形成される。評価テストの
対象となる半導体記憶装置ＣT は、ダイシングラインＤ
Ｌ１，ＤＬ２のみを切断されて、メモリチップ部１とテ
ストチップ部７が一体となった状態でウェハＷC から切
出される。評価テストの対象とならない製品用の半導体
記憶装置ＣT は、すべてのダイシングラインＤＬ１，Ｄ
Ｌ２，ＤＬ３を切断されて、メモリチップ部１とテスト
チップ部７が分離した状態でウェハＷCから切出され
る。
は、まず、ウェハＷC 上にテスト配線５のない半導体記
憶装置がマトリックス状に形成され、その後、１枚のマ
スクが追加されて評価テストの対象となる半導体記憶装
置ＣT だけにテスト配線５が形成される。評価テストの
対象となる半導体記憶装置ＣT は、ダイシングラインＤ
Ｌ１，ＤＬ２のみを切断されて、メモリチップ部１とテ
ストチップ部７が一体となった状態でウェハＷC から切
出される。評価テストの対象とならない製品用の半導体
記憶装置ＣT は、すべてのダイシングラインＤＬ１，Ｄ
Ｌ２，ＤＬ３を切断されて、メモリチップ部１とテスト
チップ部７が分離した状態でウェハＷCから切出され
る。
【００３３】この実施例においては、評価テストの対象
とならない製品用の半導体記憶装置ＣP にはテスト配線
５を形成しないので、ダイシングラインＤＬ３を切断し
てもウェハＷC の切断面でテスト配線５がショートする
ことがない。 実施例４ 図６は請求項６の発明の一実施例による半導体記憶装置
Ｄの構成を示す一部省略した上面図である。この半導体
記憶装置Ｄが図１０に示した従来の半導体記憶装置Ｄと
異なることろは、評価用パッド３が内部回路４の上に絶
縁されて設けられているところである。評価用パッド３
は、たとえば内部回路４のうちのポリシリコン層で形成
された抵抗やカップリング用のキャパシタの上に絶縁さ
れて設けられる。
とならない製品用の半導体記憶装置ＣP にはテスト配線
５を形成しないので、ダイシングラインＤＬ３を切断し
てもウェハＷC の切断面でテスト配線５がショートする
ことがない。 実施例４ 図６は請求項６の発明の一実施例による半導体記憶装置
Ｄの構成を示す一部省略した上面図である。この半導体
記憶装置Ｄが図１０に示した従来の半導体記憶装置Ｄと
異なることろは、評価用パッド３が内部回路４の上に絶
縁されて設けられているところである。評価用パッド３
は、たとえば内部回路４のうちのポリシリコン層で形成
された抵抗やカップリング用のキャパシタの上に絶縁さ
れて設けられる。
【００３４】この実施例においては、評価用パッド３を
内部回路４上に設けたので、従来の半導体記憶装置Ｇに
比べ評価用パッド３の分だけ内部回路４の面積を増大さ
せることができる。したがって、内部回路４の面積の増
大に伴なうチップ面積の増大を防止することができる。 実施例５ 図７は請求項７の発明の一実施例による半導体記憶装置
Ｅの構成を示す一部省略した上面図である。この半導体
記憶装置Ｅは、本来は複数の品種に展開できるように設
計された半導体記憶装置であって、列アドレスストロー
ブ信号／ＣＡＳ０〜／ＣＡＳ３が入力される外部パッド
２０〜２３と、ライトパービット動作を行なうための入
力バッファ４１とを含む。
内部回路４上に設けたので、従来の半導体記憶装置Ｇに
比べ評価用パッド３の分だけ内部回路４の面積を増大さ
せることができる。したがって、内部回路４の面積の増
大に伴なうチップ面積の増大を防止することができる。 実施例５ 図７は請求項７の発明の一実施例による半導体記憶装置
Ｅの構成を示す一部省略した上面図である。この半導体
記憶装置Ｅは、本来は複数の品種に展開できるように設
計された半導体記憶装置であって、列アドレスストロー
ブ信号／ＣＡＳ０〜／ＣＡＳ３が入力される外部パッド
２０〜２３と、ライトパービット動作を行なうための入
力バッファ４１とを含む。
【００３５】なお、ライトパービット動作とは、ビット
ごとにデータの書込を制御する動作であって、入力バッ
ファ４１の端子ＤＱ０〜ＤＱ３のいずれかに対して列ア
ドレスストローブ信号／ＣＡＳ０〜ＣＡＳ３を入力する
ことにより、列アドレスストローブ信号／ＣＡＳ０〜Ｃ
ＡＳ３を入力したビットに対してのみ書込を禁止する動
作である。
ごとにデータの書込を制御する動作であって、入力バッ
ファ４１の端子ＤＱ０〜ＤＱ３のいずれかに対して列ア
ドレスストローブ信号／ＣＡＳ０〜ＣＡＳ３を入力する
ことにより、列アドレスストローブ信号／ＣＡＳ０〜Ｃ
ＡＳ３を入力したビットに対してのみ書込を禁止する動
作である。
【００３６】この半導体記憶装置は、テスト配線５のボ
ンディングやパターニングを変えることにより、複数の
品種に展開できるようになっている。たとえばライトパ
ービット動作を行なう半導体記憶装置に設定する場合
は、入力バッファ４１の各端子ＤＱ０〜ＤＱ３と外部パ
ッド２０〜２３をテスト配線５で接続する。また、評価
用パッドを備えた通常の半導体記憶装置Ｅに設定する場
合は、入力バッファ４１の端子ＤＱ３と外部パッド２３
をテスト配線５で接続するとともに、内部回路４の所定
位置Ｐと外部パッド２０〜２２をテスト配線５で接続す
る。外部パッド２０〜２２は評価用パッドとして使用さ
れる。
ンディングやパターニングを変えることにより、複数の
品種に展開できるようになっている。たとえばライトパ
ービット動作を行なう半導体記憶装置に設定する場合
は、入力バッファ４１の各端子ＤＱ０〜ＤＱ３と外部パ
ッド２０〜２３をテスト配線５で接続する。また、評価
用パッドを備えた通常の半導体記憶装置Ｅに設定する場
合は、入力バッファ４１の端子ＤＱ３と外部パッド２３
をテスト配線５で接続するとともに、内部回路４の所定
位置Ｐと外部パッド２０〜２２をテスト配線５で接続す
る。外部パッド２０〜２２は評価用パッドとして使用さ
れる。
【００３７】この実施例においては、不要となった外部
パッド２０，２１，２２を評価用パッド３として使用す
るので、従来の半導体記憶装置Ｇのように評価用パッド
３を別途設ける必要がなく、その分だけメモリチップ部
１の空き領域の面積が増大する。したがって、内部回路
４の面積が増大しても、その増大分を空き領域に吸収す
ることができ、チップ面積の増大を防止するこもでき
る。
パッド２０，２１，２２を評価用パッド３として使用す
るので、従来の半導体記憶装置Ｇのように評価用パッド
３を別途設ける必要がなく、その分だけメモリチップ部
１の空き領域の面積が増大する。したがって、内部回路
４の面積が増大しても、その増大分を空き領域に吸収す
ることができ、チップ面積の増大を防止するこもでき
る。
【００３８】なお、第５の実施例と第４の実施例とを組
合わせることも可能であり、この組合わせによりモニタ
することが可能な内部信号の数を増大させることができ
る。 実施例６ 図８は請求項８の発明の一実施例による半導体記憶装置
Ｆの構成を示す一部省略した上面図、図９は複数の半導
体記憶装置Ｆが形成された半導体ウェハＷF の構成を示
す一部破断した上面図である。この半導体記憶装置Ｆ
は、５Ｖまたは３．３Ｖの２種類の電源電圧に対応でき
るように設計された半導体記憶装置Ｆであって、メモリ
チップ部１と降圧チップ部１０とを含む。降圧チップ部
１０は、外部から与えられた５Ｖの電源電圧を３．３Ｖ
に降下させる内部降圧回路１１を含む。メモリチップ部
１は、外部パッド２と、電源電圧３．３Ｖで動作する内
部回路４とを含む。また、半導体記憶装置Ｆは半導体ウ
ェハＷF 上にマトリックス状に複数形成されており、半
導体記憶装置Ｆ同士は直交するダイシングラインＤＬ
１，ＤＬ２で区分されており、メモリチップ部１と降圧
チップ部１０とはダイシングラインＤＬ３によって区分
されている。
合わせることも可能であり、この組合わせによりモニタ
することが可能な内部信号の数を増大させることができ
る。 実施例６ 図８は請求項８の発明の一実施例による半導体記憶装置
Ｆの構成を示す一部省略した上面図、図９は複数の半導
体記憶装置Ｆが形成された半導体ウェハＷF の構成を示
す一部破断した上面図である。この半導体記憶装置Ｆ
は、５Ｖまたは３．３Ｖの２種類の電源電圧に対応でき
るように設計された半導体記憶装置Ｆであって、メモリ
チップ部１と降圧チップ部１０とを含む。降圧チップ部
１０は、外部から与えられた５Ｖの電源電圧を３．３Ｖ
に降下させる内部降圧回路１１を含む。メモリチップ部
１は、外部パッド２と、電源電圧３．３Ｖで動作する内
部回路４とを含む。また、半導体記憶装置Ｆは半導体ウ
ェハＷF 上にマトリックス状に複数形成されており、半
導体記憶装置Ｆ同士は直交するダイシングラインＤＬ
１，ＤＬ２で区分されており、メモリチップ部１と降圧
チップ部１０とはダイシングラインＤＬ３によって区分
されている。
【００３９】半導体記憶装置Ｆに外部から電源電圧５Ｖ
を与える場合には内部降圧回路１１が必要であるが、外
部から電源電圧３．３Ｖを与える場合には内部降圧回路
１１は必要でない。そこで、電源電圧５Ｖ用として出荷
する場合には、ダイシングラインＤＬ１，ＤＬ２のみを
切断してメモリチップ部１と降圧チップ部１０が一体と
なった状態で切出し、メモリチップ部１および降圧チッ
プ部１０を製品用パッケージにアセンブリし、製品とし
て出荷する。また、電源電圧３．３Ｖ用として出荷する
場合は、ダイシングラインＤＬ１，ＤＬ２，ＤＬ３を切
断してメモリチップ部１と降圧チップ部１０が分離した
状態で切出し、メモリチップ部１のみを製品用パッケー
ジにアセンブリし、製品として出荷する。
を与える場合には内部降圧回路１１が必要であるが、外
部から電源電圧３．３Ｖを与える場合には内部降圧回路
１１は必要でない。そこで、電源電圧５Ｖ用として出荷
する場合には、ダイシングラインＤＬ１，ＤＬ２のみを
切断してメモリチップ部１と降圧チップ部１０が一体と
なった状態で切出し、メモリチップ部１および降圧チッ
プ部１０を製品用パッケージにアセンブリし、製品とし
て出荷する。また、電源電圧３．３Ｖ用として出荷する
場合は、ダイシングラインＤＬ１，ＤＬ２，ＤＬ３を切
断してメモリチップ部１と降圧チップ部１０が分離した
状態で切出し、メモリチップ部１のみを製品用パッケー
ジにアセンブリし、製品として出荷する。
【００４０】この実施例においては、半導体記憶装置Ｆ
を電源電圧３．３Ｖ用として出荷する場合は、不要な降
圧チップ１０を切離すことができるので、その分だけチ
ップ面積を縮小することができる。
を電源電圧３．３Ｖ用として出荷する場合は、不要な降
圧チップ１０を切離すことができるので、その分だけチ
ップ面積を縮小することができる。
【００４１】
【発明の効果】以上のように、請求項１の発明の半導体
記憶装置にあっては、評価用パッドを含むテストチップ
部と回路チップ部とが設けられており、評価テストの対
象とならない場合はテストチップ部が切離されて回路チ
ップ部のみが製品用チップとして用いられる。したがっ
て、製品用チップに評価用パッドを設けていた従来に比
べ、評価用パッドの分だけ製品用チップの空き領域の面
積が増大する。よって、大容量化や多機能化などによっ
て内部回路の面積が増大しても、その増大分を空き領域
で吸収することができ、チップ面積の増大を防止するこ
とができる。
記憶装置にあっては、評価用パッドを含むテストチップ
部と回路チップ部とが設けられており、評価テストの対
象とならない場合はテストチップ部が切離されて回路チ
ップ部のみが製品用チップとして用いられる。したがっ
て、製品用チップに評価用パッドを設けていた従来に比
べ、評価用パッドの分だけ製品用チップの空き領域の面
積が増大する。よって、大容量化や多機能化などによっ
て内部回路の面積が増大しても、その増大分を空き領域
で吸収することができ、チップ面積の増大を防止するこ
とができる。
【００４２】また、内部回路と評価用パッドを接続する
信号配線の回路チップ側にヒューズを設け、このヒュー
ズを溶断した後に回路チップ部とテストチップ部を切断
することとすれば、ウェハの切断面で信号配線がショー
トすることを防止できる。
信号配線の回路チップ側にヒューズを設け、このヒュー
ズを溶断した後に回路チップ部とテストチップ部を切断
することとすれば、ウェハの切断面で信号配線がショー
トすることを防止できる。
【００４３】また、評価テストの対象となる半導体記憶
装置においてのみ、マスクを用いて形成される信号配線
によって内部回路と評価用パッドを接続することとすれ
ば、ウェハの切断面で信号配線がショートすることを防
止できる。
装置においてのみ、マスクを用いて形成される信号配線
によって内部回路と評価用パッドを接続することとすれ
ば、ウェハの切断面で信号配線がショートすることを防
止できる。
【００４４】また、評価用パッドを介して入力される内
部信号に基づいて回路チップ部の評価テストを行なう評
価テスト回路をテストチップ部に設ければ、評価テスト
結果を容易かつ迅速に得ることができる。
部信号に基づいて回路チップ部の評価テストを行なう評
価テスト回路をテストチップ部に設ければ、評価テスト
結果を容易かつ迅速に得ることができる。
【００４５】また、請求項６の発明の半導体装置にあっ
ては、評価用パッドを内部回路上に絶縁して設けるの
で、評価用パッドの分だけチップの空き領域の面積が増
大する。したがって、内部回路の面積が増大しても、そ
の増大分を空き領域に吸収することができ、チップ面積
の増大を防止することができる。
ては、評価用パッドを内部回路上に絶縁して設けるの
で、評価用パッドの分だけチップの空き領域の面積が増
大する。したがって、内部回路の面積が増大しても、そ
の増大分を空き領域に吸収することができ、チップ面積
の増大を防止することができる。
【００４６】また、請求項７の発明の半導体装置にあっ
ては、複数の品種のうちのある品種に設定する場合に不
要となる外部パッドを評価用パッドとして用いるので、
評価用パッドの分だけチップの空き領域の面積が増大す
る。したがって、内部回路の面積の増大によるチップ面
積の増大を防止することができる。
ては、複数の品種のうちのある品種に設定する場合に不
要となる外部パッドを評価用パッドとして用いるので、
評価用パッドの分だけチップの空き領域の面積が増大す
る。したがって、内部回路の面積の増大によるチップ面
積の増大を防止することができる。
【００４７】また、請求項８の発明の半導体装置にあっ
ては、共通チップ部と固有チップ部とを設け、固有チッ
プ部を必要としない品種に設定する場合は、固有チップ
部を切離して共通チップ部のみを製品チップとして用い
る。したがって、内部回路の面積の増大に伴なうチップ
面積の増大を防止することができる。
ては、共通チップ部と固有チップ部とを設け、固有チッ
プ部を必要としない品種に設定する場合は、固有チップ
部を切離して共通チップ部のみを製品チップとして用い
る。したがって、内部回路の面積の増大に伴なうチップ
面積の増大を防止することができる。
【図１】請求項１の発明の一実施例による半導体記憶装
置Ａの構成を示す一部省略した上面図である。
置Ａの構成を示す一部省略した上面図である。
【図２】図１に示した半導体記憶装置Ａが複数形成され
た半導体ウェハＷA の構成を示す一部破断した上面図で
ある。
た半導体ウェハＷA の構成を示す一部破断した上面図で
ある。
【図３】請求項１の発明の他の実施例による半導体記憶
装置Ｂの構成を示す一部省略した上面図である。
装置Ｂの構成を示す一部省略した上面図である。
【図４】請求項１の発明のさらに他の実施例による半導
体記憶装置Ｃの構成を示す一部省略した上面図である。
体記憶装置Ｃの構成を示す一部省略した上面図である。
【図５】図４に示した半導体記憶装置Ｃが複数形成され
た半導体ウェハＷC の構成を示す一部破断した上面図で
ある。
た半導体ウェハＷC の構成を示す一部破断した上面図で
ある。
【図６】請求項６の発明の一実施例による半導体記憶装
置Ｄの構成を示す一部省略した上面図である。
置Ｄの構成を示す一部省略した上面図である。
【図７】請求項７の発明の一実施例による半導体記憶装
置Ｅの構成を示す一部省略した上面図である。
置Ｅの構成を示す一部省略した上面図である。
【図８】請求項８の発明の一実施例による半導体記憶装
置Ｆの構成を示す一部省略した上面図である。
置Ｆの構成を示す一部省略した上面図である。
【図９】図８に示した半導体記憶装置Ｆが複数形成され
た半導体ウェハＷF の構成を示す一部破断した上面図で
ある。
た半導体ウェハＷF の構成を示す一部破断した上面図で
ある。
【図１０】評価用パッドを備えた従来の半導体記憶装置
Ｇの構成を示す一部省略した上面図である。
Ｇの構成を示す一部省略した上面図である。
１ メモリチップ部 ２ 外部パッド ３ 評価用パッド ４ 内部回路 ５ テスト配線 ６ ヒューズ ７ テストチップ部 １０ 降圧チップ部 １１ 内部降圧回路 Ａ〜Ｆ 半導体記憶装置 ＤＬ１〜ＤＬ３ ダイシングライン ＷA ，ＷC ，ＷF 半導体ウェハ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年４月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】評価テストの対象とならない製品用の半導
体記憶装置Ｇは製品用のパッケージにアセンブリされ
る。この場合は外部パッド２のみがパッケージのボンデ
ィング端子に接続され、評価用パッド３はボンディング
端子に接続されない。
体記憶装置Ｇは製品用のパッケージにアセンブリされ
る。この場合は外部パッド２のみがパッケージのボンデ
ィング端子に接続され、評価用パッド３はボンディング
端子に接続されない。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】一方、評価テストの対象となる半導体記憶
装置Ｇは評価テスト用のパッケージにアセンブリされ
る。この場合は外部パッド２および評価用パッド３の両
方がパッケージのボンディング端子に接続される。半導
体記憶装置Ｇを内蔵する評価テスト用パッケージは、評
価テスト装置にセットされ、動作特性や温度特性などに
ついて詳細に評価される。
装置Ｇは評価テスト用のパッケージにアセンブリされ
る。この場合は外部パッド２および評価用パッド３の両
方がパッケージのボンディング端子に接続される。半導
体記憶装置Ｇを内蔵する評価テスト用パッケージは、評
価テスト装置にセットされ、動作特性や温度特性などに
ついて詳細に評価される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】ウェハＷA 上に形成された複数の半導体記
憶装置Ａのうち評価テストの対象となる半導体記憶装置
ＡT は、ダイシングラインＤＬ１，ＤＬ２のみを切断さ
れてメモリチップ部１およびテストチップ部７が一体に
なった状態でウェハＷA から切出される。切出された半
導体記憶装置ＡT は、評価テスト用のパッケージにアセ
ンブリされ、外部パッド２および評価用パッド３がパッ
ケージのボンディング端子に接続される。半導体記憶装
置ＡT を内蔵する評価テスト用パッケージは、評価テス
ト装置にセットされ、動作特性や温度特性などについて
詳細に評価される。
憶装置Ａのうち評価テストの対象となる半導体記憶装置
ＡT は、ダイシングラインＤＬ１，ＤＬ２のみを切断さ
れてメモリチップ部１およびテストチップ部７が一体に
なった状態でウェハＷA から切出される。切出された半
導体記憶装置ＡT は、評価テスト用のパッケージにアセ
ンブリされ、外部パッド２および評価用パッド３がパッ
ケージのボンディング端子に接続される。半導体記憶装
置ＡT を内蔵する評価テスト用パッケージは、評価テス
ト装置にセットされ、動作特性や温度特性などについて
詳細に評価される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】一方、ウェハＷA 上に形成された複数の半
導体記憶装置Ａのうち評価テストの対象とならない製品
用の半導体記憶装置Ａp は、ヒューズ６が溶断された
後、ダイシングラインＤＬ１，ＤＬ２，ＤＬ３が切断さ
れ、メモリチップ部１とテストチップ部７が分離した状
態で切出される。そして、メモリチップ部１のみが製品
用チップとして製品用パッケージにアセンブリされ、外
部パッド２がパッケージのボンディング端子に接続され
る。半導体記憶装置ＡT を内蔵する製品用パッケージは
製品として出荷される。
導体記憶装置Ａのうち評価テストの対象とならない製品
用の半導体記憶装置Ａp は、ヒューズ６が溶断された
後、ダイシングラインＤＬ１，ＤＬ２，ＤＬ３が切断さ
れ、メモリチップ部１とテストチップ部７が分離した状
態で切出される。そして、メモリチップ部１のみが製品
用チップとして製品用パッケージにアセンブリされ、外
部パッド２がパッケージのボンディング端子に接続され
る。半導体記憶装置ＡT を内蔵する製品用パッケージは
製品として出荷される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】ヒューズ６は、ダイシングラインＤＬ３を
切断したときにテスト配線５がウェハＷA の切断面で短
絡し、内部回路４が故障するのを防止するためのもので
ある。すなわち、ダイシングラインＤＬ３を切断する前
にヒューズ６を溶断しておけば、たとえウェハＷA の切
断面でテスト配線５がショートしても、その影響が内部
回路４に及ぶことがない。ヒューズ６は一辺が１０ミク
ロン程度であり、一辺が１００ミクロン程度の評価用パ
ッド３に比べ非常に小さい。したがって、ヒューズ６の
メモリチップ部１における占有面積は非常に小さい。な
お、ヒューズ６は、どのような方法で溶断してもよく、
レーザトリミングで切断してもよいし、電流を流して溶
断してもよい。また、切断面が絶縁可能な状態であれば
ヒューズ６は不要である。
切断したときにテスト配線５がウェハＷA の切断面で短
絡し、内部回路４が故障するのを防止するためのもので
ある。すなわち、ダイシングラインＤＬ３を切断する前
にヒューズ６を溶断しておけば、たとえウェハＷA の切
断面でテスト配線５がショートしても、その影響が内部
回路４に及ぶことがない。ヒューズ６は一辺が１０ミク
ロン程度であり、一辺が１００ミクロン程度の評価用パ
ッド３に比べ非常に小さい。したがって、ヒューズ６の
メモリチップ部１における占有面積は非常に小さい。な
お、ヒューズ６は、どのような方法で溶断してもよく、
レーザトリミングで切断してもよいし、電流を流して溶
断してもよい。また、切断面が絶縁可能な状態であれば
ヒューズ６は不要である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】評価テストの対象となる半導体記憶装置Ｂ
は、メモリチップ部１およびテストチップ部７が一体に
なった状態で切出され、評価テスト用パッケージにアセ
ンブリされ、外部パッド２、評価用パッド３および評価
結果出力用パッド９が評価テスト用パッケージのボンデ
ィング端子に接続される。
は、メモリチップ部１およびテストチップ部７が一体に
なった状態で切出され、評価テスト用パッケージにアセ
ンブリされ、外部パッド２、評価用パッド３および評価
結果出力用パッド９が評価テスト用パッケージのボンデ
ィング端子に接続される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】一方、評価テストの対象とならない製品用
の半導体記憶装置Ｂは、メモリチップ部１とテストチッ
プ部７が分離した状態で切出され、メモリチップ部１の
みが製品用パッケージにアセンブリされ、外部パッド２
のみが製品用パッケージのボンディング端子に接続され
る。
の半導体記憶装置Ｂは、メモリチップ部１とテストチッ
プ部７が分離した状態で切出され、メモリチップ部１の
みが製品用パッケージにアセンブリされ、外部パッド２
のみが製品用パッケージのボンディング端子に接続され
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】この実施例においては、評価テストの対象
とならない製品用の半導体記憶装置ＣP にはテスト配線
５を形成しないので、ダイシングラインＤＬ３を切断し
てもウェハＷC の切断面でテスト配線５がショートする
ことがない。 実施例４ 図６は請求項６の発明の一実施例による半導体記憶装置
Ｄの構成を示す一部省略した上面図である。この半導体
記憶装置Ｄが図１０に示した従来の半導体記憶装置Ｄと
異なることろは、評価用パッド３が内部回路４の上に絶
縁されて設けられているところである。評価用パッド３
は、たとえば内部回路４のうちのポリシリコン層で形成
された抵抗やデカップリング用のキャパシタの上に絶縁
されて設けられる。
とならない製品用の半導体記憶装置ＣP にはテスト配線
５を形成しないので、ダイシングラインＤＬ３を切断し
てもウェハＷC の切断面でテスト配線５がショートする
ことがない。 実施例４ 図６は請求項６の発明の一実施例による半導体記憶装置
Ｄの構成を示す一部省略した上面図である。この半導体
記憶装置Ｄが図１０に示した従来の半導体記憶装置Ｄと
異なることろは、評価用パッド３が内部回路４の上に絶
縁されて設けられているところである。評価用パッド３
は、たとえば内部回路４のうちのポリシリコン層で形成
された抵抗やデカップリング用のキャパシタの上に絶縁
されて設けられる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】この実施例においては、評価用パッド３を
内部回路４上に設けたので、従来の半導体記憶装置Ｇに
比べ評価用パッド３の分だけ内部回路４の面積を増大さ
せることができる。したがって、内部回路４の面積の増
大に伴なうチップ面積の増大を防止することができる。 実施例５ 図７は請求項７の発明の一実施例による半導体記憶装置
Ｅの構成を示す一部省略した上面図である。この半導体
記憶装置Ｅは、本来は複数の品種に展開できるように設
計された半導体記憶装置であって、４ＣＡＳ動作品で
は、列アドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ３
が入力される外部パッド２０〜２３と、／ＣＡＳバッフ
ァ４１とを含む。
内部回路４上に設けたので、従来の半導体記憶装置Ｇに
比べ評価用パッド３の分だけ内部回路４の面積を増大さ
せることができる。したがって、内部回路４の面積の増
大に伴なうチップ面積の増大を防止することができる。 実施例５ 図７は請求項７の発明の一実施例による半導体記憶装置
Ｅの構成を示す一部省略した上面図である。この半導体
記憶装置Ｅは、本来は複数の品種に展開できるように設
計された半導体記憶装置であって、４ＣＡＳ動作品で
は、列アドレスストローブ信号／ＣＡＳ０〜／ＣＡＳ３
が入力される外部パッド２０〜２３と、／ＣＡＳバッフ
ァ４１とを含む。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】４ＣＡＳ動作とは、各ＤＱごとに書き込み
／読み出しを制御する動作であって、／ＣＡＳ０〜／Ｃ
ＡＳ３でＤＱ０〜ＤＱ３の書き込み／読み出しを制御す
る。例えば、／ＣＡＳ０が“Ｌ”になると、ＤＱ０に対
して書き込み／読み出しが可能になり、／ＣＡＳ０が
“Ｈ”になるとＤＱ０に対して書き込み／読み出しを禁
止する。
／読み出しを制御する動作であって、／ＣＡＳ０〜／Ｃ
ＡＳ３でＤＱ０〜ＤＱ３の書き込み／読み出しを制御す
る。例えば、／ＣＡＳ０が“Ｌ”になると、ＤＱ０に対
して書き込み／読み出しが可能になり、／ＣＡＳ０が
“Ｈ”になるとＤＱ０に対して書き込み／読み出しを禁
止する。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】この半導体記憶装置は、テスト配線５のボ
ンディングやパターニングを変えることにより、複数の
品種に展開できるようになっている。たとえば４ＣＡＳ
動作を行なう半導体記憶装置に設定する場合は、／ＣＡ
Ｓバッファ４１の入力／ＣＡＳ０〜ＣＡＳ３と外部パッ
ド２０〜２３をテスト配線５で接続する。また、評価用
パッドを備えた通常の半導体記憶装置Ｅに設定する場合
は、／ＣＡＳバッファ４１の入力／ＣＡＳ３（通常品で
は／ＣＡＳ）と外部パッド２３をテスト配線５で接続す
るとともに、内部回路４の所定位置Ｐと外部パッド２０
〜２２をテスト配線５で接続する。外部パッド２０〜２
２は評価用パッドとして使用される。
ンディングやパターニングを変えることにより、複数の
品種に展開できるようになっている。たとえば４ＣＡＳ
動作を行なう半導体記憶装置に設定する場合は、／ＣＡ
Ｓバッファ４１の入力／ＣＡＳ０〜ＣＡＳ３と外部パッ
ド２０〜２３をテスト配線５で接続する。また、評価用
パッドを備えた通常の半導体記憶装置Ｅに設定する場合
は、／ＣＡＳバッファ４１の入力／ＣＡＳ３（通常品で
は／ＣＡＳ）と外部パッド２３をテスト配線５で接続す
るとともに、内部回路４の所定位置Ｐと外部パッド２０
〜２２をテスト配線５で接続する。外部パッド２０〜２
２は評価用パッドとして使用される。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
Claims (8)
- 【請求項１】 ウェハ上に複数形成される半導体装置で
あって、 所定の動作を行なう内部回路、および該内部回路と外部
との間で信号を入出力するための外部パッドを含む回路
チップ部と、 前記回路チップ部の評価テスト時に前記内部回路の所定
位置で発生する内部信号をモニタするための評価用パッ
ドを含み、前記回路チップ部が前記評価テストの対象と
ならないときは該回路チップ部から切離されるテストチ
ップ部とを備えたことを特徴とする、半導体装置。 - 【請求項２】 前記内部回路の所定位置と前記評価用パ
ッドの間に設けられ、前記回路チップ部が前記評価テス
トの対象とならないときは前記回路チップ部と前記テス
トチップ部の間で切断される信号配線を備えたことを特
徴とする、請求項１に記載の半導体装置。 - 【請求項３】 前記回路チップ部に設けられ、該回路チ
ップ部が前記評価テストの対象とならないときは溶断さ
れるヒューズと、 前記内部回路の所定位置と前記ヒューズの間、および該
ヒューズと前記評価用パッドの間に設けられ、前記回路
チップ部が前記評価テストとならないときは前記回路チ
ップ部と前記テストチップ部の間で切断される信号配線
とを備えたことを特徴とする、請求項１に記載の半導体
装置。 - 【請求項４】 前記評価テストの対象となる前記回路チ
ップ部の内部回路の所定位置と前記評価用パッドとの間
にマスクを用いて形成された信号配線を備えたことを特
徴とする、請求項１に記載の半導体装置。 - 【請求項５】 前記テストチップ部は、 前記評価用パッドを介して入力される前記内部信号に基
づいて前記回路チップ部の評価テストを行なう評価テス
ト回路を含むことを特徴とする、請求項１ないし４のい
ずれかに記載の半導体装置。 - 【請求項６】 ウェハ上に複数形成される半導体装置で
あって、 所定の動作を行なう内部回路と、 前記内部回路上に絶縁されて設けられ、前記内部回路の
評価テスト時に該内部回路の所定位置で発生する内部信
号をモニタするための評価用パッドとを備えたことを特
徴とする、半導体装置。 - 【請求項７】 ウェハ上に複数形成され、複数の品種に
展開できるように設計された半導体装置であって、 前記複数の品種に対応した動作を行なう内部回路と、 前記複数の品種に対応して前記内部回路と外部との間で
信号を入出力するための外部パッドと、 前記複数の品種のうちのある品種に設定されたために不
要となった外部パッドに対し、前記内部回路の評価テス
ト時に該内部回路の所定位置で発生する内部信号を供給
するための信号配線とを備えたことを特徴とする、半導
体装置。 - 【請求項８】 ウェハ上に複数形成され、複数の品種に
展開できるように設計された半導体装置であって、 前記複数の品種のすべての品種に共通する回路を含む共
通チップ部と、 前記複数の品種のうちの一部の品種に固有の回路を含
み、該固有の回路を必要としない品種に設定される場合
は前記共通チップ部から切離される固有チップ部とを備
えたことを特徴とする、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5293388A JPH077058A (ja) | 1993-04-23 | 1993-11-24 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-97562 | 1993-04-23 | ||
| JP9756293 | 1993-04-23 | ||
| JP5293388A JPH077058A (ja) | 1993-04-23 | 1993-11-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077058A true JPH077058A (ja) | 1995-01-10 |
Family
ID=26438721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5293388A Withdrawn JPH077058A (ja) | 1993-04-23 | 1993-11-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077058A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010390A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法、並びに半導体素子を備えるスタックモジュール、カード及びシステム |
| WO2010119762A1 (ja) * | 2009-04-15 | 2010-10-21 | オリンパスメディカルシステムズ株式会社 | 半導体装置、半導体装置の製造方法 |
-
1993
- 1993-11-24 JP JP5293388A patent/JPH077058A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009010390A (ja) * | 2007-06-28 | 2009-01-15 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法、並びに半導体素子を備えるスタックモジュール、カード及びシステム |
| WO2010119762A1 (ja) * | 2009-04-15 | 2010-10-21 | オリンパスメディカルシステムズ株式会社 | 半導体装置、半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |