KR20020018614A - 다중-칩 모듈을 위한 ｅｓｄ 회로들을 포함하는 집적회로및 이를 위한 방법 - Google Patents

다중-칩 모듈을 위한 ｅｓｄ 회로들을 포함하는 집적회로및 이를 위한 방법 Download PDF

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Abstract

ESD 손상으로부터 보호되거나 보호될 수 없는 I/O회로를 포함하는 집적회로가 제공된다. ESD 손상으로부터의 보호는 선택적으로 해제 또는 동작되거나, 하나 이상의 I/O 회로들에 전혀 제공되지 않을 수 있다. 사용 시에, 집적회로는 모듈들 사이의 I/O회로를 위한 ESD 보호가 해제하거나 제공되지 않는 다중-칩 모듈을 형성하기 위해 다른 집적회로에 결합될 수 있다. 이는 일단 다중-칩 모듈이 형성되면, 이 I/O 회로에 ESD 손상가능성이 감소되므로 이롭다. 앞의 일반적인 설명 및 이하의 상세한 설명은 예시적인 것이며, 본 발명을 제한하는 것이 아님을 이해해야 한다.

Description

다중-칩 모듈을 위한 ＥＳＤ 회로들을 포함하는 집적회로 및 이를 위한 방법 {An integrated circuit including ESD circuits for a multi-chip module and a method therefor}
(발명의 배경)
발명의 분야
본 발명은 일반적으로 집적 회로들에 관한 것으로, 특히, 다중-칩 모듈들을 위한 정전기 방전 보호에 관한 것이다.
발명의 배경
여러해 동안, 반도체 디바이스 및 패키지 설계의 흐름은 메모리 기술에 있어 동일한 칩 상에 메모리 및 논리(logic)를 집적하는 형태를 취하는 아주 높은 수준의 집적을 위한 것이었다. 전력 모듈들 및 구동 회로들은 DRAM 및 SRAM 장치들의 일상적인 부분이며, 많은 메모리 장치 설계들은 공통 칩 상에 메모리 어레이들이 내장된 특정 논리 응용을 갖는다. 하지만, 논리 및 메모리 반도체 소자(element)들이 많은 공통 특징들을 공유하지만, 차이가 있다. 예를 들면, DRAM 메모리 소자의 중요한 특징은 저장 커패시터에 있다. 이 소자는 필연적으로 결함들이나 누설 없이 최적으로 작게 만들어진다. 논리 디바이스들은 유사한 소자를 갖지 않고, 많은 디바이스 특성에 있어 더 관대하다(forgive). 그 결과, 메모리 디바이스 최적화를 위해 맞춰진 웨이퍼 제조 공정은 일반적으로 논리 디바이스들 용으로는 최적이 아니다. 따라서, 동일한 반도체 칩 상에 상이한 디바이스 종류들을 갖기 위해 절충이 이뤄졌다.
"집적 또는 내장"에 대한 대안의 개발은 "분해(disintegration)"의 개념으로, 메모리 디바이스들은 주로 메모리 셀들로 구성되고, 그들의 필수 지지 회로들이 하나의 칩에 유지되는 반면, "응용" 논리 및 다른 트랜지스터들은 또 다른 칩 상에 놓인다. 이들 칩들은 그들의 성분들의 특성 및 크기에 대해 최적으로 처리될 수 있다. 이 기술에서, "집적"은 패키지 레벨에서 행해지고, 이것의 성공의 열쇠는 수행성능과 단가, 및 적어도 크기에 있어 비교될 수 있는 칩 집적 시스템이 뛰어난 최종 제품을 생산하는 패키지 기술이다. 이 패키지 기술의 선두 주자는 플립 칩 결합(flip chip bonding) 및 조립이다. 플립 칩 결합은 개발된 기술이며 인쇄된 배선 보드와 같은 내부접촉 기판 상에 노출된 실리콘 IC 다이(die) 위아래를 결합하는 것을 특징으로 한다. 여러 가지 결합 기술들이 개발되었는데, 예를 들면, 볼 결합(ball bonding), 볼 격자 어레이(BGA--볼 결합의 형태), 및 납땜 범프 결합(solder bump bonding)이다. 이들 기술들은 보다 작은 접촉 기판들을 통해 느슨한(relaxed) I/O 피치, 및 칩 상호접속 부위들을 위해 주변(perimeter) 어레이들보다는 영역 어레이들을 이끈다. 더욱이, 전기적 수행성능은 리드의 길이가 감소되므로 향상된다. 통상, 이들 기술들에서 결합 방법은 납 결합이다.
다중-칩 모듈 기술에 있어 최근의 진전은 액티브 칩이 상호접속 기판에보다는 또 다른 액티브 칩에 플립-칩 결합된 칩-온-칩(chip-on-chip) 접근법이다. 칩들의 상대적인 크기들이 허용될 때, 두 개 이상의 작은 칩들이 보다 큰 칩에 결합될 수 있다. 논리 칩들, 예를 들면, 디지털 신호 프로세서들은 적어도 두 개의 표준 메모리칩들을 포함하기에 충분한 풋프린트(footprint)로 아주 크다. 논리 칩, 즉 지지 칩은 납 프레임 패키지로 패키지되어, 많은 종래의 MCM 패키지들의 보드 또는 상호접속 기판을 제거한다. 칩-온-칩 패키지에서 내부 칩 상호접속 회로는 통상적으로 지지 칩의 기판 상에 구성된다. 이들 패키지들의 조립 동안, 정전기 방전으로부터 칩들 상에 형성된 집적 회로들의 I/O들을 보호 할 필요가 있다.
정전기 방전(ESD)으로부터 집적 회로의 보호는 특히, 트랜지스터 전극의 치수가 지속적으로 감소함에 따라 상당한 설계상의 문제였다. 패키지 단자에서 집적회로 결합 패드로 도전된 과도하게 높은 ESD 전압은 보호 기술들이 적응되지 않는 다면, 입력 또는 출력 회로를 쉽게 손상시킬 수 있다. 또한 집적회로들에서 높게 도핑된 드레인(LDD) 구조들 및 실리사이드된 소스/드레인 영역들은 특히, n 채널 전계 효과 트랜지스터들을 이용하는 출력 버퍼들에서 증가된 ESD 자화율(susceptibility)을 갖는다. IRPS(1992)의 회보, C.Duvvuryand C. Diaz의 논문 "Dynamic Gate Coupling of NMOS for Efficient Output ESD Protection"은 결합 패드에 출력 트랜지스터의 게이트를 결합시키기 위해 전계 산화물 커패시터를 이용하여 얻어질 수 있다는 것을 개시한다. 그 기술에서, 출력 트래지스터는 ESD 전류를 운반하기 위해 만들어졌다. 하지만, 전계 산화물 커패시터는 불행히도 결합 패드 상의 커패시터 부하를 증가시켜, 보다 큰 출력 트랜지스터를 요구한다.
다소 유사한 종래 기술이 도 6에 도시되고, 출력 버퍼(610)는 결합 패드(611)에 접속된다. 보호형(protective) n 채널 트랜지스터(613)는 전원 컨덕터(VSS)에 ESD 전류(1)를 도통시키기 위한 결합 패드에 접속된다. ESD 전하는 커패시터(612)(설계상 통상 약 10피코패러드)에 의해 트랜지스터(613)의 게이트로 도통된다. 이 MOS 개시 도통(initiated conduction)은 ESD 이벤트(event) 동안 전류(I)를 흐르게 하는 바이폴라 동작에 의해 트랜지스터(613)를 도통되게 한다. 통상 약 2킬로오옴인 저항(614)은 트랜지스터(613)의 게이트 상의 양전하가 VSS로 도통되게 하여, ESD 이벤트가 제거된 후 트랜지스터(613)를 오프한다. 이 방식에서, 트랜지스터(613)는 출력 버퍼의 정상적인 동작 중에는 도통하지 않는다. 하지만, 도 6의 회로는 보호형 트랜지스터가 비교적 큰 ESD 전류를 운반할 수 있도록 충분히 큰 것을 요구한다. 이 요구는 출력 버퍼를 구현하기 위한 영역을 증가시킨다. 또한, 트랜지스터(613)는 버퍼(610)에 부가적인 용량성 부하를 제공하며, 또한 바람직하지 않게 버퍼가 부가적인 구동력을 가질 것을 요구하여, 크기가 증가한다.
ESD 보호를 제공하는 수많은 대안이 있다. 하지만, 많은 이들 기술들은 I/O 버퍼에 사용될 때 만족스럽지 못한 결과를 제공한다. 또한, 이들 기술은 다중-칩 모듈 환경에서 ESD를 해소하지 못한다. 따라서, 종래 기술과 관련된 임의의 문제들을 완화시키는 ESD 보호 기술이 필요하다.
(발명의 개요)
본 발명은 ESD 손상으로부터 보호되거나 보호되지 않는 I/O 회로를 포함하는집적 회로에 관한 것이다. ESD 손상으로부터의 보호는 선택적으로 해제 또는 동작될 수 있으며, 하나 이상의 I/O 회로들에 전혀 제공되지 않을 수 있다. 사용 시에, 집적 회로는 모듈들 사이의 I/O 회로에 대한 ESD 보호가 해제되거나 제공되지 않는 다중-칩 모듈을 형성하기 위해 다른 집적 회로에 결합될 수 있다. 이는 일단 다중-칩 모듈이 형성되면 이 I/O 회로에 대한 ESD 손상 가능성이 감소되므로 이롭다. 앞의 일반적인 설명과 이하의 상세한 설명은 예시적이며, 본 발명을 제한하는 것이 아님을 이해할 것이다.
본 발명은 첨부된 도면과 연관하여 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 반도체 산업에서 공통적인 실시에 따라, 도면의 다양한 형태들은 일정한 비율로 만들지 않았음을 강조한다. 반대로, 다양한 형태들의 치수들은 명확성을 기하기 위해 임의적으로 확대되거나 축소된다.
도 1a는 본 발명의 예시적인 실시예에 따른 두 개의 집적회로들을 나타내는 도면.
도 1b는 본 발명의 예시적인 실시예에 따른 입력/출력(I/O)회로의 블록도.
도 1c는 I/O회로의 블록도.
도 2a는 본 발명의 예시적인 실시예에 따른 다른 I/O 회로의 블록도.
도 2b는 본 발명의 또 다른 실시예에 따른 제어 신호를 발생시키기 위한 성분들의 블록도.
도 3은 본 발명의 또 다른 예시적인 실시예를 설명하기에 유용한 흐름도.
도 4는 본 발명의 예시적인 실시예에 따른 다중-칩 모듈을 나타내는 도면.
도 5는 본 발명의 또 다른 예시적인 실시예를 설명하기에 유용한 흐름도.
도 6은 종래 기술에 따른 I/O 회로의 블록도.
*도면의 주요 부분에 대한 부호의 설명*
5,10: 집적 회로 100,130: I/O 버퍼
105,135,211,611: 결합 패드 115,140: ESD 호보 성분
(본 발명의 상세한 설명)
간단히, 본 발명은 ESD 손상으로부터 보호되거나 보호되지 않는 I/O 회로를 포함하는 집적 회로에 관한 것이다. ESD 손상으로부터의 보호는 선택적으로 해제 또는 동작되거나, 하나 이상의 I/O 회로에 전혀 제공되지 않는다. 사용 시에, 집적 회로는 모듈들 사이의 I/O 회로에 대한 ESD 보호가 해제되거나 제공되지 않는 다중-칩 모듈을 형성하기 위해 다른 집적 회로에 결합될 수 있다. 이는 일단 다중-칩 모듈이 형성되면 이 I/O 회로에 대한 ESD 손상의 가능성이 감소되므로 이롭다.
이제 도면을 참조하면, 같은 참조 번호들은 본원 전체에 걸쳐 같은 소자들을나타내며, 도 1a는 다중-칩 모듈을 형성하기 위해 입출력(I/O) 회로(20)를 통해 함께 결합되는 두 개의 집적 회로들(5 및 10)을 나타낸다. 집적회로들(5 및 10) 각각은 집적 회로들(5 및 10)에 대한 손상을 방지하기 위해 정전기 방전(ESD) 보호 성분들을 차례로 포함할 수 있는 I/O 회로(10 및 20)를 포함한다. 본 발명자들은 ESD 손상으로부터의 잠재적인 위험이 집적 회로들을 결합 후에 감소되므로 ESD 보호 성분들이 디스에이블되거나 I/O 회로(20)가 제공되지 않을 수 있음을 알았다. 일단 집적 회로가 결합되면, 결합 패드와 ESD의 잠재적인 소스들을 통해 I/O 회로(20) 사이에 접촉이 줄어들므로 위험의 감소가 일어난다. 이 위험은 결합된 집적 회로들 사이의 인터페이스가 예를 들어 몰드(mold) 또는 포팅(potting) 화합물(도시되지 않음)로 밀봉되면 더욱 감소될 수 있다.
결과적으로, ESD 보호 성분은 I/O 회로(20)를 형성하기 위해 제거될 수 있으며, 선택적으로 디스에이블될 수 있다. 전자의 경우에, ESD 보호 성분에서 큰 보호 성분들은 제거될 수 있다. 따라서, I/O 회로(20)의 영역은 감소될 수 있다. 또한, ESD 보호 성분의 용량성 부하가 회피될 수 있다. ESD 보호 성분이 선택적으로 디스에이블될 수 있는 경우, I/O 회로(20)는 다중-칩 모듈의 조립 전에 보호될 수 있다. 일단 다중-칩 모듈이 조립되면, I/O 회로(20)의 ESD 성분은 집적 회로들(5 및 10)의 동작 동안 감소될 수 있다. 어느 경우에나, 용량성 부하의 감소로 인해 I/O 회로는 동작 ESD 성분을 갖는 전형적인 I/O 회로와 비교하여 감소된 구동 레벨에서 동작하거나 보다 높은 속도로 동작할 수 있으며, 또는 이 두가지 모두에서 동작할 수 있다.
도 1b는 도 1a에 도시된 I/O 회로(20)의 예시적인 실시예이다. I/O 회로(20)는 결합 패드(105)에 결합된 I/O 버퍼(100)를 포함한다. I/O 버퍼는 결합 패드를 통해 신호들을 전송하고 수신하기 위해 사용된 종래의 I/O 버퍼일 수 있다. 대안으로, I/O 버퍼(100)는 데이터를 전송하고 수신하기 위해서만 적응될 수 있다. 이 예시적인 실시예에서, I/O 회로는 집적 회로들(5 및 10)이 결합될 때 ESD 손상의 가능성이 감소되므로 ESD 성분을 포함하지 않는다. 집적 회로들의 결합에 앞서, 집적 회로들의 특별한 조작이 보호되지 않는 I/O 회로(20)에 대한 손상을 피하기 위해 요구될 수 있다.
대안의 실시예에서, I/O 회로(20)는 또한 인에이블/디스에이블 성분(110)을 통해 결합 패드(105)에 결합된 ESD 보호 성분(115)을 포함할 수 있다. 인에이블/디스에이블 성분(110)은 ESD 보호 성분(115)에 결합 패드(105)를 전기적으로 결합시키기 위해 동작한다. 인에이블/디스에이블 성분(110)은 결합 패드(105) 및 ESD 보호 성분(115) 사이에 전기적인 상호결합을 제공하는 가용성 링크(fusible link)일 수 있다. ESD 보호 성분(115)은 이것이 위치되는 집적 회로에 ESD 보호를 제공할 수 있다. 퓨즈(fuse)는 레이저 또는 큰 전류 또는 다른 공지된 기술에 의해 끊어진다. 집적 회로들에서 가용성 링크들의 제조 및 사용은 공지되어 있으며, 따라서, 본 명세서에서 부가적인 설명을 하지 않는다. 이러한 종래의 퓨즈된 링크들은 본 발명의 예시적인 실시예에서 사용하기에 적합하다. 퓨즈는 집적 회로들이 다중-칩 모듈을 형성하기 위해 결합하기 전 또는 후에 끊긴다. 결과적으로, ESD 보호 성분의 용량성 및 저항성 부하는 동작 동안 I/O 버퍼에 충격을 가하지 않는다.
집적 회로(5)는 또한 손상으로부터 조립된 다중-칩 모듈을 보호하기 위해 I/O 회로(15)를 포함한다. 도 1c에 도시된 바와 같이, I/O 회로(15)는 ESD 보호 성분(140)에 차례로 결합되는 결합 패드(135)에 결합된 I/O 버퍼(130)를 포함한다. 이들 성분들 각각은 인에이블/디스에이블 성분(110)이 제거된 것을 제외하고는 I/O 회로(20)의 성분들과 동일하다. 대안으로, I/O 회로(15)는 ESD 성분들, 버퍼들, 및 결합 패드들을 포함하는 많은 종래의 I/O 회로 중 임의의 하나일 수 있다.
도 2a는 I/O 회로의 대안의 실시예를 도시한다. 이 실시예에서 보호형 n 채널 트랜지스터(213)는 전원 컨덕터(VSS)에 ESD 전류를 도통시키기 위해 인에이블/디스에이블 회로(215)를 통해 결합 패드(211)에 접속된다. ESD 전압은 커패시터(212)(통상 약 10피코패러드)에 의해 트랜지스터(213)의 게이트로 도통된다. 이 도통은 ESD 이벤트 동안 트랜지스터(213)를 도통시키고 바이폴라 동작을 트리거(trigger)하도록 허용하며, 방전 전류(I)가 흐르게 한다. 저항기(214)(통상 약 2킬로오옴)는 트랜지스터(213)의 게이트 상에 양전하가 VSS로 도통되도록 하여, 바이폴라 동작이 동작된 후 트랜지스터(213)를 오프시킨다. 이는 MOS 디바이스 자체를 포함하는 집적회로 내의 다른 회로들뿐만 아니라 버퍼(210)를 보호한다.
인에이블/디스에이블 회로(215)는 제어 신호에 응답하여 결합 패드(211)로부터 ESD 보호 성분을 전기적으로 분리시킨다. 인에이블/디스에이블 회로(215)는 제어 신호에 응답하여 끊어지는 가용성 링크일 수 있다. 따라서, 결합 패드(211)로부터 ESD 보호 성분을 영구적으로 절연시킨다. 대안으로, 인에이블/디스에이블 회로는 제어 신호에 응답하여 ESD 보호 회로를 절연하기 위한 회로를 포함할 수 있다.예를 들면, 인에이블/디스에이블 회로(215)는 결합 패드(215)로부터 ESD 성분을 전기적으로 결합시키고 분리시키기 위한 스위치 또는 스위치 네트워크일 수 있다. 이 경우에, 스위치 또는 스위치 네트워크는 파워가 집적 회로에 공급되지 않을 때, 집적 회로가 ESD 손상으로부터 방지되도록 구현된다. 달리 말해서, ESD 보호 디바이스는 파워가 집적 회로에 인가되지 않을 때 결합 패드(211)에 결합된다.
또 다른 대안의 실시예에서, 인에이블/디스에이블 성분(215)은 특정 조건에 응답하여 ESD 보호 성분을 전기적으로 절연시킬 수 있다. 조건들은 집적 회로의 파워 업(power up), 및 다중-칩 모듈, 테스팅, 번인(burn in) 등을 형성하기 위해 집적 회로의 상호접속을 포함한다. 예를 들면, 집적 회로에 파워가 공급되면, 제어 신호는 인에이블/디스에이블 성분(215)이 ESD성분으로부터 결합 패드를 전기적으로 절연하도록 한다. 제어 신호는 또한 집적 회로에 대한 외부 입력들에 응답하여 발생될 수 있고 또는 특정 테스팅 과정에서 발생될 수 있다. 조건은 임의의 시간에 집적 회로의 ESD 보호를 인에이블하고 또 다른 시간에 ESD 보호를 디스에이블하기 위해 선택될 수 있다. 예를 들면, 조건은 ESD 보호가 조립 전에 인에이블되고 조립 후에 디스에이블되는 다중-칩 모듈의 조립일 수 있다.
도 2b는 도 2b에 도시된 회로가 I/O 회로(20)를 포함하는 집적 회로 내에 위치되는 제어 신호를 발생시키기 위한 일실시예를 도시한다. 이 실시예에서, 외부 입력 신호는 JTAG 인터페이스와 같은 외부 인터페이스(220)를 통해 집적 회로에 제공된다. 입력 신호는 집적 회로들(5 및 10)의 번인 또는 테스팅 동안 제공될 수 있다. 대안으로, 제어 회로(222)는 집적 회로의 파워 업 시 제어 신호를 발생시키기위한 처리를 개시할 수 있다. 어느 경우에나, 제어 신호는 ESD 보호 성분들 중 어떠한 한 성분이 디스에이블되는지를 판정하기 위해 메모리(224)를 액세스할 수 있다. 응답 시에, 제어 신호들이 적당한 ESD 보호 회로들을 디스에이블하기 위해 발생된다.
도 3은 본 발명의 예시적인 실시예에 따른 다중-칩 모듈을 형성하기 위한 공정을 도시한다. 단계(300)에서, 제 1 집적 회로(5)는 제 2 집력 회로(10)에 결합된다. 결합된 집적 회로들은 도 4에 도시된다. 집적 회로들은 볼 격자 어레이를 형성하는 납땜 볼들(410)을 이용하여 결합된다. 집적 회로들을 결합시키기 위한 공정은 프리에(Frye) 등에게 발행된, 명칭이 "CHIP-ON-CHIP IC Packages"인 미국특허 제 5,898,223호에 개시되어 있다. 이 발명은 참조문헌으로서 본 명세서에 통합된다. 다음으로, 단계(305)에서, 제 1 및 제 2 집적 회로들을 위한 적어도 일부의 ESD 보호 성분들이 디스에이블된다. 결과적으로, 집적 회로들(5 및 10) 사이의 I/O 회로는 증가된 속도 또는 높은 구동 레벨들로 동작되거나 또는 두가지 모두로 동작될 수 있다.
도 5는 다중-칩 모듈을 형성하기 위한 또 다른 예시적인 공정을 도시한다. 단계(500)에서, 제 1 집적 회로에는 제 1 타입의 ESD 보호 성분들이 제공된다. 단계(505)에서, 제 1 및 제 2 타입의 ESD 보호 성분들이 제 2 집적 회로 상에 제공된다. 제 1 타입의 ESD 보호 성분들은 예를 들면, 도 1b에 도시된다. 제 2 타입의 ESD 보호 성분들은 예를 들면, 도 1c에 도시된다. 단계(510)에서, 제 1 및 제 2 집적 회로들은 다중-칩 모듈을 형성하기 위해 서로 결합된다. 이후에, 단계(515)에서, 제 1 타입의 ESD 보호 성분들 중 적어도 하나가 디스에이블된다. 달리 말해서, ESD 성분은 I/O 회로 상의 ESD 성분의 커패시턴스 및 저항의 효과가 감소되도록 절연된다.
예시적인 실시예들이 두 개의 집적 회로들을 참조하여 본 명세서에서 설명되었지만, 하나 이상의 집적 회로들에는 도 1에 도시된 I/O 회로가 제공될 수 있다. 또한, 임의의 ESD 회로 및 버퍼들이 예시적인 실시예들을 참조하여 설명되었지만, 이들 성분들은 상술된 실시예들에 제한되지 않는다. 또한, 본 발명이 예시적인 실시예들을 참조하여 설명되었지만, 이는 이들 실시예들에 제한되지 않는다. 오히려, 첨부된 청구범위는 본 발명의 진정한 정신과 범위를 이탈하지 않고 당업자들에 의해 이뤄질 수 있는 다른 변형예들 및 본 발명의 실시예들을 포함하기 위한 것으로 이해되어야 한다.
본 발명은 ESD 손상으로부터 보호되거나 보호되지 않는 I/O 회로를 포함하는 집적 회로를 제공한다.

Claims (20)

  1. 제 1 정전기 방전(ESD) 보호 회로, 및
    상기 제 1 ESD 보호 회로를 디스에이블하도록 적응된 회로를 포함하는, 장치.
  2. 제 1항에 있어서,
    제 2 ESD 보호 회로를 더 포함하며,
    상기 회로는 상기 제 2 ESD 보호 회로를 디스에이블하도록 적응되지 않는, 장치
  3. 제 1항에 있어서, 적어도 하나의 상기 제 1 ESD 보호 회로를 포함하고 제 2 집적 회로에 결합되도록 적응된 제 1 집적 회로를 더 포함하는, 장치
  4. 제 3항에 있어서,
    버퍼, 및
    상기 버퍼에 전기적으로 결합되고 상기 제 1 ESD 보호 회로에 선택적으로 전기적 결합된 결합 패드(bond pad)를 더 포함하는, 장치.
  5. 제 1항에 있어서, 상기 제 1 ESD 보호 회로는 상기 결합 패드로부터 상기 제1 ESD 보호 회로를 전기적으로 절연함으로써 디스에이블되는, 장치.
  6. 제 1항에 있어서,
    버퍼, 및
    상기 버퍼에 전기적으로 결합되고 상기 제 1 ESD 보호 회로에 선택적으로 전기적 결합된 결합 패드를 포함하는, 장치.
  7. 제 1항에 있어서,
    상기 장치는 집적회로인, 장치.
  8. ESD 보호 회로를 갖는 제 1 입력/출력(I/O) 회로, 및
    ESD 보호 회로가 없는 제 2 (I/O) 회로를 포함하는, 집적 회로.
  9. 제 2 집적 회로, 및
    청구항 제 8항의 상기 집적 회로를 포함하는, 다중-칩 모듈.
  10. 제 9항에 있어서, 상기 제 2 I/O 회로는 상기 제 2 집적 회로를 갖는 인터페이스를 형성하는, 다중-칩 모듈.
  11. 선택적으로 해제될(deactivate) 수 있는 적어도 제 1 방전 장치를 포함하는제 1 집적 회로, 및
    제 2 집적 회로를 포함하는, 장치.
  12. 제 11항에 있어서, 상기 제 1 집적 회로는 상기 제 2 집적 회로에 결합되는, 장치.
  13. 제 12항에 있어서, 상기 제 2 집적 회로는 적어도 제 2 방전 장치를 포함하는, 장치.
  14. 제 13항에 있어서, 상기 제 2 방전 장치는 선택적으로 해제될 수 있는, 장치.
  15. 제 14항에 있어서, 상기 제 2 집적 회로는 선택적으로 해제될 수 있는 제 3 방전 장치를 더 포함하는, 장치.
  16. 제 11항에 있어서, 상기 제 2 집적 회로는 선택적으로 해제될 수 있는 적어도 제 2 방전 장치를 포함하는, 장치.
  17. 제 11항에 있어서, 상기 제 2 집적 회로는 선택적으로 해제될 수 없는 제 2 방전 장치를 더 포함하는, 장치.
  18. (a) 제 1 정전기 방전(ESD) 보호 회로를 제공하는 단계, 및
    (b) 상기 제 1 ESD 보호 회로를 디스에이블하는 단계를 포함하는, 장치 제조 방법.
  19. 제 18항에 있어서,
    (c) 제 2 ESD 보호 회로를 제공하는 단계를 더 포함하고,
    단계(b)는 또한 상기 제 2 ESD 보호 회로를 디스에이블하지 않는 단계를 포함하는, 장치 제조 방법.
  20. 제 18항에 있어서,
    (c) 제 2 집적 회로에 결합되도록 적응된 제 1 집적 회로를 제공하는 단계를 더 포함하고,
    단계(a)는 상기 제 1 집적 회로 내에 상기 제 1 ESD 보호 회로를 제공하는 단계를 더 포함하는, 장치 제조 방법
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