JP3876088B2 - 半導体チップおよびマルチチップ型半導体装置 - Google Patents

半導体チップおよびマルチチップ型半導体装置 Download PDF

Info

Publication number
JP3876088B2
JP3876088B2 JP02269099A JP2269099A JP3876088B2 JP 3876088 B2 JP3876088 B2 JP 3876088B2 JP 02269099 A JP02269099 A JP 02269099A JP 2269099 A JP2269099 A JP 2269099A JP 3876088 B2 JP3876088 B2 JP 3876088B2
Authority
JP
Japan
Prior art keywords
chip
pad
chip connection
semiconductor
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP02269099A
Other languages
English (en)
Other versions
JP2000223652A (ja
Inventor
純一 疋田
博雄 持田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP02269099A priority Critical patent/JP3876088B2/ja
Priority to US09/241,625 priority patent/US6236109B1/en
Priority to US09/493,249 priority patent/US6507117B1/en
Publication of JP2000223652A publication Critical patent/JP2000223652A/ja
Application granted granted Critical
Publication of JP3876088B2 publication Critical patent/JP3876088B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、外部からの静電気等による異常な電圧や電流が入力されたときのための保護回路を有する半導体チップ、およびこのような半導体チップを有するマルチチップ型半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体チップを互いに接続して樹脂モールドしたマルチチップ型半導体装置では、半導体チップ相互間の接続が種々の形態で行われる。たとえば、ボンディングワイヤで半導体チップ間の接続が行われる場合もあり、また、半導体チップ同士を重ね合わせてチップ・オン・チップ構造とし、バンプを介して半導体チップ同士の電気接続が行われる場合もある。さらには、配線基板上に複数の半導体チップを接合することによって、複数の半導体チップ同士の電気接続が達成されている場合もある。
【０００３】
マルチチップ型半導体装置を構成する半導体チップは、他の半導体チップとの電気接続のための複数のパッドを表面に有しており、このパッドは半導体チップの基体をなす半導体基板上に形成された内部回路に接続されている。半導体チップは単体でも使用可能であり、その場合には、上記のパッドは、パッケージの外部に引き出されるリードフレームに接続されることになる。
【０００４】
図６は、半導体チップ１００のパッド１０１に関連する電気的構成を示すブロック図である。パッド１０１は、配線１０２を介して内部回路１０３に接続されている。パッド１０１の近傍において、配線１０２には、電源およびグランドとの間にそれぞれダイオード１０５，１０６が接続されている。これらのダイオード１０５，１０６は、サージ保護回路１０４を形成しており、半導体チップ１００外からパッド１０１を介して入力されるサージを吸収し、内部回路１０３の破壊を防いでいる。
【０００５】
半導体チップ１００は、マルチチップ型半導体装置として組み立てられる前に、パッド１０１にテストプローブを当てて機能テストを行う場合や、半導体チップ１００を単体として用いる場合には、リードフレームを介してパッド１０１に静電気などに起因する過大な電圧が印加されるおそれがある。これらの状況において、サージ保護回路１０４の働きにより、内部回路１０３が保護される。
【０００６】
【発明が解決しようとする課題】
ところが、ダイオード１０５，１０６には、大きな寄生容量Ｃ１，Ｃ２が付随している。そのため、とくに高速に動作させようとする場合に、寄生容量Ｃ１，Ｃ２の充放電に伴う消費電力の増大が問題となる。また、配線１０２に大きな寄生容量Ｃ１，Ｃ２が結合されていては、動作速度が制限され、目的とする速度での動作を実現できない場合がある。
【０００７】
同様の問題は、信号出力用のパッドに接続されたドライバ回路に付随する大きな寄生容量によってももたらされる。すなわち、信号出力用パッドと内部回路との間には、機能テスト時にテスタを駆動したり、半導体チップを単体で使用する場合に外部の配線を駆動したりするためのドライバ回路が介装される。このドライバ回路は、大電流を流す必要のない半導体チップ同士の接続には必ずしも必要がないのであるが、機能テストを行う必要性から、省くことができない。このために、マルチチップ型半導体装置を構成した場合に、ドライバ回路に付随する大きな寄生容量が引き起こす問題、すなわち、高速動作時の消費電力の増大、および動作速度の限界の問題を回避することができない。
【０００８】
そこで、この発明の目的は、上述の技術的課題を解決し、消費電力を低減でき、かつ、高速動作を実現できる半導体チップおよびマルチチップ型半導体装置を提供することである。
【０００９】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板上に形成された内部回路と、上記半導体基板上に形成され、他の半導体チップとのチップ間接続のためのチップ接続パッドと、上記半導体基板上に形成され、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、上記半導体基板上に形成され、上記内部回路に上記チップ接続パッドまたは上記チップ接続外用途用パッドを選択的に接続する切り換え回路と、上記半導体基板上において上記チップ接続外用途用パッドに接続されて形成され、このチップ接続外用途用パッドからの異常な入力から上記内部回路を保護するための保護回路とを含むことを特徴とする半導体チップである。
【００１０】
「チップ間接続」は、主として、同一パッケージ内に封止される半導体チップ同士の接続を意味する。
また、チップ接続外用途用パッドは、当該半導体チップの動作確認のための機能テストの際に、テストプローブが接続されるパッドであってもよい。また、このチップ接続外用途用パッドは、パッケージ外に引き出されるリードフレームと接続されるべきパッドであってもよい。また、テスト用と、パッケージ外との接続とに兼用されるパッドであってもよい。
【００１１】
この発明によれば、チップ間接続のためのチップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドとが設けられており、これらは、切り換え回路によって選択的に内部回路に接続されるようになっている。
したがって、チップ接続外用途用パッドに付随して内部回路を保護するための保護回路を設けてあるので、半導体チップの機能テストの際や、内部回路をリードフレームを介して外部に接続する必要がある場合などには、切り換え回路によって内部回路とチップ接続外用途用パッドとを接続しておくとともに、チップ接続外用途用パッドを用いることにより、外部からの異常な入力から内部回路を保護することができる。その一方で、他の半導体チップとの接続の際には、切り換え回路によって、保護回路の付随していないチップ接続パッドに内部回路を接続しておけば、保護回路に付随する寄生容量の影響を受けることがない。これにより、消費電力を低減でき、かつ、高速な動作が可能となる。
【００１２】
請求項２記載の発明は、上記チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とする請求項１記載の半導体チップである。
請求項３記載の発明は、半導体基板上に形成された内部回路と、上記半導体基板上に形成され、他の半導体チップとのチップ間接続のためのチップ接続パッドと、上記半導体基板上に形成され、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、上記半導体基板上に形成され、上記内部回路に上記チップ接続パッドまたは上記チップ接続外用途用パッドを選択的に接続する切り換え回路とを含み、上記チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とする半導体チップである。
チップ接続外用途用パッドに保護回路が接続されており、チップ接続パッドにはそのような保護回路が接続されていない場合には、チップ接続外用途用パッドに付随する寄生容量は大きく、チップ接続パッドに付随する寄生容量はそれよりもはるかに小さくなる。
【００１３】
また、たとえば、チップ接続外用途用パッドに、機能テストのためのテスタやリードフレームなどを介して接続される外部配線（主としてパッケージ外配線）を駆動するためのドライバ回路が半導体チップ内部で接続されている場合には、このドライバ回路に付随する大きな寄生容量が存在する。これに対して、チップ接続パッドには、外部配線等を駆動できるほどの大電流のドライバ回路を設ける必要がないから、チップ接続パッドに付随する寄生容量は、チップ接続外用途用パッドの寄生容量に比較して、はるかに小さくなる。
【００１４】
そこで、機能テストや外部配線との接続の際にはチップ接続外用途用パッドを内部回路に接続し、チップ間接続の際にはチップ接続パッドを内部回路に接続するように、切り換え回路を適切に切り換えることにより、チップ間接続時における消費電流を低減することができ、かつ、高速に動作させることが可能になる。
請求項４記載の発明は、上記切り換え回路は、上記チップ接続パッドを介して他の半導体チップとのチップ間接続がされた状態では、上記内部回路を上記チップ接続外用途用パッドから開放して上記チップ接続パッドに接続し、上記チップ接続パッドを介するチップ間接続がされていない状態では、上記内部回路を上記チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とする請求項１ないし３のいずれかに記載の半導体チップである。
請求項５記載の発明は、半導体基板上に形成された内部回路と、上記半導体基板上に形成され、他の半導体チップとのチップ間接続のためのチップ接続パッドと、上記半導体基板上に形成され、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、上記半導体基板上に形成され、上記内部回路に上記チップ接続パッドまたは上記チップ接続外用途用パッドを選択的に接続する切り換え回路とを含み、上記切り換え回路は、上記チップ接続パッドを介して他の半導体チップとのチップ間接続がされた状態では、上記内部回路を上記チップ接続外用途用パッドから開放して上記チップ接続パッドに接続し、上記チップ接続パッドを介するチップ間接続がされていない状態では、上記内部回路を上記チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とする半導体チップである。
【００１５】
これらの構成により、他の半導体チップと接続された状態では、自動的にチップ接続パッドが内部回路に接続され、他の半導体チップが接続されていない状態では、自動的にチップ接続外用途用パッドが内部回路に接続される。これにより、たとえば、請求項１の構成との組合せによって、単体の状態では、外部からの異常な入力からの保護を行うことができ、また、請求項２または３の構成との組合せにより、他の半導体チップと接続された状態では、低消費電力動作および高速動作を期することができる。
【００１６】
請求項６記載の発明は、上記半導体基板上において上記切り換え回路に接続して形成され、この切り換え回路の切り換え動作を制御するための切り換え制御信号が入力される切り換え制御入力パッドをさらに含むことを特徴とする請求項４または５に記載の半導体チップである。
この構成により、切り換え制御入力パッドから切り換え制御信号を入力することで、切り換え回路を切り換えることができる。
【００１７】
請求項７記載の発明は、上記切り換え制御入力パッドは、他の半導体チップにおいて所定電圧が導出されるパッドに接続されるものであり、上記切り換え回路は、上記切り換え制御入力パッドへの上記所定電圧の入力に応答して、上記内部回路を上記チップ接続外用途用パッドから開放するとともに上記チップ接続パッドに接続するものであることを特徴とする請求項６記載の半導体チップである。
【００１８】
この構成により、他の半導体チップとの接続時において、切り換え制御入力パッドには、他の半導体チップからの所定電圧（たとえば、電源電圧またはグランド電圧）が与えられる。したがって、他の半導体チップとの接続時において、チップ接続パッドを自動的に内部回路に接続させることができる。
請求項８記載の発明は、第１の半導体チップと第２の半導体チップとを接続して構成されるマルチチップ型半導体装置であって、上記第１の半導体チップは、上記第２の半導体チップとのチップ間接続のための第１チップ接続パッドを有し、上記第２の半導体チップは、上記第１の半導体チップとのチップ間接続のための第２チップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、当該第２の半導体チップの内部回路に上記第２チップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路と、この切り換え回路の切り換え動作を制御するための切り換え制御信号が与えられる切り換え制御入力パッドと、上記チップ接続外用途用パッドに接続されて形成され、このチップ接続外用途用パッドからの異常な入力から上記内部回路を保護するための保護回路とを有し、上記第１の半導体チップは、さらに、上記切り換え制御入力パッドに接続されて切り換え制御信号を与える切り換え制御出力パッドを有していることを特徴とするマルチチップ型半導体装置である。
【００１９】
上記第１および第２チップ接続パッド、ならびに上記切り換え制御入力パッドおよび切り換え制御出力パッドをそれぞれ接続するチップ間接続部材がさらに備えられていてもよい。
この場合、チップ間接続部材は、第１および／または第２チップ接続パッド、ならびに切り換え制御入力パッドおよび／または切り換え制御出力パッドの表面に形成された金属隆起部であってもよい。この金属隆起部は、電解めっきまたは無電解めっきにより形成される厚膜状のバンプであってもよく、バンプほどは高くない金属膜（たとえば、金属蒸着膜）であってもよい。このような構成の場合、金属隆起部同士または金属隆起部とパッドとの接合により、第１および第２チップ接続パッド間ならびに切り換え制御入力パッドおよび切り換え制御出力パッド間の接続が達成される。
【００２０】
また、チップ間接続部材は、ボンディングワイヤであってもよい。
この発明によれば、第２の半導体チップについて、請求項１および請求項６の発明に関連して説明したとおりの効果が達成される。これにより、第１および第２の半導体チップを有するマルチチップ型半導体装置は、低消費電力動作および高速動作が可能となる。しかも、第２の半導体チップのチップ接続外用途用パッドに関連して保護回路を設けてあることにより、第２の半導体チップと第１の半導体チップとを接続してマルチチップ型半導体装置を組み立てる前に、第２の半導体チップの機能テストを行うことができる。
【００２１】
請求項９記載の発明は、上記第２の半導体チップにおいて上記第２チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とする請求項８記載のマルチチップ型半導体装置である。
請求項１０記載の発明は、第１の半導体チップと第２の半導体チップとを接続して構成されるマルチチップ型半導体装置であって、上記第１の半導体チップは、上記第２の半導体チップとのチップ間接続のための第１チップ接続パッドを有し、上記第２の半導体チップは、上記第１の半導体チップとのチップ間接続のための第２チップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、当該第２の半導体チップの内部回路に上記第２チップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路と、この切り換え回路の切り換え動作を制御するための切り換え制御信号が与えられる切り換え制御入力パッドとを有し、上記第１の半導体チップは、さらに、上記切り換え制御入力パッドに接続されて切り換え制御信号を与える切り換え制御出力パッドを有しており、上記第２の半導体チップにおいて上記第２チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とするマルチチップ型半導体装置である。
これらの発明により、第２の半導体チップについて、請求項２および３の発明に関連して説明したとおりの効果が得られ、マルチップ型半導体装置の低消費電力化および高速動作化に寄与できる。
【００２２】
請求項１１記載の発明は、上記切り換え回路は、上記第１の半導体チップの切り換え制御出力パッドから生成される切り換え制御信号が入力されているときには、上記内部回路を上記チップ接続外用途用パッドから開放して上記第２チップ接続パッドに接続し、上記第１の半導体チップの切り換え制御出力パッドから生成される切り換え制御信号が入力されていないときには、上記内部回路を上記第２チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とする請求項８ないし１０のいずれかに記載のマルチチップ型半導体装置である。
請求項１２記載の発明は、第１の半導体チップと第２の半導体チップとを接続して構成されるマルチチップ型半導体装置であって、上記第１の半導体チップは、上記第２の半導体チップとのチップ間接続のための第１チップ接続パッドを有し、上記第２の半導体チップは、上記第１の半導体チップとのチップ間接続のための第２チップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、当該第２の半導体チップの内部回路に上記第２チップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路と、この切り換え回路の切り換え動作を制御するための切り換え制御信号が与えられる切り換え制御入力パッドとを有し、上記第１の半導体チップは、さらに、上記切り換え制御入力パッドに接続されて切り換え制御信号を与える切り換え制御出力パッドを有しており、上記切り換え回路は、上記第１の半導体チップの切り換え制御出力パッドから出力される切り換え制御信号が入力されているときには、上記内部回路を上記チップ接続外用途用パッドから開放して上記第２チップ接続パッドに接続し、上記第１の半導体チップの切り換え制御出力パッドから出力される切り換え制御信号が入力されていないときには、上記内部回路を上記第２チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とするマルチチップ型半導体装置である。
【００２３】
これらの発明により、請求項４および請求項７の各発明に関連して説明した効果が得られ、切り換え回路を適切に自動切り換えさせることができる。
請求項１３記載の発明は、上記第１の半導体チップの表面に上記第２の半導体チップが重ねて接合され、これらの第１および第２の半導体チップがチップ・オン・チップ構造で接合されていることを特徴とする請求項８ないし１２のいずれかに記載のマルチチップ型半導体装置である。
【００２４】
この発明によれば、チップ・オン・チップ構造をなすように第１および第２の半導体チップが接合されるので、第１および第２チップ接続パッド間の配線長（バンプなどの金属隆起部からなる接続部分）が極めて短い。そのため、さらなる低消費電力化および高速動作化を図ることができる。
【００２５】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の分解斜視図であり、図２は、当該半導体装置の断面図である。この半導体装置は、第１の半導体チップとしての親チップ１の表面１１に、第２の半導体チップとしての子チップ２を重ね合わせて接合した、いわゆるチップ・オン・チップ（Chip-On-Chip）構造を有している。このチップ・オン・チップ構造のマルチチップ型半導体装置は、外部との接続のためのリードフレーム１４が引き出された状態で樹脂モールドされ、パッケージ４０に納められている。
【００２６】
親チップ１は、たとえばシリコンチップからなっている。表面１１は、親チップ１の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数のパッド１２が、ほぼ矩形の平面形状を有する親チップ１の表面１１の周縁付近に露出して配置されている。この外部接続用パッド１２は、ボンディングワイヤ１３によってリードフレーム１４に接続されている。
【００２７】
親チップ１の内方の領域には、子チップ２の接合領域１５が設定されており、この接合領域１５には、子チップ２とのチップ間接続のためのチップ接続パッドＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４，・・・・・・（第１チップ接続パッド。以下、総称するときには「チップ接続パッドＰＭ」という。）が、複数個（図１では４個のみ図示）形成されている。
【００２８】
子チップ２は、たとえばシリコンチップからなっている。表面２１は、子チップ２の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ１とのチップ間接続のためのチップ接続パッドＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，・・・・・・（第２チップ接続パッド。以下、総称するときには「チップ接続パッドＰＤ」という。）が、複数個（図１では４個のみ図示）形成されている。さらに、表面２１には、チップ間接続以外の接続、すなわち、機能テストのためのテストプローブとの接続や、子チップ２が単体で用いられるときに樹脂パッケージ外に引き出されるリードフレームとの接続のための外部接続用パッドＰex（チップ接続外用途用パッド）が形成されている。図１では、外部接続用パッドＰexは、チップ接続パッドＰＤ１に対応するもののみが示されているが、実際には、全てのチップ接続パッドＰＤに対応して各１つずつの外部接続用パッドＰexが設けられている。
【００２９】
子チップ２のチップ接続パッドＰＤ上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプＢがそれぞれ形成されていて、チップ間接続部材をなす金属隆起部を構成している。
子チップ２は、表面２１を親チップ１の表面１１に対向させた状態で親チップ１に接合されている。この接合は、バンプＢを接合領域１５のチップ接続パッドＰＭにそれぞれ当接させた状態で、親チップ１と子チップ２とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ１および／または子チップ２に超音波振動を与えることにより、バンプＢとチップ接続パッドＰＭとの確実な接合が達成される。
【００３０】
チップ接続パッドＰＤと、これに対応した外部接続用パッドＰexとは、切り換え回路ＳＷを介して、子チップ２の半導体基板に形成された後述の内部回路に共通に接続されている。子チップ２の表面２１には、切り換え回路ＳＷに与えるべき切り換え制御信号が入力される切り換え制御入力パッドＰＤswが形成されている。この切り換え制御入力パッドＰＤswの表面にもバンプＢが設けられている。
【００３１】
切り換え回路ＳＷは、チップ接続パッドＰＤと外部接続用パッドＰexとの各対に対応してそれぞれ設けられている。この複数の切り換え回路ＳＷには、切り換え制御入力パッドＰＤswからの切り換え制御信号を共通に与えるようにしておけばよい。
親チップ１の表面１１には、切り換え制御入力パッドＰＤswとバンプＢを介して接続されるべき切り換え制御出力パッドＰＭswが形成されている。この切り換え制御出力パッドＰＭswには、電源電圧Ｖccが与えられている。
【００３２】
図３は、子チップ２の信号入力部の電気的構成を示すブロック図であり、内部回路２５に対する信号入力部の構成が示されている。子チップ２の基体をなす半導体基板上には、ロジック回路からなる内部回路２５が形成されている。この内部回路２５は、同じく当該半導体基板上に形成された切り換え回路ＳＷによって、外部接続用パッドＰexまたはチップ接続パッドＰＤに選択的に接続されるようになっている。切り換え回路ＳＷには、切り換え制御入力パッドＰＤswから切り換え制御信号が入力されるようになっている。
【００３３】
外部接続用パッドＰexと切り換え回路ＳＷとの間の配線４１と、電源ラインおよびグランドラインとの間には、それぞれダイオードＤ１，Ｄ２が接続されている。これらのダイオードＤ１，Ｄ２は、外部接続用パッドＰexを介してサージ電圧が印加されたときに導通して、当該サージを吸収し、内部回路２５の破壊を防止するサージ保護回路２６を形成している。
【００３４】
切り換え制御入力パッドＰＤswに関しても同様な構成となっている。すなわち、切り換え制御入力パッドＰＤswと切り換え回路ＳＷとの間の配線４２には、電源ラインおよびグランドラインとの間にそれぞれダイオードＤ３，Ｄ４が接続されており、これらは、サージ保護回路２７を形成している。配線４２には、プルダウン抵抗２８が接続されていて、切り換え制御入力パッドＰＤswへの入力がない場合には、配線４２はグランド電位に保持されるようになっている。
【００３５】
チップ接続パッドＰＤに関しては、サージ保護回路は設けられていない。したがって、外部接続用パッドＰexには、ダイオードＤ１，Ｄ２が有する大きな寄生容量が付随しているが、チップ接続パッドＰＤには、このような大きな寄生容量は付随していない。
切り換え回路ＳＷは、外部接続用パッドＰexからの入力信号および切り換え制御入力パッドＰＤswからの切り換え制御信号の反転信号が入力されるＡＮＤゲートＧ１と、チップ接続パッドＰＤからの入力信号および切り換え制御入力パッドＰＤswからの切り換え制御信号が入力されるＡＮＤゲートＧ２と、ＡＮＤゲートＧ１およびＧ２の出力信号が入力されるＯＲゲートＧ３とを備えている。このＯＲゲートＧ３の出力信号が内部回路２５に供給されるようになっている。
【００３６】
子チップ２を親チップ１に接合していない状態では、切り換え制御入力パッドＰＤswに接続された配線４２はグランド電位となっている。そのため、ＡＮＤゲートＧ１は、外部接続用パッドＰexからの信号を通過させるが、ＡＮＤゲートＧ２は、チップ接続パッドＰＤからの信号の通過を阻止する。よって、外部接続用パッドＰexからの入力信号のみが、ＯＲゲートＧ３を介して内部回路２５に入力される状態となる。換言すれば、切り換え回路ＳＷは、内部回路２５と外部接続用パッドＰexとの間を接続するとともに、内部回路２５とチップ接続パッドＰＤとの間を遮断状態とする。
【００３７】
一方、子チップ２を親チップ１に接合した状態では、切り換え制御入力パッドＰＤswは、親チップ１の切り換え制御出力パッドＰＭswに接続され、親チップ１から電源電圧Ｖccが与えられる。これにより、ＡＮＤゲートＧ１は、外部接続用パッドＰexからの入力信号を阻止し、ＡＮＤゲートＧ２は、チップ接続パッドＰＤからの入力信号を通過させる。よって、チップ接続パッドＰＤからの入力信号のみが、ＯＲゲートＧ３を介して、内部回路２５に入力されることになる。すなわち、切り換え回路ＳＷは、内部回路２５と外部接続用パッドＰexとの間を遮断するとともに、内部回路２５とチップ接続パッドＰＤとの間を接続する。
【００３８】
図４は、子チップ２の信号出力部の電気的構成を示すブロック図であり、内部回路２５に対する信号出力部の構成が示されている。この信号出力部の構成は、図３に示された信号入力部の構成と類似しているので、図４において、図３に示された各部に対応する部分には、同一の参照符号を付することとし、重複した説明を省く。
【００３９】
信号出力部における切り換え回路ＳＷ１の構成は、信号入力部における切り換え回路ＳＷの構成とは異なっている。すなわち、信号出力部の切り換え回路ＳＷ１は、内部回路２５の出力信号がそれぞれ与えられる一対のＡＮＤゲートＧ１１，Ｇ１２を備えており、ＡＮＤゲートＧ１１の出力が、ドライバ回路Ｄを介して外部接続用パッドＰexに与えられるようになっており、ＡＮＤゲートＧ１２の出力が、チップ接続パッドＰＤに与えられるようになっている。
【００４０】
ドライバ回路Ｄは、内部回路２５の動作確認のための機能テストが行われる際に外部接続用パッドＰexに接続されるテスタを駆動したり、子チップ２が単体で用いられるときに、リードフレームを介して接続される外部配線を駆動したりするためのものである。
切り換え制御入力パッドＰＤswからの切り換え制御信号は、ＡＮＤゲートＧ１２に入力され、また、ＡＮＤゲートＧ１１には反転して入力される。
【００４１】
子チップ２を親チップ１に接合していない状態では、切り換え制御入力パッドＰＤswに接続された配線４２はグランド電位となっている。そのため、ＡＮＤゲートＧ１１は、内部回路２５の出力信号を外部接続用パッドＰexへと通過させるが、ＡＮＤゲートＧ１２は、内部回路２５の出力信号のチップ接続パッドＰＤへの通過を阻止する。よって、内部回路２５の出力信号は、外部接続用パッドＰexにのみ導出される。換言すれば、切り換え回路ＳＷは、内部回路２５と外部接続用パッドＰexとの間を接続するとともに、内部回路２５とチップ接続パッドＰＤとの間を遮断状態とする。
【００４２】
一方、子チップ２を親チップ１に接合した状態では、切り換え制御入力パッドＰＤswは、親チップ１の切り換え制御出力パッドＰＭswに接続され、親チップ１から電源電圧Ｖccが与えられる。これにより、ＡＮＤゲートＧ１は、内部回路２５の出力信号の外部接続用パッドＰexへの通過を阻止し、ＡＮＤゲートＧ２は、内部回路２５の出力信号をチップ接続パッドＰＤへと通過させる。よって、内部回路２５の出力信号は、チップ接続パッドＰＤにのみ導出されることになる。換言すれば、切り換え回路ＳＷは、内部回路２５と外部接続用パッドＰexとの間を遮断するとともに、内部回路２５とチップ接続パッドＰＤとの間を接続する。
【００４３】
子チップ２を親チップ１に接合してチップ・オン・チップ構造の半導体装置を組み立てる前に、子チップ２は単体で機能テストが行われる。この機能テストの際には、切り換え回路ＳＷ，ＳＷ１を介して内部回路２５に接続された状態の外部接続用パッドＰexにテストプローブが押し当てられることになる。このときに、サージ電圧が入力されれば、サージ保護回路２６の働きにより、このサージ電圧が内部回路２５に入力されることを防止できる。また、信号出力部においては、外部接続用パッドＰexと切り換え回路ＳＷ１との間に介装されたドライバ回路Ｄの働きにより、外部接続用パッドＰexに接続されたテストプローブを介して、テスタを良好に駆動できる。
【００４４】
一方、子チップ２を親チップ１に接合してチップ・オン・チップ構造の半導体装置を組み立てた状態においては、外部接続用パッドＰexは内部回路２５から切り離され、内部回路２５と親チップ１との電気接続は、専らチップ接続パッドＰＤを介して行われる。このチップ接続パッドＰＤには、サージ保護回路が接続されていないので、外部接続用パッドＰexに比べて小さな寄生容量しか付随していない。したがって、消費電力を低く押さえることができ、また、高速な動作が可能となる。
【００４５】
さらに、信号出力部においては、チップ接続パッドＰＤには、ドライバ回路を設ける必要がないので、ドライバ回路Ｄが設けられた外部接続用パッドＰex側と比較して、ＡＮＤゲートＧ１２の出力トランジスタの寄生容量がドライバ回路Ｄの出力トランジスタの寄生容量に比べて格段に小さく、これにより、ドライバ回路を有する電流経路のみを使用していた従来技術に比較して、格段に高速で、かつ、消費電力の低い動作が可能になる。したがって、結果として、低消費電力で、かつ、動作速度の高速なマルチチップ型半導体装置が実現される。
【００４６】
さらに、外部接続用パッドＰexには、サージ保護回路２６が設けられており、かつ、信号出力部の外部接続用パッドＰexの配線４１には、ドライバ回路Ｄが設けられているので、子チップ２は、単体で使用することも可能である。すなわち、子チップ２は、マルチチップ型半導体装置用のチップと、単体使用のためのチップとに共用することができ、かつ、マルチチップ型半導体装置に用いた場合には、低消費電力動作および高速動作が可能になる。
【００４７】
図５は、この発明の他の実施形態の構成を説明するためのブロック図である。図５には、図１および図２に示されたチップ・オン・チップ構造のマルチチップ型半導体装置の子チップ２の他の構成例であって、内部回路への信号入力部の構成が示されている。なお、図５において、上述の図３に示された各部に対応する部分には、同一の参照符号を付して示すこととし、重複した説明を省く。
【００４８】
この実施形態においては、子チップ２の基体をなす半導体基板には、アナログ回路を有する内部回路２５Ａが形成されている。この内部回路２５Ａと、外部接続用パッドＰexおよびチップ接続パッドＰＤとの間に介装されている切り換え回路ＳＷ２は、一対のアナログスイッチＳ１，Ｓ２を備えている。一方のアナログスイッチＳ１は、外部接続用パッドＰexと内部回路２５との間を開閉するようになっており、他方のアナログスイッチＳ２は、チップ接続パッドＰＤと内部回路２５との間を開閉するようになっている。アナログスイッチＳ１の制御入力端子には、切り換え制御入力パッドＰＤswからの切り換え制御信号が反転して入力されるようになっており、アナログスイッチＳ２の制御入力端子には、切り換え制御入力パッドＰＤswからの切り換え制御信号が反転することなく入力されるようになっている。
【００４９】
子チップ２を親チップ１に接合していない状態では、切り換え制御入力パッドＰＤswが接続されている配線４２はグランド電位となるので、アナログスイッチＳ１は導通するが、アナログスイッチＳ２は遮断状態となる。ゆえに、内部回路２５は、外部接続用パッドＰexにのみ接続され、チップ接続パッドＰＤとの間は遮断される。この状態では、外部接続用パッドＰexにテストプローブを接続して内部回路２５Ａの機能テストを行うことができ、その際に、過大なサージ電圧が入力されれば、このサージ電圧は、サージ保護回路２６によって吸収される。したがって、内部回路２５Ａが破壊されることはない。
【００５０】
また、子チップ２を親チップ１に接合した状態では、切り換え制御入力パッドＰＤswに電源電圧Ｖccが与えられるので、アナログスイッチＳ１は遮断状態となり、アナログスイッチＳ２は導通状態となる。したがって、内部回路２５は、チップ接続パッドＰＤにのみ接続され、外部接続用パッドＰexとは切り離される。この状態では、内部回路２５は、寄生容量が極めて小さな状態で親チップ１に接続されるから、低消費電力で、かつ、高速な動作が可能なマルチチップ型半導体装置が構成されることになる。
【００５１】
子チップ２を単体のチップとして用いる場合には、外部接続用パッドＰexを、モールド樹脂のパッケージ外に引き出されるリードフレームにボンディングワイヤで接続すればよい。この場合に、リードフレームを介してサージ電圧が印加されたとしても、このサージ電圧は、サージ保護回路２６によって吸収され、内部回路２５Ａが破壊に至ることはない。
【００５２】
一方、内部回路２５Ａからの信号出力がある場合の信号出力部の構成は、上述した信号入力部の構成とほぼ同様である。ただし、外部接続用パッドＰexに接続される配線には、必要に応じて、ドライバ回路が介装される。この場合、子チップ２を親チップ１に接合した状態では、ドライバ回路の寄生容量は内部回路２５Ａから切り離されるので、低消費電力で高速な動作が保証される。
【００５３】
以上、この発明のいくつかの実施形態について説明したが、この発明は他の形態で実施することも可能である。たとえば、上述の実施形態では、子チップ２にバンプＢを設けているが、親チップ１側に同様のバンプを設けてもよく、親チップ１および子チップ２の両方にバンプを設けて、バンプ同士を接合することによって親チップ１および子チップ２のチップ・オン・チップ接合を達成してもよい。
【００５４】
また、親チップ１と子チップ２と接合する金属隆起部は、さほどの高さを要しないので、一般に電解めっきまたは無電解めっきによって形成されるバンプのほかにも、金属蒸着膜のような金属薄膜で構成することもできる。
さらに、上記の実施形態では、親チップ１の表面１１に１つの子チップ２が接合される場合について説明したが、親チップ１の表面１１に２つ以上の子チップを接合するようにしてもよい。
【００５５】
また、上記の実施形態では、親チップ１および子チップ２がバンプＢを介して接合されたチップ・オン・チップ構造のマルチチップ型半導体装置を例に挙げたが、親チップの表面に子チップ２の裏面（活性表層領域とは反対側の面）を対向させて接合し、チップ接続パッド間の接続をワイヤボンディングにより行う構成のチップ・オン・チップ構造の装置にも、この発明を適用することが可能である。また、ワイヤボンディングにより半導体チップ間が接続される場合には、必ずしもチップ・オン・チップ構造をとる必要はない。さらに、配線基板上に複数の半導体チップが接合され、この配線基板を介して半導体チップ間の接続が達成される構成の半導体装置に対しても、この発明を適用することが可能である。
【００５６】
さらに、上記の実施形態では、親チップ１および子チップ２は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、ガリウム砒素半導体やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第１の半導体チップと第２の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【００５７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るマルチチップ型半導体装置の分解斜視図である。
【図２】上記マルチチップ型半導体装置の断面図である。
【図３】子チップの信号入力部の電気的構成を示すブロック図である。
【図４】子チップの信号出力部の電気的構成を示すブロック図である。
【図５】アナログ回路からなる内部回路を有する子チップの電気的構成を示すブロック図である。
【図６】従来の半導体チップのパッドに関連する電気的構成を示すブロック図である。
【符号の説明】
１ 親チップ
２ 子チップ
２５，２５Ａ 内部回路
２６ サージ保護回路
ＳＷ，ＳＷ１，ＳＷ２ 切り換え回路
ＰＤ，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４ チップ接続パッド
ＰＭ，ＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４ チップ接続パッド
Ｐex 外部接続用パッド（チップ接続外用途用パッド）
ＰＤsw 切り換え制御入力パッド
ＰＭsw 切り換え制御出力パッド
Ｂ バンプ
Ｄ ドライバ回路

Claims (13)

  1. 半導体基板上に形成された内部回路と、
    上記半導体基板上に形成され、他の半導体チップとのチップ間接続のためのチップ接続パッドと、
    上記半導体基板上に形成され、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、
    上記半導体基板上に形成され、上記内部回路に上記チップ接続パッドまたは上記チップ接続外用途用パッドを選択的に接続する切り換え回路と、
    上記半導体基板上において上記チップ接続外用途用パッドに接続されて形成され、このチップ接続外用途用パッドからの異常な入力から上記内部回路を保護するための保護回路とを含むことを特徴とする半導体チップ。
  2. 上記チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とする請求項１記載の半導体チップ。
  3. 半導体基板上に形成された内部回路と、
    上記半導体基板上に形成され、他の半導体チップとのチップ間接続のためのチップ接続パッドと、
    上記半導体基板上に形成され、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、
    上記半導体基板上に形成され、上記内部回路に上記チップ接続パッドまたは上記チップ接続外用途用パッドを選択的に接続する切り換え回路とを含み、
    上記チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とする半導体チップ。
  4. 上記切り換え回路は、上記チップ接続パッドを介して他の半導体チップとのチップ間接続がされた状態では、上記内部回路を上記チップ接続外用途用パッドから開放して上記チップ接続パッドに接続し、上記チップ接続パッドを介するチップ間接続がされていない状態では、上記内部回路を上記チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とする請求項１ないし３のいずれかに記載の半導体チップ。
  5. 半導体基板上に形成された内部回路と、
    上記半導体基板上に形成され、他の半導体チップとのチップ間接続のためのチップ接続パッドと、
    上記半導体基板上に形成され、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、
    上記半導体基板上に形成され、上記内部回路に上記チップ接続パッドまたは上記チップ接続外用途用パッドを選択的に接続する切り換え回路とを含み、
    上記切り換え回路は、上記チップ接続パッドを介して他の半導体チップとのチップ間接続がされた状態では、上記内部回路を上記チップ接続外用途用パッドから開放して上記チップ接続パッドに接続し、上記チップ接続パッドを介するチップ間接続がされていない状態では、上記内部回路を上記チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とする半導体チップ。
  6. 上記半導体基板上において上記切り換え回路に接続して形成され、この切り換え回路の切り換え動作を制御するための切り換え制御信号が入力される切り換え制御入力パッドをさらに含むことを特徴とする請求項４または５に記載の半導体チップ。
  7. 上記切り換え制御入力パッドは、他の半導体チップにおいて所定電圧が導出されるパッドに接続されるものであり、
    上記切り換え回路は、上記切り換え制御入力パッドへの上記所定電圧の入力に応答して、上記内部回路を上記チップ接続外用途用パッドから開放するとともに上記チップ接続パッドに接続するものであることを特徴とする請求項６記載の半導体チップ。
  8. 第１の半導体チップと第２の半導体チップとを接続して構成されるマルチチップ型半導体装置であって、
    上記第１の半導体チップは、上記第２の半導体チップとのチップ間接続のための第１チップ接続パッドを有し、
    上記第２の半導体チップは、上記第１の半導体チップとのチップ間接続のための第２チップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、当該第２の半導体チップの内部回路に上記第２チップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路と、この切り換え回路の切り換え動作を制御するための切り換え制御信号が与えられる切り換え制御入力パッドと、上記チップ接続外用途用パッドに接続されて形成され、このチップ接続外用途用パッドからの異常な入力から上記内部回路を保護するための保護回路とを有し、
    上記第１の半導体チップは、さらに、上記切り換え制御入力パッドに接続されて切り換え制御信号を与える切り換え制御出力パッドを有していることを特徴とするマルチチップ型半導体装置。
  9. 上記第２の半導体チップにおいて上記第２チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とする請求項８記載のマルチチップ型半導体装置。
  10. 第１の半導体チップと第２の半導体チップとを接続して構成されるマルチチップ型半導体装置であって、
    上記第１の半導体チップは、上記第２の半導体チップとのチップ間接続のための第１チップ接続パッドを有し、
    上記第２の半導体チップは、上記第１の半導体チップとのチップ間接続のための第２チップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、当該第２の半導体チップの内部回路に上記第２チップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路と、この切り換え回路の切り換え動作を制御するための切り換え制御信号が与えられる切り換え制御入力パッドとを有し、
    上記第１の半導体チップは、さらに、上記切り換え制御入力パッドに接続されて切り換え制御信号を与える切り換え制御出力パッドを有しており、
    上記第２の半導体チップにおいて上記第２チップ接続パッドに付随する寄生容量は、上記チップ接続外用途用パッドに付随する寄生容量よりも小さくなっていることを特徴とするマルチチップ型半導体装置。
  11. 上記切り換え回路は、上記第１の半導体チップの切り換え制御出力パッドから出力される切り換え制御信号が入力されているときには、上記内部回路を上記チップ接続外用途用パッドから開放して上記第２チップ接続パッドに接続し、上記第１の半導体チップの切り換え制御出力パッドから出力される切り換え制御信号が入力されていないときには、上記内部回路を上記第２チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とする請求項８ないし１０のいずれかに記載のマルチチップ型半導体装置。
  12. 第１の半導体チップと第２の半導体チップとを接続して構成されるマルチチップ型半導体装置であって、
    上記第１の半導体チップは、上記第２の半導体チップとのチップ間接続のための第１チップ接続パッドを有し、
    上記第２の半導体チップは、上記第１の半導体チップとのチップ間接続のための第２チップ接続パッドと、チップ間接続以外の用途に使用されるチップ接続外用途用パッドと、当該第２の半導体チップの内部回路に上記第２チップ接続パッドまたはチップ接続外用途用パッドを選択的に接続する切り換え回路と、この切り換え回路の切り換え動作を制御するための切り換え制御信号が与えられる切り換え制御入力パッドとを有し、
    上記第１の半導体チップは、さらに、上記切り換え制御入力パッドに接続されて切り換え制御信号を与える切り換え制御出力パッドを有しており、
    上記切り換え回路は、上記第１の半導体チップの切り換え制御出力パッドから出力される切り換え制御信号が入力されているときには、上記内部回路を上記チップ接続外用途用パッドから開放して上記第２チップ接続パッドに接続し、上記第１の半導体チップの切り換え制御出力パッドから出力される切り換え制御信号が入力されていないときには、上記内部回路を上記第２チップ接続パッドから開放して上記チップ接続外用途用パッドに接続するものであることを特徴とするマルチチップ型半導体装置。
  13. 上記第１の半導体チップの表面に上記第２の半導体チップが重ねて接合され、これらの第１および第２の半導体チップがチップ・オン・チップ構造で接合されていることを特徴とする請求項８ないし１２のいずれかに記載のマルチチップ型半導体装置。
JP02269099A 1999-01-29 1999-01-29 半導体チップおよびマルチチップ型半導体装置 Expired - Fee Related JP3876088B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP02269099A JP3876088B2 (ja) 1999-01-29 1999-01-29 半導体チップおよびマルチチップ型半導体装置
US09/241,625 US6236109B1 (en) 1999-01-29 1999-02-01 Multi-chip chip scale package
US09/493,249 US6507117B1 (en) 1999-01-29 2000-01-28 Semiconductor chip and multichip-type semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP02269099A JP3876088B2 (ja) 1999-01-29 1999-01-29 半導体チップおよびマルチチップ型半導体装置
US09/241,625 US6236109B1 (en) 1999-01-29 1999-02-01 Multi-chip chip scale package

Publications (2)

Publication Number Publication Date
JP2000223652A JP2000223652A (ja) 2000-08-11
JP3876088B2 true JP3876088B2 (ja) 2007-01-31

Family

ID=26359946

Family Applications (1)

Application Number Title Priority Date Filing Date
JP02269099A Expired - Fee Related JP3876088B2 (ja) 1999-01-29 1999-01-29 半導体チップおよびマルチチップ型半導体装置

Country Status (2)

Country Link
US (1) US6236109B1 (ja)
JP (1) JP3876088B2 (ja)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5688716A (en) * 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US6848173B2 (en) * 1994-07-07 2005-02-01 Tessera, Inc. Microelectric packages having deformed bonded leads and methods therefor
US6549666B1 (en) * 1994-09-21 2003-04-15 Ricoh Company, Ltd Reversible embedded wavelet system implementation
US6586845B1 (en) * 1998-10-28 2003-07-01 Shinko Electric Industries Co., Ltd. Semiconductor device module and a part thereof
CA2353496C (en) * 1998-12-04 2007-11-13 Thin Film Electronics Asa Scalable data processing apparatus
US6965166B2 (en) * 1999-02-24 2005-11-15 Rohm Co., Ltd. Semiconductor device of chip-on-chip structure
KR100333384B1 (ko) * 1999-06-28 2002-04-18 박종섭 칩 사이즈 스택 패키지 및 그의 제조방법
US6404046B1 (en) * 2000-02-03 2002-06-11 Amkor Technology, Inc. Module of stacked integrated circuit packages including an interposer
US6624507B1 (en) 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
US6765275B1 (en) 2000-05-09 2004-07-20 National Semiconductor Corporation Two-layer electrical substrate for optical devices
US6642613B1 (en) 2000-05-09 2003-11-04 National Semiconductor Corporation Techniques for joining an opto-electronic module to a semiconductor package
US6767140B2 (en) * 2000-05-09 2004-07-27 National Semiconductor Corporation Ceramic optical sub-assembly for opto-electronic module utilizing LTCC (low-temperature co-fired ceramic) technology
US6916121B2 (en) 2001-08-03 2005-07-12 National Semiconductor Corporation Optical sub-assembly for optoelectronic modules
US6707140B1 (en) * 2000-05-09 2004-03-16 National Semiconductor Corporation Arrayable, scaleable, and stackable molded package configuration
US6556409B1 (en) * 2000-08-31 2003-04-29 Agere Systems Inc. Integrated circuit including ESD circuits for a multi-chip module and a method therefor
US6781225B2 (en) * 2000-09-15 2004-08-24 Chipmos Technologies Inc. Glueless integrated circuit system in a packaging module
JP5044868B2 (ja) * 2000-11-17 2012-10-10 富士通セミコンダクター株式会社 半導体装置およびマルチチップモジュール
US6472747B2 (en) * 2001-03-02 2002-10-29 Qualcomm Incorporated Mixed analog and digital integrated circuits
US20020127771A1 (en) * 2001-03-12 2002-09-12 Salman Akram Multiple die package
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
US6441483B1 (en) * 2001-03-30 2002-08-27 Micron Technology, Inc. Die stacking scheme
US7023705B2 (en) 2001-08-03 2006-04-04 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US7269027B2 (en) * 2001-08-03 2007-09-11 National Semiconductor Corporation Ceramic optical sub-assembly for optoelectronic modules
US6613606B1 (en) * 2001-09-17 2003-09-02 Magic Corporation Structure of high performance combo chip and processing method
US6973225B2 (en) * 2001-09-24 2005-12-06 National Semiconductor Corporation Techniques for attaching rotated photonic devices to an optical sub-assembly in an optoelectronic package
US7030488B2 (en) * 2001-10-30 2006-04-18 Intel Corporation Packaged combination memory for electronic devices
US6848625B2 (en) * 2002-03-19 2005-02-01 Tokyo Electron Limited Process liquid supply mechanism and process liquid supply method
US6677672B2 (en) 2002-04-26 2004-01-13 Semiconductor Components Industries Llc Structure and method of forming a multiple leadframe semiconductor device
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
JP2004140169A (ja) 2002-10-17 2004-05-13 Rohm Co Ltd パッケージ型半導体装置
KR100508682B1 (ko) * 2002-11-20 2005-08-17 삼성전자주식회사 더미 와이어를 이용한 열방출형 적층 칩 패키지
TWI284395B (en) * 2002-12-30 2007-07-21 Advanced Semiconductor Eng Thermal enhance MCM package
US7135780B2 (en) * 2003-02-12 2006-11-14 Micron Technology, Inc. Semiconductor substrate for build-up packages
US6936929B1 (en) * 2003-03-17 2005-08-30 National Semiconductor Corporation Multichip packages with exposed dice
US6812558B2 (en) * 2003-03-26 2004-11-02 Northrop Grumman Corporation Wafer scale package and method of assembly
US7414505B2 (en) * 2003-05-13 2008-08-19 Samsung Electronics Co., Ltd. High frequency inductor having low inductance and low inductance variation and method of manufacturing the same
US7156562B2 (en) * 2003-07-15 2007-01-02 National Semiconductor Corporation Opto-electronic module form factor having adjustable optical plane height
US6985668B2 (en) * 2003-07-15 2006-01-10 National Semiconductor Corporation Multi-purpose optical light pipe
KR100994768B1 (ko) * 2003-12-08 2010-11-16 삼성전자주식회사 동영상 부호화를 위한 움직임 추정 방법 및 이를 구현하기위한 프로그램이 기록된 기록 매체
ES2350007T3 (es) * 2004-02-12 2011-01-14 Askoll Holding S.R.L. Componente electrónico discreto y método de ensamblaje relacionado.
KR100630685B1 (ko) * 2004-06-22 2006-10-02 삼성전자주식회사 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지
US7217597B2 (en) 2004-06-22 2007-05-15 Micron Technology, Inc. Die stacking scheme
US8707553B2 (en) * 2004-07-08 2014-04-29 International Business Machines Corporation Method and system for improving alignment precision of parts in MEMS
DE102004042145A1 (de) * 2004-08-31 2006-03-02 Infineon Technologies Ag Chipmodul
JP4831949B2 (ja) * 2004-09-08 2011-12-07 株式会社デンソー 物理量センサ装置
US7323968B2 (en) * 2005-12-09 2008-01-29 Sony Corporation Cross-phase adapter for powerline communications (PLC) network
US7518230B2 (en) 2005-12-14 2009-04-14 Rohm Co., Ltd Semiconductor chip and semiconductor device
US20110147910A1 (en) * 2009-12-21 2011-06-23 Micron Technology, Inc. Method for stacking die in thin, small-outline package
US8399997B2 (en) * 2011-06-10 2013-03-19 Shanghai Kalhong Electronic Company Limited Power package including multiple semiconductor devices
US9055701B2 (en) * 2013-03-13 2015-06-09 International Business Machines Corporation Method and system for improving alignment precision of parts in MEMS
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US9070392B1 (en) 2014-12-16 2015-06-30 Hutchinson Technology Incorporated Piezoelectric disk drive suspension motors having plated stiffeners
JP6689294B2 (ja) 2015-06-30 2020-04-28 ハッチンソン テクノロジー インコーポレイテッドＨｕｔｃｈｉｎｓｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 金誘電体接合部の信頼性を向上させたディスクドライブヘッドサスペンション構造
US9754864B1 (en) * 2016-06-23 2017-09-05 Alpha And Omega Semiconductor Incorporated Semiconductor power device having single in-line lead module and method of making the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5182631A (en) * 1988-04-15 1993-01-26 Nippon Telegraph And Telephone Corporation Film carrier for RF IC
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
JPH0831988A (ja) * 1994-07-20 1996-02-02 Nec Corp テープキャリアパッケージの封止構造
JP3129928B2 (ja) * 1995-03-30 2001-01-31 シャープ株式会社 樹脂封止型半導体装置
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US5790384A (en) * 1997-06-26 1998-08-04 International Business Machines Corporation Bare die multiple dies for direct attach
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package

Also Published As

Publication number Publication date
US6236109B1 (en) 2001-05-22
JP2000223652A (ja) 2000-08-11

Similar Documents

Publication Publication Date Title
JP3876088B2 (ja) 半導体チップおよびマルチチップ型半導体装置
JP3754221B2 (ja) マルチチップ型半導体装置
US5955762A (en) Microelectronic package with polymer ESD protection
US6303996B2 (en) High performance sub-system design and assembly
US7535102B2 (en) High performance sub-system design and assembly
US20020180025A1 (en) Semiconductor device and method of stacking semiconductor chips
US6529062B2 (en) Power module
JP2012186484A (ja) 多チップモジュール用ｅｓｄ回路を含む集積回路及びその方法
US6091138A (en) Multi-chip packaging using bump technology
JP2012004210A (ja) 半導体集積回路装置およびその製造方法
US6507117B1 (en) Semiconductor chip and multichip-type semiconductor device
KR100702970B1 (ko) 이원 접속 방식을 가지는 반도체 패키지 및 그 제조 방법
JP4776861B2 (ja) 半導体装置
KR101065165B1 (ko) 반도체 장치 패키지의 본드 와이어 재 루트를 위한 디스크리트 도전층을 사용한 반도체 장치
JP2000227457A (ja) 半導体装置
JPH09120974A (ja) 半導体装置
JP5085829B2 (ja) 集積回路チップ構造
JP4264640B2 (ja) 半導体装置の製造方法
US9721928B1 (en) Integrated circuit package having two substrates
JP2780355B2 (ja) 半導体集積回路装置
JPH0669276A (ja) 半導体装置
JP3692186B2 (ja) 半導体装置
JP3718370B2 (ja) マルチチップ型半導体装置
JP3495281B2 (ja) 半導体装置
KR20050049379A (ko) 집적 회로 다이의 내부 신호 패드로의 접근 제공 방법 및패키지 집적 회로

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091102

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees