JP3754221B2 - マルチチップ型半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置に関する。
【0002】
【従来の技術】
ユーザが所望の回路をプログラムすることができるFPGA(フィールドプログラマブルゲートアレイ)は、とくに、多品種少量生産品に利用されることが多い。
従来から用いられているFPGAは、図5に示すように、プログラマブルゲートアレイ101と、このプログラマブルゲートアレイ101のスイッチの状態を設定するためのSRAM(スタティックRAM)102とをCMOSプロセスで集積したFPGAチップ100からなる。そして、このFPGAチップ100を内蔵したICパッケージに、EPROM110が外付けされる。このEPROM110に、プログラマブルゲートアレイ101のスイッチの状態を設定するためのスイッチ設定情報を書き込むことにより、所望の回路が得られる。
【0003】
FPGAチップ100およびEPROM110は、それぞれ、別のICパッケージに収容され、これらの間の接続は、プリント配線基板を介して達成されるようになっているのが一般的である。
【0004】
【発明が解決しようとする課題】
しかし、上述の構成では、FPGAチップ100には、EPROM110との接続のための接続パッドを設けなければならないから、その分、チップ面積が大きくなったり、プログラマブルゲートアレイ101への信号の入出力数が制限されたりするという問題がある。
【0005】
この問題は、FPGAとEPROMとを1チップに集積することによって解決されるであろうが、ゲートアレイとEPROMとを共通のチップ上に形成するプロセスは極めて複雑であり、コストの大幅な増加につながるため、好ましい解決方法とは言えない。
また、FPGAがEPROMとともに組み込まれた電子機器が市場に出回ると、EPROMの内容が、第三者によって容易に読み出されるおそれがあり、このEPROMの記憶データの秘密性が保持できないことも、問題となっていた。
【0006】
そこで、この発明の目的は、上述の技術的課題を解決し、外部接続端子数を少なくすることができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供することである。
また、この発明の他の目的は、設定情報の秘密性を良好に保持することができる、フィールドプログラマブルゲートアレイを有するマルチチップ型半導体装置を提供することである。
【0007】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項1記載の発明は、フィールドプログラマブルゲートアレイを有する第1の半導体チップと、上記フィールドプログラマブルゲートアレイの回路設定のための設定情報を記憶するための書き込み可能な不揮発性メモリを有する第2の半導体チップと、上記第1の半導体チップと上記第2の半導体チップとを接続するチップ間接続部材とを含み、上記第1の半導体チップは、上記不揮発性メモリのプログラム端子と、上記フィールドプログラマブルゲートアレイの入出力端子とに共通に用いられる外部接続端子と、この外部接続端子を上記不揮発性メモリまたは上記フィールドプログラマブルゲートアレイに選択的に接続する切り換え回路とを含むものであることを特徴とするマルチチップ型半導体装置である。
【0008】
上記の構成によれば、第1の半導体チップに形成されたフィールドプログラマブルゲートアレイの設定情報は、第2の半導体チップに形成された不揮発性メモリに記憶されるようになっていて、これらの第1および第2の半導体チップは、チップ間接続部材によって、互いに接続されるようになっている。そして、第1および第2の半導体チップは、たとえば、共通のパッケージ内に封止されるなどして、マルチチップ型半導体装置を構成している。
【0009】
これにより、フィールドプログラマブルゲートアレイの回路を設定するための外部接続端子を省くことができるから、外部接続端子数を少なくすることができ、フィールドプログラマブルゲートアレイの入出力数についての制限が少なくなる。
また、フィールドプログラマブルゲートアレイと不揮発性メモリとは、別のチップ上に形成されるので、製造プロセスが複雑になることもない。
【0012】
また、この発明では、第1の半導体チップは、不揮発性メモリのプログラムと、フィールドプログラマブルゲートアレイに対する入出力とに共通に用いられる外部接続端子を有している。そして、切り換え回路によってこの外部接続端子の接続を切り換える構成となっているので、外部接続端子を効果的に削減できる。これにより、第1半導体チップのチップ面積の削減に寄与することができ、また、フィールドプログラマブルゲートアレイの入出力数に対する制限も軽減できる。
なお、上記チップ間接続部材は、ボンディングワイヤであってもよい。また、請求項3に記載されているようなチップ・オン・チップ構造が採用される場合には、第1および/または第2の半導体チップの表面に形成された金属隆起電極であってもよい。この金属隆起電極は、厚膜状のバンプであってもよく、バンプほどは高さの高くない金属薄膜(たとえば、金属蒸着膜)であってもよい。
【0013】
請求項2記載の発明は、上記外部接続端子と上記不揮発性メモリとの間の接続を永久的に遮断する設定情報保護機構をさらに含むことを特徴とする請求項1記載のマルチチップ型半導体装置である。
この構成によれば、不揮発性メモリに設定情報を書き込んだ後に、設定情報保護機構により、不揮発性メモリと外部接続端子との間を永久的に遮断すれば、不揮発性メモリへの外部からのアクセスが不可能な状態となる。これにより、不揮発性メモリの設定情報の秘密性が保持される。
【0014】
請求項3記載の発明は、上記第1の半導体チップの表面に上記第2の半導体チップが重ねて接合され、これらの第1および第2の半導体チップがチップ・オン・チップ構造で接合されていることを特徴とする請求項1または2に記載のマルチチップ型半導体装置である。
この構成によれば、第1および第2の半導体チップが重ねて接合されているので、マルチチップ型半導体装置は、実質的に1チップとして取り扱うことができ、マスク方式のASIC(Application Specific Integrated Circuit)とほぼ同一形状となる。したがって、別パッケージのEPROMが必要であった従来技術に比較して、格段に専有面積が減少するうえ、マスク式のASICとの置き換えをも容易に行うことができる。
【0015】
しかも、チップ・オン・チップ構造では、チップ間の配線長が極めて短くなるので、外部からのノイズの影響を受けにくく、また、高速な動作が可能であるという効果をも奏することができる。
【0016】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の第1の実施形態に係るマルチチップ型半導体装置の分解斜視図であり、図2は、当該半導体装置の断面図である。この半導体装置は、第1の半導体チップとしての親チップ1の表面11に、第2の半導体チップとしての子チップ2を重ね合わせて接合した、いわゆるチップ・オン・チップ(Chip-On-Chip)構造を有している。このチップ・オン・チップ構造のマルチチップ型半導体装置は、外部との接続のためのリードフレーム14が引き出された状態で樹脂モールドされ、パッケージ40に納められている。
【0017】
親チップ1は、たとえばシリコンチップからなっており、フィールドプログラマブルゲートアレイ(FPGA)回路を内部に有している。この親チップ1の表面11は、親チップ1の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、所定の位置において、外部接続用の複数のパッド12が、ほぼ矩形の平面形状を有する親チップ1の表面11の周縁付近に露出して配置されている。この外部接続パッド12は、ボンディングワイヤ13によってリードフレーム14に接続されている。
【0018】
親チップ1の内方の領域には、子チップ2の接合領域15が設定されており、この接合領域15には、子チップ2とのチップ間接続のためのチップ接続パッドPMが、複数個(図1では8個のみ図示)形成されている。
子チップ2は、たとえばシリコンチップからなっており、EPROM(消去可能なプログラム可能読取り専用記憶装置)などからなる、FPGAのスイッチ状態を設定するための不揮発性のメモリ回路(以下、「不揮発性コンフィギュレーションメモリ回路」という。)を内部に有している。この子チップ2の表面21は、子チップ2の基体をなす半導体基板においてトランジスタなどの機能素子が形成された活性表層領域側の表面であり、最表面は、絶縁物の保護膜で覆われている。この保護膜上には、親チップ1とのチップ間接続のためのチップ接続パッドPDが、複数個(図1では8個のみ図示)形成されている。
【0019】
子チップ2のチップ接続パッドPD上には、耐酸化性の金属、たとえば、金、鉛、プラチナ、銀またはイリジウムからなるバンプBがそれぞれ形成されていて、チップ間接続部材をなす金属隆起電極を構成している。
子チップ2は、表面21を親チップ1の表面11に対向させた状態で親チップ1に接合されている。この接合は、バンプBを接合領域15のチップ接続パッドPMにそれぞれ当接させた状態で、親チップ1と子チップ2とを相互に圧着することにより達成される。この圧着の際、必要に応じて親チップ1および/または子チップ2に超音波振動を与えることにより、バンプBとチップ接続パッドPMとの確実な接合が達成される。
【0020】
図3は、上述のマルチチップ型半導体装置の電気的構成を示すブロック図である。親チップ1は、FPGA回路50(プログラマブルゲートアレイ)と切り換え回路51とを内部回路として有しており、FPGAチップを構成している。子チップ2は、不揮発性コンフィギュレーションメモリ回路60(以下「コンフィギュレーションメモリ回路60」という。)を内部回路として有しており、コンフィギュレーションメモリチップを構成している。
【0021】
親チップ1と子チップ2とを接合した状態では、コンフィギュレーションメモリ回路60は、所定のチップ接続パッドPM,PDおよびバンプBが形成するチップ間接続部C1を介して、FPGA回路50に接続される。FPGA回路50の内部のスイッチは、コンフィギュレーションメモリ回路60に記憶されている設定情報に従って切り換えられる。したがって、コンフィギュレーションメモリ回路60に、所望の回路に対応した設定情報を書き込んでおけば、FPGA回路50は、所望の構成の回路を形成する。
【0022】
FPGA回路50の入出力ライン65は、外部接続パッド12に接続されている。入出力ライン65の一部は、切り換え回路51を介して外部接続パッド12に接続されている。切り換え回路51は、入出力ライン65に接続されているとともに、所定のチップ接続パッドPM,PDおよびバンプBが形成するチップ間接続部C2を介して、コンフィギュレーションメモリ回路60に接続されている。
【0023】
切り換え回路51は、個々のチップ間接続部C2に対応するスイッチSW1,SW2,・・・・・・を有している。各スイッチSW1,SW2,・・・・・・は、外部接続パッド12と入出力ライン65を接続する状態と、外部接続パッド12とチップ間接続部C2とを接続する状態とに切り換えることができる。切り換えスイッチSW1,SW2,・・・・・・に接続された外部接続パッド12およびそれらに接続されるリードフレーム14は、コンフィギュレーションメモリ回路60のプログラムのためのプログラム端子と、FPGA回路50の入出力端子とに共通に用いられる外部接続端子を成している。切り換えスイッチSW1,SW2,・・・・・・は、所定の外部接続パッド12から入力される切り換え制御信号によって、上記2つの状態のいずれかをとる。
【0024】
この半導体装置の使用に際しては、まず、切り換え回路51のスイッチSW1,SW2,・・・・・・をコンフィギュレーションメモリ回路60側に接続するための切り換え制御信号が入力される。この状態で、切り換え回路51に接続されている外部接続パッド12から、コンフィギュレーションメモリ回路60に、FPGA回路50の回路設定のための設定情報が書き込まれる。この設定情報の書き込みの後には、切り換え制御信号は、スイッチSW1,SW2,・・・・・・をFPGA回路50の入出力ライン65側に接続する状態とされる(たとえば、切り換え制御信号を入力するための外部接続パッド12を開放状態とする。)。これにより、切り換え回路51に接続されている外部接続パッド12は、FPGA回路50の入出力のために使用可能な状態となる。
【0025】
コンフィギュレーションメモリ回路60への設定情報の書き込みが完了すれば、FPGA回路50は、その設定情報に従う回路を形成する。そして、コンフィギュレーションメモリ回路60は、当該設定情報を不揮発に記憶するので、この半導体装置への電源の供給が遮断されて、その後に、再びこの半導体装置を用いるときには、FPGA回路50は、当初から所望の回路を形成することになる。
【0026】
このように、この実施形態によれば、FPGA回路50を内蔵した親チップ1と、コンフィギュレーションメモリ回路60を内蔵した子チップ2とをチップ・オン・チップ接合することによって、実質的に1チップとして取り扱うことが可能なマルチチップ型半導体装置を構成している。これにより、設定情報を記憶するEPROMを外付けすることなく所望の回路を構成することができるから、外部接続端子数を少なくすることができる。別の観点から見れば、外部接続端子のほぼすべてをFPGA回路50への入出力のために用いることができるので、入出力数の制限を少なくすることができる。
【0027】
しかも、外付けのEPROMが不要であるから、マスク方式のASICとほぼ同形状のFPGAが実現できることになり、占有面積を格段に減少させることができるうえ、マスク方式のASICとの置き換えをも容易に行うことができる。さらに、この実施形態の構成では、外部接続パッド12の一部が、コンフィギュレーションメモリ回路60へのプログラムと、FPGA回路50への入出力とに共用されているので、これによっても、外部接続端子の削減が図られており、また、FPGA回路50への入出力数に対する制限の軽減が図られている。
【0028】
図4は、この発明の第2の実施形態に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。この半導体装置は、上述の第1の実施形態に係る半導体装置と類似しているので、図4において、上述の図3に示された各部に対応する部分には、図4の場合と同一の参照符号を付すとともに、上述の図1および図2を再び参照することとする。
【0029】
この実施形態では、コンフィギュレーションメモリ回路60に書き込まれた設定情報に対する外部からのアクセスを禁止するための設定情報保護機構70が備えられている。この設定情報保護機構70は、この実施形態においては、排他的論理和ゲート71と、この排他的論理和ゲート71の両端子間に接続されたアンチヒューズ72とで構成されている。排他的論理和ゲート71の一対の入力端子は、それぞれ外部接続パッド12のうちの所定の一対のパッド121,122に接続されている。そして、排他的論理和ゲート71のパッド121側の入力端子には、抵抗73を介して電源電圧Vccが与えられ、排他的論理和ゲート71のパッド122側の入力端子には、抵抗74を介してグランド電位が与えられるようになっている。
【0030】
切り換え回路51を構成するスイッチSW1,SW2,・・・・・・は、それぞれ、正論理(ハイアクティブ)型ゲートGP(たとえば、NチャンネルMOSトランジスタのゲートにハイレベルが印加されることにより導通)と負論理(ローアクティブ)型ゲートGN(たとえば、正論理型ゲートGPのNチャンネルMOSトランジスタが非導通のときに導通)との対で構成されている。そして、正論理型ゲートGPの一方の出力端子は、チップ間接続部C2を介してコンフィギュレーションメモリ回路60に接続されており、負論理型ゲートGNの一方の出力端子は、入出力ライン65を介してFPGA50に接続されている。正論理型ゲートGPおよび負論理型ゲートGNの各他方の出力端子は、外部接続パッド12に共通に接続されている。
【0031】
正論理型ゲートGPおよび負論理型ゲートGNの各制御入力端子には、切り換え制御ライン78を介して、排他的論理和ゲート71の出力信号が切り換え制御信号として入力されるようになっている。
コンフィギュレーションメモリ回路60にFPGA回路50の回路設定のための設定情報をプログラムするときには、排他的論理和ゲート71の両端子に接続されたパッド121,121は、いずれも開放状態とされる。また、初期状態では、アンチヒューズ72は、遮断状態となっている。したがって、排他的論理和ゲート71には、一方の入力端子からは電源電圧Vccが入力され、他方の端子からはグランド電位が与えられる。そのため、排他的論理和ゲート71の出力信号は、ハイレベルとなる。したがって、正論理型ゲートGPは導通状態となり、負論理型ゲートGNは遮断状態となる。よって、この状態では、切り換え回路51に接続されている外部接続パッド12を介して、コンフィギュレーションメモリ回路60をプログラムすることができる。
【0032】
一方、コンフィギュレーションメモリ回路60のプログラムが終了した後には、パッド121,122間に適当な電圧が印加される。これにより、アンチヒューズ72は、排他的論理和ゲート71の両端子間を短絡した状態となり、この状態は、パッド121,122間への電圧の印加を停止した後も、永久的に保持される。したがって、以後は、排他的論理和ゲート71の出力信号は、パッド121,122への電圧印加状態に関わりなく、ローレベルとなる。これにより、負論理型ゲートGNは導通状態となり、正論理型ゲートGPは遮断状態となって、以後は、正論理型ゲートGPが導通することはない。
【0033】
したがって、切り換え回路51に接続された外部接続パッド12からは、専ら、FPGA回路50へのアクセスのみが可能であって、コンフィギュレーションメモリ回路60へのアクセスは不可能になる。これにより、コンフィギュレーションメモリ回路60の内容が読み出されたりすることがなくなるから、コンフィギュレーションメモリ回路60の設定情報の秘密性を保持することができる。
【0034】
以上、この発明の2つの実施形態について説明したが、この発明は他の形態でも実施することが可能である。たとえば、上述の実施形態では、コンフィギュレーションメモリ回路60に対するプログラムは、切り換え回路51に接続された外部接続パッド12のみを用いて行われるようになっているが、コンフィギュレーションメモリ回路60に対するプログラムのための配線の一部は、切り換え回路51を介さずに専用の外部接続パッド12に接続されていてもよい。
【0035】
また、上述の実施形態では、子チップ2にバンプBを設けているが、親チップ1側に同様のバンプを設けてもよく、親チップ1および子チップ2の両方にバンプを設けて、バンプ同士を接合することによって親チップ1および子チップ2のチップ・オン・チップ接合を達成してもよい。
また、親チップ1と子チップ2と接合する金属隆起電極は、さほどの高さを要しないので、一般に電解めっきまたは無電解めっきによって形成されるバンプのほかにも、金属蒸着膜のような金属薄膜で構成することもできる。
【0036】
さらに、上記の実施形態では、親チップ1および子チップ2がバンプBを介して接合されたチップ・オン・チップ構造のマルチチップ型半導体装置を例に挙げたが、親チップの表面に子チップ2の裏面(活性表層領域とは反対側の面)を対向させて接合し、チップ接続パッド間の接続をワイヤボンディングにより行う構成のチップ・オン・チップ構造の装置にも、この発明を適用することが可能である。また、ワイヤボンディングにより半導体チップ間が接続される場合には、必ずしもチップ・オン・チップ構造をとる必要はない。さらに、配線基板上に複数の半導体チップが接合され、この配線基板を介して半導体チップ間の接続が達成される構成の半導体装置に対しても、この発明を適用することが可能である。
【0037】
さらに、上記の実施形態では、親チップ1および子チップ2は、いずれもシリコンからなるチップであることとしたが、シリコンの他にも、化合物半導体(ガリウム砒素半導体等)やゲルマニウム半導体などの他の任意の半導体材料を用いた半導体チップをこの発明の半導体装置に適用することができる。この場合に、第1の半導体チップと第2の半導体チップとの半導体材料は、同じでもよいし異なっていてもよい。
【0038】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係るマルチチップ型半導体装置の分解斜視図である。
【図2】上記マルチチップ型半導体装置の断面図である。
【図3】上記マルチチップ型半導体装置の電気的構成を示すブロック図である。
【図4】この発明の第2の実施形態に係るマルチチップ型半導体装置の電気的構成を示すブロック図である。
【図5】従来のFPGAの構成を説明するためのブロック図である。
【符号の説明】
1 親チップ(第1の半導体チップ)
2 子チップ(第2の半導体チップ)
12,121,122 外部接続パッド
50 FPGA回路
51 切り換え回路
60 不揮発性コンフィギュレーションメモリ回路
65 入出力ライン
C1,C2 チップ間接続部
PM,PD チップ接続パッド
B バンプ
70 設定情報保護機構
71 排他的論理和ゲート
72 アンチヒューズ
Claims (3)
- フィールドプログラマブルゲートアレイを有する第1の半導体チップと、
上記フィールドプログラマブルゲートアレイの回路設定のための設定情報を記憶するための書き込み可能な不揮発性メモリを有する第2の半導体チップと、
上記第1の半導体チップと上記第2の半導体チップとを接続するチップ間接続部材とを含み、
上記第1の半導体チップは、上記不揮発性メモリのプログラム端子と、上記フィールドプログラマブルゲートアレイの入出力端子とに共通に用いられる外部接続端子と、この外部接続端子を上記不揮発性メモリまたは上記フィールドプログラマブルゲートアレイに選択的に接続する切り換え回路とを含むものである
ことを特徴とするマルチチップ型半導体装置。 - 上記外部接続端子と上記不揮発性メモリとの間の接続を永久的に遮断する設定情報保護機構をさらに含むことを特徴とする請求項1記載のマルチチップ型半導体装置。
- 上記第1の半導体チップの表面に上記第2の半導体チップが重ねて接合され、これらの第1および第2の半導体チップがチップ・オン・チップ構造で接合されていることを特徴とする請求項1または2に記載のマルチチップ型半導体装置。
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