CN103280236A

CN103280236A - 非易失性fpga芯片

Info

Publication number: CN103280236A
Application number: CN2013101785832A
Authority: CN
Inventors: 冯新鹤
Original assignee: Shanghai Integrated Circuit Research and Development Center Co Ltd
Current assignee: Shanghai IC R&D Center Co Ltd
Priority date: 2013-05-14
Filing date: 2013-05-14
Publication date: 2013-09-04

Abstract

一种非易失性FPGA芯片，用于消费类电子产品或便携式电子产品，包括：一FPGA运算单元；一一体式非易失性存储单元，包括多个存储阵列，用于存储FPGA运算单元所需的配置数据；芯片控制单元，分别与非易失性存储器单元、FPGA运算单元连接，用于控制芯片的工作模式；时钟单元，用于向芯片控制单元和FPGA运算单元提供时钟信号；电压转换单元，用于将外部电压信号转换为供FPGA芯片使用的电压信号；其中，各单元分别设置于同一衬底的不同区域，并共同封装为非易失性FPGA芯片。其芯片设计难度相对更为容易、成本较低，上电后可快速获得FPGA功能。

Description

非易失性FPGA芯片

技术领域

本发明涉及FPGA技术，更具体地说，涉及一种非易失性FPGA单元。

背景技术

基于SRAM的现场可编程门阵列（Field-Programmable Gate Array，FPGA），是已得到了广泛应用的成熟技术，但其因配置数据以及编程数据在系统断电时不能保存，而需要在上电时从外部重新读取，使其应用场合受到了很大限制,其安全性也较差，这些缺陷促成了对非易失性FPGA的研究工作。

目前，非易失性FPGA的结构主要包括两种架构，一种基于FLASH存储单元的BIT CELL方式，即与传统基于SRAM的FPGA类似，只不过将SRAM替换成FLASH存储单元，将FLASH存储单元分布在芯片普通逻辑电路当中。该架构的好处是，芯片上电后配置功能实现快；由于FLASH存储单元分散在普通逻辑当中，并非集中占用空间，只要合理设计FPGA内部阵列模块，即可实现较大规模的非易失性FPGA。但是其缺点也比较明显，由于FLASH存储单元分布在普通逻辑单元当中，而FLASH单元又是高压器件，对其编程、擦除操作都需要高压信号参与完成，因此，在芯片的设计上需要单独为其提供专用的高压电源网络，这不仅影响了FPGA中互连布线资源，也占用了普通逻辑单元电源网络空间；同样，FLASH存储单元作为高压器件，为了保证包围它的普通逻辑单元正常工作，FLASH存储单元需要与之隔离处理，这不仅增加了芯片设计时布图难度，也降低芯片对硅的使用效率，集成度也大幅降低；另外，因为FLASH存储单元与普通逻辑单元混杂在一起，本身工艺难度大，产品的成品率也随之降低，这也使得整个生产成本大幅提高。

还有一种架构是把基于SRAM的FPGA芯片和FLASH芯片直接组合在单个封装中，成为“胶水”式非易失性FPGA结构，这种非易失性FPGA结构在芯片上电后并不能立即获得功能，而需要将FLASH芯片中的配置数据加载到基于SRAM的FPGA芯片当中，这使得芯片上电后FPGA功能实现有所滞后，还可能带来安全隐患。

因此，提出一种将非易失性存储单元和FPGA运算单元集成在一块衬底上、进而封装为一块芯片的非易失性FPGA结构，是本发明需要解决的技术问题。

发明内容

本发明的目的在于提供一种将非易失性存储单元和FPGA运算单元封装为一块芯片的非易失性FPGA结构。

为实现上述目的，本发明的技术方案如下：

一种非易失性FPGA芯片，用于消费类电子产品或便携式电子产品，包括：一FPGA运算单元；一一体式非易失性存储单元，包括多个存储阵列，用于存储FPGA运算单元所需的配置数据；芯片控制单元，分别与非易失性存储器单元、FPGA运算单元连接，用于控制芯片的工作模式；其中，工作模式至少包括编程模式和运算模式，编程模式下芯片控制单元对非易失性存储单元进行读写配置数据的操作，运算模式下芯片控制单元将配置数据加载到FPGA运算单元，以启动FPGA运算单元；时钟单元，用于向芯片控制单元和FPGA运算单元提供时钟信号；电压转换单元，用于将外部电压信号转换为供FPGA芯片使用的电压信号；其中，各单元分别设置于同一衬底的不同区域，并共同封装为非易失性FPGA芯片。

优选地，FPGA运算单元基于SRAM，且由多组可配置逻辑单元组成。

优选地，非易失性存储单元为一FLASH阵列存储器。

优选地，芯片控制单元通过地址总线、数据总线和控制总线与FLASH阵列存储器连接。

优选地，非易失性存储单元至少包括第一存储区和第二存储区，第一存储区用于存储所述配置数据，第二存储区用于存储在芯片工作于运算模式下时用户对FPGA运算单元的控制数据和/或FPGA运算单元的状态数据。

本发明提出的非易失性FPGA芯片，将非易失性存储器FLASH阵列，与基于SRAM的FPGA运算单元集成到同一块衬底上，进而经后续工艺封装为一非易失性FPGA芯片。一方面，其中FLASH阵列不是分散的FLSAH存储单元，而可选择由工艺制造厂商提供的稳定成熟的IP核，进而降低了研发成本；另一方面，相比前面提到的架构，由于该芯片结构中FLASH阵列是集中在某个区域，可以与其他普通逻辑单元分离，芯片设计难度也相对更为容易，按照成熟的设计开发流程即可设计实现，不用承担更大的研发风险，也使芯片成本降低。此外，相对于“胶水”式非易失性FPGA结构，本发明提供的非易失性FPGA芯片，为真正的单片芯片结构，在加载存储在FLASH阵列中的配置数据时效率更高，在芯片上电后可快速获得FPGA运算功能，也具有更广的通用性。

附图说明

图1示出本发明实施例的非易失性FPGA芯片模块结构示意图；

图2示出本发明实施例的非易失性FPGA芯片上电流程示意图；

图3示出本发明实施例的非易失性FPGA芯片掉电流程示意图。

具体实施方式

需要说明的是，本发明实施例中提供的IP（Intellectual Property）核是指一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件，其可直接应用于集成电路设计中。

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

如图1所示，本发明一实施例提供的非易失性FPGA芯片10包括如下几个单元：FPGA运算单元101、非易失性存储单元102、芯片控制单元103、时钟单元104、电压转换单元105、复位模块106、多路选择器107和电压监测模块108。该非易失性FPGA芯片10应用于消费类电子产品或便携式电子产品，即电路规模较小的场合，使版图设计易于实现以及廉价应用。

具体地，FPGA运算单元101可为基于SRAM的FPGA的IP核，其由多组可配置逻辑单元组成，比如采用4*60的可配置逻辑单元CLE阵列。FPGA运算单元101中除可配置逻辑单元CLE阵列外，还包括丰富的互连资源，以提高FPGA的性能和信号走线的灵活性。为了配置FPGA中的SRAM存储单元，在芯片上电的时候，FPGA运算单元101内部配置有专用逻辑模块，完成对SRAM写入数据，或者回读已配置的数据等操作。

非易失性存储单元102为一体式设计，作为非易失性FPGA芯片10的组件，其包括多个存储阵列，可选择现有技术中由工艺制造厂商提供的稳定成熟的、或经过硅验证的IP核作为非易失性存储单元102。该单元用于存储FPGA运算单元101所需的配置数据，从而在芯片上电时不需从外部重新读取FPGA运算单元101的配置数据，实现非易失性的功能。

进一步地，非易失性存储单元102为一FLASH阵列存储器。

选择现有的IP核作为非易失性存储单元102，一方面降低了研发成本；另一方面，其FLASH阵列是集中在某个区域，可以与其他普通逻辑单元分离，芯片设计难度也相对更为容易，按照成熟的设计开发流程即可设计实现。

芯片控制单元103分别与非易失性存储器单元102、FPGA运算单元101连接，用于控制芯片的工作模式；其中，工作模式至少包括编程模式和运算模式，编程模式下芯片控制单元103对非易失性存储单元102进行读写配置数据的操作，运算模式下芯片控制单元103将配置数据加载到FPGA运算单元101，以启动FPGA运算单元101的功能。

进一步地，芯片控制单元103具有一测试访问TAP端口，用户通过该端口发送指令到芯片控制单元103，芯片控制单元103译码后，转换成相应的控制信号非易失性存储器单元102，进而完成对非易失性存储器单元102的擦除、读取、写入数据的操作。

芯片上电后，芯片控制单元103将非易失性存储器单元102中存储的配置数据通过CONFIG DATA总线发送到FPGA运算单元101的配置电路，进而配置FPGA中的SRAM阵列，当所有配置数据加载完成后，芯片即进入了FPGA运算模式，在该模式下，芯片实现了用户所定义的逻辑功能，进而实现FPGA的所有正常功能。

进一步地，芯片控制单元103通过地址总线、数据总线和控制总线与FLASH阵列存储器连接。

时钟单元104用于向芯片控制单元103和FPGA运算单元101提供时钟信号。芯片控制单元103所有操作的时钟信号均来自时钟单元104，FPGA运算单元101中的功能也可以引用该时钟信号为内部逻辑提供时钟信号。此外，时钟单元104还在如下情况使用：当非易失性FPGA芯片10处于运算模式下时，用户可使用该时钟信号，来访问非易失性存储器单元102中用户存储的数据。

进一步地，时钟单元104设有控制信号，接受芯片控制单元103的控制，从而可以使时钟单元104停止工作以节省功耗。

电压转换单元105用于将外部电压信号转换为供FPGA芯片10使用的电压信号。

复位模块106可用于对FPGA运算单元101和/或芯片控制单元103进行复位，在芯片电源上电时，其产生一定宽度的复位脉冲，该复位脉冲对芯片的FPGA运算单元101以及其他所有的数字模块中时序单元复位，使之进入初始状态。

多路选择器107用于选通FPGA运算单元101或芯片控制单元103，以对FPGA运算单元101或芯片控制单元103分别进行数据读写操作。例如，在芯片工作于编程模式下时，通过该多路选择器107的选择，可通过芯片的I/O端口对FPGA运算单元101进行直接编程、回读等操作。

非易失性FPGA芯片10还包括一电压监测模块108，其监测FPGA运算单元101的VCCINT电压，若VCCINT电压超过第一阈值，电压监测模块108指示芯片控制单元103对FPGA运算单元101进行复位，以及为FPGA运算单元101加载配置数据。此外，该电压监测模块108还可用于监测FPGA运算单元101的VCCIO电压，若VCCIO电压超过第二阈值，电压监测模块108向芯片控制单元103告知非易失性FPGA芯片10进入运算模式。

根据本发明上述实施例，上述各单元设置于同一衬底上，并分布在衬底的不同区域，共同封装为非易失性FPGA芯片10。该非易失性FPGA芯片10为真正的单片芯片结构，在加载存储在FLASH阵列中的配置数据时效率更高，在芯片上电后可快速获得FPGA运算功能，具有更广的通用性。

根据本发明的又一改进实施例，非易失性存储单元102包括第一存储区和第二存储区，第一存储区用于存储FPGA运算单元101所需的配置数据，第二存储区可用于存储在芯片工作于运算模式下时用户对FPGA运算单元101的控制数据或指令数据，以及FPGA运算单元101自身的状态数据。第二存储区的大小及功能可由用户自行定义并配置。

具体地，第一存储区的容量主要取决于FPGA运算单元101的资源规模，或者说可配置点的数量；第二存储区还可用来保存用户的存储信息，当芯片工作在FPGA运算模式下，这部分存储空间由外部用户支配，供功能需要使用，如存储外部上位机的指令程序、某些状态值等等，这部分空间一般相对于第一存储区较小。另外，为了拓展功能及需要，非易失性存储单元102中还可包括存放器件型号的标识DEV ID，用户定义的标识USER ID，还有为了数据安全而设计的加密控制位存储单元。

根据本发明的另一具体实施例，芯片外接一电压范围为1.8-3.3V的电压源，而非易失性FPGA芯片10内部使用的电压信号为1.8V。电压转换单元105实现了从外部电压到非易失性FPGA芯片10内部使用电压的转换。

本发明实施例提供的非易失性FPGA芯片10主要应用于消费类电子产品，比如便携设备，这些应用环境很有可能使用电池供电，因此，芯片的供电环境很有可能不是标准电压下。另外，考虑为芯片外部系统提供更大的灵活性，本芯片逻辑电源供电支持1.8V-3.3V范围，I/O供电依据接口标准，可支持1.5V、1.8V、2.5V和3.3V主流系统电压要求。

由于非易失性FPGA芯片10内部的正常工作电压在1.8V，而外部的供电则是1.8V-3.3V范围，故采用了电压转换单元105将外部1.8V-3.3V的电压降到1.8V供给内部逻辑使用，比如FPGA运算单元101、芯片控制单元103，非易失性存储单元102也使用1.8V供电。时钟模块104、复位模块106的供电可直接来自于外部电源供电。

非易失性FPGA芯片10的I/O端口可被分为两组或者四组，甚至更多，每组均可由电源独立供电以实现不同的接口标准，从而灵活地与不同外设进行通信，也可由同一电源供电。电压监测模块108主要用来检测每组VCCIO的电压值，当其满足一定电压，比如0.95V，则输出一个数字模块可识别的使能信号给芯片控制单元103，告知其芯片上电已完成，芯片控制单元103再释放一全局信号，整块芯片进入FPGA的使用模式。

当外部供电电压超出正常范围外时，芯片设计有相应的保护机制，来避免内部逻辑紊乱导致外部系统状态错误，以及可能出现的对芯片内部的FLASH存储阵列进行误操作，如擦、写等，这种误操作会导致FPGA运算单元101的配置数据消失或者改变，或者用户重要的存储信息丢失。在非正常工作电压下，甚至会导致FLASH存储阵列损坏。

芯片上电流程如图2所示，芯片开始上电过程，当电压监测模块108检测到VCCINT达到1.7V时，对于非易失性存储单元102而言这是一个非常安全的供电电压，开始复位所有数字电路的时序单元如寄存器等，然后清空FPGA运算单元101中的SRAM，当清空操作结束后，芯片开始下载配置数据到SRAM，芯片控制单元103自动配置FPGA运算单元101。配置完成后，内部功能即已准备完毕，然后芯片借助电压监测模块108模块来检测VCCIO是否达到上电要求，其阈值为0.95V，若达到该阈值，释放所有全局控制信号，芯片进入用户可使用的运算模式。

芯片掉电流程如图3所示，芯片在掉电过程要求VCCINT电压低于1.4V，这一过程中的电压监测同样由电压监测模块108模块来完成。这是因为正常1.8V逻辑器件最低工作电压可以低至1.2V左右，而在1.4V具有一定余量的情况下，芯片开始进入关闭状态以保证内部非易失性存储单元102以及外部系统的安全。另外，1.4V和1.7V之间作为容限空间，使得电压摆动不会导致芯片工作模式频繁转换，从而带来不良影响。在芯片掉电到1.4V时，芯片开始复位所有数字电路的时序单元如寄存器等，然后清空FPGA运算单元101中的配置数据。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims

1.一种非易失性FPGA芯片，用于消费类电子产品或便携式电子产品，包括：

一FPGA运算单元；

一一体式非易失性存储单元，包括多个存储阵列，用于存储所述FPGA运算单元所需的配置数据；

芯片控制单元，分别与所述非易失性存储器单元、FPGA运算单元连接，用于控制所述芯片的工作模式；其中，所述工作模式至少包括编程模式和运算模式，所述编程模式下所述芯片控制单元对所述非易失性存储单元进行读写所述配置数据的操作，所述运算模式下所述芯片控制单元将所述配置数据加载到所述FPGA运算单元，以启动所述FPGA运算单元；

时钟单元，用于向所述芯片控制单元和所述FPGA运算单元提供时钟信号；

电压转换单元，用于将外部电压信号转换为供所述FPGA芯片使用的电压信号；

其中，所述各单元分别设置于同一衬底的不同区域，并共同封装为所述非易失性FPGA芯片。

2.如权利要求1所述的FPGA芯片，其特征在于，所述FPGA运算单元基于SRAM，且由多组可配置逻辑单元组成。

3.如权利要求2所述的FPGA芯片，其特征在于，所述非易失性存储单元为一FLASH阵列存储器。

4.如权利要求3所述的FPGA芯片，其特征在于，所述芯片控制单元通过地址总线、数据总线和控制总线与所述FLASH阵列存储器连接。

5.如权利要求4所述的FPGA芯片，其特征在于，所述非易失性存储单元至少包括第一存储区和第二存储区，所述第一存储区用于存储所述配置数据，所述第二存储区用于存储在所述芯片工作于所述运算模式下时用户对所述FPGA运算单元的控制数据和/或所述FPGA运算单元的状态数据。

6.如权利要求2所述的FPGA芯片，其特征在于，所述FPGA芯片还包括一复位模块，用于对所述FPGA运算单元和/或所述芯片控制单元进行复位。

7.如权利要求2所述的FPGA芯片，其特征在于，所述FPGA芯片还包括一多路选择器，用于选通所述FPGA运算单元或所述芯片控制单元，以对所述FPGA运算单元或所述芯片控制单元分别进行数据读写操作。

8.如权利要求2所述的FPGA芯片，其特征在于，所述外部电压信号为1.8-3.3V，所述FPGA芯片使用的内部电压信号为1.8V，所述电压转换单元将所述外部电压信号转换为所述内部电压信号。

9.如权利要求2所述的FPGA芯片，其特征在于，所述FPGA芯片还包括一电压监测模块，用于监测所述FPGA运算单元的VCCINT电压，若所述VCCINT电压超过第一阈值，所述电压监测模块指示所述芯片控制单元对所述FPGA运算单元进行复位，以及为所述FPGA运算单元加载所述配置数据。

10.如权利要求9所述的FPGA芯片，其特征在于，所述电压监测模块还用于监测所述FPGA运算单元的VCCIO电压，若所述VCCIO电压超过第二阈值，所述电压监测模块向所述芯片控制单元告知所述FPGA芯片进入所述运算模式。