CN102708923A - 半导体集成电路以及控制方法 - Google Patents

Abstract

本发明涉及半导体集成电路以及控制方法。一种半导体集成电路，用于从多个外部存储装置中选择一个外部存储装置并加载执行程序，该半导体集成电路包括具有多个内部熔丝电路的熔丝部；以及处理单元，其从根据由内部熔丝电路所指示的值来选择的外部存储装置加载执行程序。

Description

半导体集成电路以及控制方法

相关申请交叉引用

本申请基于并且要求2010年9月21日提交的日本专利申请2010-210781的优先权，在此通过引用并入其全部内容。

技术领域

本发明涉及半导体集成电路以及控制方法。

背景技术

近年来，在安装有CPU(中央处理单元)以及DSP(数字信号处理器)的半导体集成电路(系统级LSI等)中，在启动CPU之后的执行程序通常从诸如闪存的外部存储装置加载。

以前，例如由瑞萨电子株式会社的“Multimedia Processor forMobile Applications One Chip ARM

Mobile  1-D512MC-10118B(LogicChip+DDR SDRAM)(用于移动应用程序的单芯片ARM

Mobile 1-D512MC-10118B(逻辑芯片+DDRSDRAM)的多媒体处理器)”第93页公开的，当从多个存储装置选择并加载执行程序时，通过将用于选择的选择信号输出到半导体集成电路的外部端子的方式来进行控制，从多个存储装置中选择一个存储装置，并加载诸如OS的执行程序。例如，瑞萨电子株式会社公开了输入三位数字数据(BOOT_SEL[2:0])并从八个存储装置中选择一个存储装置。例如，当从SD启动时，将为：BOOT_SEL[2:0]＝010b。如上所述，当从外部端子接收三位数字数据时需要三个外部端子。

发明内容

最近LSI的趋势是增加外部端子数量。近年来，在半导体集成器件领域中不断发展电路的小型化，这使得封装尺寸日益缩小。但是，伴随着较小尺寸的封装，外部端子的数量存在限制。因此，当外部端子的数量增加时，封装尺寸增加，从而在要求小的封装尺寸的领域中产生矛盾。因此，需要尽量减少外部端子的数量的构造。

在由瑞萨电子株式会社公开的技术中，仅需三个外部端子用于LSI的初始化操作以从多个存储装置中选择一个存储装置并加载执行程序。因此，需要下述机制，其在不损失用于加载执行程序的多个存储装置的选择功能的情况下尽量减少外部端子的数量。

本发明的一个方面涉及一种半导体集成电路，用于从多个外部存储装置中选择一个存储装置并加载执行程序，该半导体集成电路包括具有多个内部熔丝电路的熔丝部；以及处理单元，其从根据由内部熔丝电路所指示的值来选择的外部存储装置加载执行程序。

本发明的另一方面涉及一种半导体集成电路的控制方法，该控制方法从多个外部存储装置中选择一个外部存储装置并加载执行程序，该控制方法包括从根据半导体集成电路中包括的内部熔丝电路所指示的值来选择的存储装置加载执行程序。

借助本发明能够根据由内部熔丝电路所指示的值从多个外部存储装置中选择一个存储装置，并减少接收对应于多个外部存储装置的数量的多位选择信号的外部端子的数量。

根据本发明，能够在不损失半导体集成电路的功能的情况下减少外部端子的数量。

附图说明

结合附图对某些实施例的下述说明将使上述和其他方面、优点和特征更加显而易见，其中：

图1是根据第一实施例的半导体集成电路的框构造；

图2是根据第一实施例的熔丝电路的构造；

图3是根据第一实施例的熔丝部的仿真图；

图4是根据第一实施例的半导体集成电路的操作流程；

图5是根据第二实施例的半导体集成电路的框构造；

图6是根据第二实施例的熔丝部的仿真图；

图7是根据第二实施例的半导体集成电路的操作流程；以及

图8是根据第二实施例的半导体集成电路的框构造。

具体实施方式

【第一实施例】

以下，参考附图详细说明本发明的特定第一实施例。图1示出根据本实施例的半导体集成电路100的框构造。如图1中所示，半导体集成电路100包括CPU 101、主存储器102、ROM 103、SRAM 104、DRAM控制器105、I/O接口电路106、熔丝部107、寄存器108至110、接口电路111至115、公共总线116以及外部端子T101至T108。

外部端子T101至T105分别连接至作为外部存储装置的NOR闪存121和NAND闪存122、SD卡123、记忆棒

124以及USB装置125。

外部端子T106和T107分别连接至DRAM装置126和诸如相机模块的外部装置。外部端子T108接收用于熔丝断开的电压(写入电压)。

公共总线116与CPU 101、主存储器102、ROM 103、SRAM 104、DRAM控制器105、I/O接口电路106、熔丝部107、寄存器108至110以及接口电路111至115互相连接。

CPU 101是中央控制器，其根据执行程序或输入数据在半导体集成电路100中执行各种处理。CPU 101读取寄存器108的值并访问对应于值的外部存储装置。随后，从访问的外部存储装置加载执行程序，并在主存储器102中展开执行程序。之后，执行对应于展开的执行程序的处理操作。作为执行程序，其可以是半导体集成电路100的OS(操作系统)或连接至半导体集成电路100的相机模块的控制程序等。此外，可以使用DSP(数字信号处理器)代替CPU或同时使用上述两者。

主存储器102展开CPU 101的处理操作所需的执行程序以及数据。借助CPU 101，主存储器102通过公共总线116接收或发送数据，且根据需要写入或读取数据。

ROM 103存储用于CPU 101执行处理的控制程序、数据等。例如，ROM 103存储初始化程序等，其在接通半导体集成电路100的电源时由CPU 101读取。

SRAM 104是能高速操作的存储电路，并例如用作CPU 101的缓冲存储器。下文说明的熔丝部107的SRAM冗余熔丝区域132使得能够进行缺陷部分的冗余修复。

DRAM控制器105连接在外部端子T106和公共总线116之间。DRAM控制器105包括接口功能，例如在CPU 101和连接至外部端子T106的DRAM 126之间执行的读取和写入数据。注意的是，DRAM 126可以是DDRAM(双倍数据率DRAM)。在这种情况下，DRAM控制器105还执行对应于DDRAM的控制。注意的是，在图1中，DRAM装置126连接在半导体集成电路100外部，但是其也可设置在半导体集成电路100内部。

I/O接口电路106连接在外部端子T107和公共总线116之间。诸如相机模块的外部装置127连接至外部端子T107。I/O接口电路106具有与该外部装置127的接口功能，且例如从CPU 101发送控制数据并且从外部装置127发送数据。

接口电路111至115分别连接在外部端子T101至T105和公共总线116之间。外部端子T101至T105分别连接至作为外部存储装置的NOR闪存121、NAND闪存122、SD卡123、记忆棒124以及USB装置125。接口电路111至115具有接口，用于用作相对于相应的外部存储装置以及诸如CPU 101的内部系统交互数据的发送和接收的媒介。

例如，接口电路111是NOR闪存控制器，并具有控制从CPU 101读取数据以及将数据写入CPU 101的功能，并确保NOR闪存121和公共总线116之间的地址和读取的数据的一致性。

接口电路111至115最初例如通过将操作时钟的供应挂起而处于节能模式(待机模式)，且激活指令处于停用状态。随后，响应于操作时钟的供应以及来自CPU 101的激活指令，接口电路111至115变为正常操作模式，并开始与相应的外部存储装置中的每一个进行接口处理操作。以下，将从接收操作时钟以及来自CPU 101的激活指令以变为正常操作模式的一系列操作称为执行块建立。

因此，对应于无需来自CPU 101的地址的外部存储装置的接口电路不执行块建立，因此这种接口电路能够保持节能模式并减少半导体集成电路100的功耗。

作为外部存储装置的NOR闪存121、NAND闪存122、SD卡123、记忆棒124以及USB装置125通过外部端子T101至T105分别连接至相应的接口电路。根据需要将由CPU 101处理的OS和执行程序(例如外部装置127的控制程序)存储至这些外部存储装置中。注意的是，主要在CPU 101上操作的每个部件(例如CPU 101、主存储器102、ROM 103、接口电路111至115等)被称为处理单元。

熔丝部107包括选择的熔丝区域131、SRAM冗余熔丝区域132以及识别ID熔丝区域133。如图2中所示，熔丝部107包括多个熔丝电路140。寄存器108连接在选择的熔丝区域131和公共总线116之间。寄存器109连接在SRAM冗余熔丝区域132和公共总线116之间。寄存器110连接在识别ID熔丝区域133和公共总线116之间。

图2中示出熔丝电路140的构造的实例。如图2中所示，熔丝电路140包括熔丝元件141和电阻器R142。

熔丝元件141连接在电源端子VDD和节点N143之间。电阻器R142连接在节点N143和接地端子GND之间。节点N143对应于熔丝电路140的输出，且节点N143的电位将为输出信号。

简要说明熔丝电路140的操作。首先，当没有断开时，熔丝元件141具有比电阻器R142低的电阻。因此，节点N143的电压升高，且从熔丝电路140输出作为高电平输出信号。

接着，当通过用于断开熔丝元件141的高电压VH断开熔丝元件141时，电源端子VDD和节点N143电绝缘。因此，因为没有电荷提供至节点N143，所以节点N143的电压降低并最终为地电压GND(接地端子的供给电压)。随后从熔丝电路140输出低电平输出信号。注意的是，从外部端子T108提供高电压VH。还注意的是，在上述说明中，对熔丝部107根据基于施加的电压确定的熔丝元件141的导电或不导电状态输出信号进行说明作为示例，但是也可采用其他模式。例如，通过将高电压施加至绝缘的氧化物膜，并通过电介质击穿而使其导通，能够使用反熔丝来保存数据。因此，熔丝部可包括反熔丝，其根据基于施加的电压确定的氧化物膜的导通或不导通状态输出信号。一般来说，熔丝部是一个广义的概念，其至少包括上述熔丝电路和反熔丝，且可根据基于施加的电压确定的一个部件的导通或不导通状态输出信号。

一个熔丝电路140能够存储一位信息。例如，值“0”存储至其中通过高电压VH断开熔丝元件141的熔丝电路140。相反，值“1”存储至其中熔丝元件141未断开的熔丝电路140。因此，当把来自多个熔丝电路140的输出信号视为一个信号时，从熔丝部107输出包括对应于熔丝电路的数量的位位置的信号。

多个熔丝电路140设置于熔丝部107中，但是设置的熔丝电路140的数量在选择的熔丝区域131、SRAM冗余熔丝区域132以及识别ID熔丝区域133中的每一个中不同。图3示出仿真图的实例，用于说明用于熔丝部107的每个区域的设置的熔丝电路140的数量以及输出信号的位的数量。但是，128位的熔丝电路140应当包括在整个熔丝部210中。

如图3中所示，用于三位的三个熔丝电路140设置在选择的熔丝区域131中。此外，用于122位的122个熔丝电路140设置在SRAM冗余熔丝区域132中。而且，用于三位的三个熔丝电路140设置在识别ID熔丝区域133中。

在上述实例中，从选择的熔丝区域131输出三位输出信号，且将信号的值存储到寄存器108。已启动的CPU 101根据存储到寄存器108中的值选择外部存储装置，并将存储的执行程序加载至半导体集成电路100。

例如，当从选择的熔丝区域131输出信号“000”时，CPU 101选择NOR闪存121。当从选择的熔丝区域131输出“001”、“010”、“011”以及“100”时，CPU 101分别选择NAND闪存122、SD卡123、记忆棒124以及USB装置125。

注意的是，可以在半导体集成电路的出货检查时或在产品出货之后对选择的熔丝区域131执行写入数据(断开熔丝)。

此外，从SRAM冗余熔丝区域132输出122位输出信号，且将信号的值存储至寄存器109。根据存储到该寄存器109的值修复SRAM104的缺陷存储单元。例如，通过使SRAM 104的包括缺陷存储单元的缺陷行无效，并使对应于存储至寄存器109的值的冗余行有效来执行冗余处理。虽然在此实例中，来自SRAM冗余熔丝区域132的输出信号是122位，但不需要所有122位都对应于冗余行，而是可以根据SRAM104内部预先为冗余准备的冗余行的数量确定有效使用的位数。

从识别ID熔丝区域133输出三位的输出信号，且将信号的值存储至寄存器110。存储至该寄存器110的值是对应于要制造的半导体集成电路100中的每一个的唯一ID。通过在性能测试等时读取存储至该寄存器110的值，能够在用于蜂窝电话时提高可追踪性并防止非法使用，同时提高测试处理的管理精度。

以下说明根据本第一实施例的半导体集成电路100的操作。图4示出说明半导体集成电路的操作的流程图。如图4中所示，当接通半导体集成电路100的电源时，CPU 101通过存储至ROM 103的程序读取存储了选择的熔丝区域131的输出信号的寄存器108的值(S101)。

随后，CPU 101根据寄存器108的值从多个外部存储装置(NOR闪存121、NAND闪存122、SD卡123、记忆棒124以及USB装置125)中选择一个存储装置(S102)。

随后，CPU 101执行对应于在步骤S102中选择的外部存储装置的块设置(例如将激活指令发送至相应接口电路)(S103)。

最后，CPU 101在半导体集成电路100中加载存储至在步骤S102中选择的外部存储装置的执行程序(S104)，并根据程序执行执行程序。

这时，在瑞萨电子株式会社公开的现有技术中，响应于来自外部端子的选择信号从多个外部存储装置中选择一个外部存储装置，并加载存储到选择的外部存储装置的诸如OS的执行程序。虽然要求减少外部端子数量的同时又要求封装的较小尺寸并增加LSI的功能，但仅对于选择外部存储装置的初始化操作要求多个外部端子(在瑞萨电子株式会社公开的现有技术中为三个端子)。因此难以减少半导体集成电路的外部端子数量。

在本第一实施例中的半导体集成电路100中，当从多个外部存储装置中选择存储执行程序的一个外部存储装置时，根据存储至熔丝部107中选择的熔丝区域131的位信息从多个外部存储装置中选择一个外部存储装置。因此，不需要在选择外部存储装置时从多个外部端子接收选择信号，且因此能够减少端子的数量。因此，能够解决上述现有技术中存在的问题。

此外，在本第一实施例中，在从外部存储装置中选择一个外部存储装置时使用的熔丝电路140使用熔丝部107的一部分。通常，集成了CPU、SRAM等的半导体集成电路(LSI)包括多个熔丝电路(图3中示出其中一种)用于SRAM冗余和存储芯片识别数据。在第一实施例中，因为使用用于未使用的SRAM冗余的熔丝电路的一部分或仅增加了用于少量位的熔丝电路，所以具有不增加电路尺寸的优点。

注意的是，从外部存储装置加载的执行程序可存储至在外部连接的DRAM 126。当主存储器102的容量较小时，CPU 101需要频繁访问外部存储装置。这时，例如当外部存储装置是NAND闪存时，CPU的访问时间慢于DRAM的访问时间。因此，存储至外部存储装置的执行程序移动至DRAM 126，且CPU 101访问DRAM 126并处理执行程序，因此获得了增加半导体集成电路100的处理速度的优点。

【第二实施例】

以下参考附图详细说明本发明的第二实施例。图5中示出根据本实施例的半导体集成电路200的框构造。如图5中所示，半导体集成电路200包括CPU 101、主存储器102、ROM 103、SRAM 104、DRAM控制器105、I/O接口电路106、熔丝部210、寄存器108至110以及202和203、接口电路111至115、公共总线116以及外部端子T101至T108以及T201。

注意的是，在图5中，由与图1中的附图标记相同的附图标记所指示的部件表示与图1中相同或相似的结构。与第一实施例的不同之处在于熔丝部210的构造以及增加了寄存器202和203和外部端子T201，因为其他构造类似于第一实施例，所以在第二实施例中仅关注上述不同之处，而省略其他类似构造的说明。

熔丝部210包括选择的熔丝区域131和201、SRAM冗余熔丝区域132以及识别ID熔丝区域133。选择的熔丝区域201新加入到第一实施例的构造中。

除了存储至选择的熔丝区域131的值之外的值被存储至选择的熔丝区域201。例如，当选择的熔丝区域131存储“000”时，选择的熔丝区域201存储“011”。

寄存器202连接在选择的熔丝区域201和公共总线116之间。寄存器202存储从选择的熔丝区域201输出的信号的值。

外部端子T201接收来自半导体集成电路200的外部的选择信号。寄存器203连接在外部端子T201和公共总线116之间。寄存器203存储输出至外部端子T201的选择信号的值。

图6示出仿真图的实例，用于说明用于熔丝部210的每个区域的布置的熔丝电路140的数量以及输出信号的位的数量。但是，熔丝电路140应包括在整个熔丝部210中的用于128位的熔丝电路140。

如图6中所示，用于三位的三个熔丝电路140设置在选择的熔丝区域131中。用于三位的三个熔丝电路140设置在选择的熔丝区域201中。在SRAM冗余熔丝区域131中，布置用于119位的119个熔丝电路140。而且，用于三位的三个熔丝电路140布置在识别ID熔丝区域133中。

在上述实例中，从选择的熔丝区域131输出三位输出信号，且信号的值存储到寄存器108。此外，将从选择的熔丝区域201输出三位输出信号，且将信号的值存储到寄存器202。当从外部端子T201输入一位选择信号时，将一位的值存储至寄存器203。

已启动的CPU 101根据寄存器203的值读取寄存器108或202的值，并根据读取的值选择外部存储装置并将存储的执行程序加载至半导体集成电路100。例如，当选择信号(外部端子T201)的值为“0”时，CPU 101读取寄存器108的值。另一方面，当选择信号的值为“1”时，CPU 101读取寄存器202的值。

此后，以与第一实施例类似的方式，CPU 101根据存储至寄存器108或201的值选择外部存储装置并加载执行程序。

以下，说明根据第二实施例的半导体集成电路200的操作。图7示出解释半导体集成电路200的操作的流程图。如图7中所示，当接通半导体集成电路200的电源时，CPU 101通过存储至ROM 103的程序读取存储输出至外部端子T201的选择信号的值的寄存器203的值(S201)。

随后，CPU 101根据在步骤S201中读取的值选择寄存器108或202并读取存储的值(S202)。

随后，CPU 101根据在步骤S202中读取的值从外部存储装置(NOR闪存121、NAND闪存122、SD卡123、记忆棒124以及USB装置125)中选择一个存储装置(S203)。

随后，CPU 101执行对应于在步骤S203中选择的外部存储装置的块设置(将激活指令发送至相应接口等)(S204)。

最后，CPU 101在半导体集成电路100中加载存储至在步骤S202中选择的外部存储装置的执行程序(S205)，并对程序进行执行处理。

这时，在第一实施例中，一旦值存储至选择的熔丝区域131，则仅能够访问对应于该值的外部存储装置。但是在第二实施例中，能够根据从外部端子T201接收的信号的值改变要访问的外部存储装置。因此，能够在产品检查时访问对应于寄存器108的值的外部存储装置，并在产品出货后访问对应于寄存器201的值的外部存储装置。

这时，虽然新增加了外部端子T201，但是与现有技术中通过外部端子从多个外部存储装置选择两个外部存储装置的情况相比，能够更多地减少外部端子的数量。如上述实例所述，例如当外部存储装置的数量是五或五以上时，数字选择信号将为n＝3(得自Log2(5)≤n)，且需要至少三个用于接收选择信号的外部端子。但是，在第二实施例中，用于从五个外部存储装置中选择两个外部存储装置的信息包括在选择的熔丝区域131和201中，且无需来自外部端子的选择信号，因此仅需要一位用于切换选择的熔丝区域的信号。因此，具有以下优点：与现有技术相比，能够更多地减少端子的数量；且与第一实施例相比，能更灵活地执行外部存储装置的选择控制。

此外，能够采用图8中示出的半导体集成电路300的构造作为第二实施例的变化。如图8中所示，半导体集成电路300包括CPU 101、主存储器102、ROM 103、SRAM 104、DRAM控制器105、I/O接口电路106、熔丝部210、寄存器108至110和301、接口电路111至115、公共总线116、选择电路301以及外部端子T101至T108以及T201。

注意的是，在图8中，由与图5中的附图标记相同的附图标记指示的部件表示与图5中相同或相似的部件。与图5的半导体集成电路200不同之处在于包括了选择电路301。

在半导体集成电路300中，选择电路301根据存储输出至外部端子T201的选择信号的值的寄存器202的值选择来自选择的熔丝区域131或201的信号。例如，当寄存器202的值是“0”时，选择电路301选择来自选择的熔丝区域131的信号。当寄存器202的值是“1”时，选择电路301选择来自选择的熔丝区域201的信号。随后，将通过选择电路301选择的信号的值存储至寄存器108。此后，以与第一实施例(图4)的操作类似的方式，已启动的CPU 101根据存储至寄存器108的值选择外部存储装置，并将存储的执行程序加载至半导体集成电路300。

在半导体集成电路300中，通过硬件选择外部存储装置，这是通过CPU 101中的软件执行的，因此与半导体集成电路200相比，能够实现更快的处理。

本发明并不局限于上述实施例，而是可以在不脱离本发明范围的情况下进行修改。例如，虽然根据存储至选择的熔丝区域的值来选择外部存储装置，但该值也可写入ROM。CPU 101可根据写入ROM的值来选择外部存储装置。即使在这种情况下，也能以与第一和第二实施例类似的方式减少端子的数量。但是应当注意的是，因为改变ROM的掩模的成本较高，所以第一和第二实施例可根据半导体集成电路的终端用户以更低成本并且更灵活地改变选择的外部存储装置。

本领域技术人员可根据需要任意组合第一和第二实施例。

虽然根据若干实施例说明了本发明，但本领域技术人员将能认识到在所附权利要求的精神和范围内可对本发明进行各种修改，且本发明并不局限于上述实例。

此外，权利要求的范围不受上述实施例的限制。

而且，应当注意的是，申请人意在涵盖所有权利要求元素的等同，即使在审查期间进行了修改也是如此。

Claims (14)

1.一种半导体集成电路，所述半导体集成用于从多个外部存储装置选择一个外部存储装置并加载执行程序，所述半导体集成电路包括：

熔丝部，所述熔丝部包括多个内部熔丝电路；以及

处理单元，所述处理单元从根据由所述内部熔丝电路所指示的值来选择的外部存储装置加载所述执行程序。

2.根据权利要求1所述的半导体集成电路，还包括第一寄存器，所述第一寄存器存储来自所述熔丝部的输出信号，其中

所述处理单元是所述半导体集成电路的CPU，并且

所述CPU根据所述第一寄存器的值从所述多个外部存储装置选择一个外部存储装置。

3.根据权利要求2所述的半导体集成电路，还包括SDRAM，其中

所述熔丝部包括：

选择的熔丝区域，所述选择的熔丝区域将信号输出至所述第一寄存器；以及

冗余区域，所述冗余区域包括用于修复所述SDRAM的缺陷单元的冗余的熔丝电路。

4.根据权利要求1所述的半导体集成电路，其中从根据由所述内部熔丝电路所指示的值来选择的所述外部存储装置加载的所述执行程序被存储在所述半导体集成电路内部或存储至外部DRAM。

5.根据权利要求1所述的半导体集成电路，还包括第一外部端子，其中

所述熔丝部包括第一选择的熔丝区域和第二选择的熔丝区域，以及

所述处理单元根据由所述第一外部端子所指示的值来选择所述第一选择的熔丝区域和第二选择的熔丝区域中的一个，并从根据由所选择的选择的熔丝区域的所述内部熔丝电路所指示的值来选择的外部存储装置加载所述执行程序。

6.根据权利要求5所述的半导体集成电路，还包括：

第一寄存器，所述第一寄存器存储来自所述第一选择的熔丝区域的输出信号；

第二寄存器，所述第二寄存器存储来自所述第二选择的熔丝区域的输出信号；以及

第三寄存器，所述第三寄存器存储输出至所述第一外部端子的信号的值，其中

所述处理单元是所述半导体集成电路的CPU，并且

所述CPU根据所述第三寄存器的值来选择所述第一寄存器和所述第二寄存器中的一个，并根据选择的寄存器的值从所述多个外部存储装置中选择一个外部存储装置。

7.根据权利要求6所述的半导体集成电路，还包括SDRAM，其中

所述熔丝部包括：

第一选择的熔丝区域和第二选择的熔丝区域；以及

冗余区域，所述冗余区域包括用于修复所述SDRAM的缺陷单元的冗余的熔丝电路。

8.根据权利要求5所述的半导体集成电路，其中从根据由所述选择的熔丝区域的所述内部熔丝电路所指示的值来选择的外部存储装置加载的所述执行程序被存储在所述半导体集成电路内部或存储至外部DRAM。

9.一种半导体集成电路的控制方法，所述控制方法从多个外部存储装置中选择一个外部存储装置并加载执行程序，所述控制方法包括从根据由所述半导体集成电路中包括的内部熔丝电路所指示的值来选择的外部存储装置加载所述执行程序。

10.根据权利要求9所述的半导体集成电路的控制方法，其中

由所述半导体集成电路中包括的所述内部熔丝电路所指示的值包括第一值和第二值，

根据来自所述半导体集成电路的外部的信号来选择所述第一值和所述第二值中的一个，以及

从根据所述第一值和所述第二值中被选择的一个所选择的外部存储装置加载所述执行程序。

11.根据权利要求9所述的半导体集成电路的控制方法，还包括将从所选择的外部存储装置加载的执行程序存储在所述半导体集成电路内部或存储至外部DRAM。

12.一种半导体集成电路，包括：

熔丝部，所述熔丝部根据基于施加的电压所确定的一个部件的导通状态和不导通状态中的一个来输出信号；以及

处理单元，所述处理单元根据由所述熔丝部所输出的信号的值从外部连接的多个存储装置中选择一个存储装置，并从所选择的一个存储装置加载执行程序。

13.根据权利要求12所述的半导体集成电路，其中所述熔丝部是熔丝电路，其输出对应于作为所述一个部件的熔丝元件是否通过施加的电压而断开的信号。

14.根据权利要求12所述的半导体集成电路，其中所述熔丝部是反熔丝，其输出对应于作为所述一个部件的氧化物膜是否通过施加的电压而处于介质击穿状态的信号。

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