JP2006039830A - 半導体集積回路 - Google Patents

Abstract

【課題】 高精度で内蔵発振を行うことができる半導体集積回路を提供する。
【解決手段】 半導体集積回路は、記憶回路（６）と、記憶回路に保持された制御情報に基いて内部クロック信号（ＶＣＬＫ）を生成する発振回路（２３）と、外部クロック信号（ＲＣＬＫ）の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路（２）と、上記論理回路で生成された制御情報を記憶可能な電気ヒューズ回路又は溶断ヒューズ回路（６ｃｄ）を有し、上記内部クロック信号を内部回路の同期動作に用いる。プロセスばらつきにより発振回路の発振周特性（発振周波数）に誤差（不所望な変動）を生じても、水晶振動子の外付けや外部クロック信号の入力を必要とせずに、内部クロック信号周波数を目的周波数の外部クロック信号周波数に一致させることができる。
【選択図】 図２

Description

本発明は、クロック同期動作される電子回路、特にクロック同期動作される半導体集積回路に関し、例えばマイクロコンピュータに代表される情報処理装置に適用して有効な技術に関する。

クロック同期動作されるマイクロコンピュータなどの半導体集積回路において水晶振動子を外付けせずに内部発振だけで同期クロック信号を生成するものがある。特許文献１には水晶振動子を外付けせずに内部発振だけで同期クロック信号を生成するマイクロコンピュータについて記載が有る。特許文献２には、水晶振動子を外付けせずに内部発振する内蔵発振器の発振周波数をトリミングする回路について記載がある。

特表平１１−５１０９３８号公報 特開平１０−１８７２７３号公報

本発明者は、先ず同期クロックの生成に振動子を用いる場合の問題点について検討した。水晶発振を用いて半導体集積回路を動作させる場合は、容量素子と水晶振動子を付けたりする必要性が生じる。そのための実装面積と部品が必要になる。さらに、水晶振動子の端子は、外来ノイズ（ＥＭＳ：Electro Magnetic Susceptibility）に弱く、顧客のシステム構成時の信頼性で問題となる場合がある。さらに、水晶振動子が取り付けられる半導体集積回路の端子には充放電を生ずるので、輻射ノイズ（ＥＭＩ：Electro Magnetic Interference）の問題が発生する。また、水晶振動子の端子に波形整形用の容量が接続するので消費電流も多くなる。更に、センサやネットワーク家電などには外部端子数が極端に少ない少ピンマイコンと称されるマイクロコンピュータが用いられる。小ピンマイコンの場合には水晶発振用の端子の削減は外部端子数削減に大きく寄与することができる。

更に本発明者は同期クロックの生成に振動子を用いない場合について検討した。同期クロックの生成に振動子を用いない場合に発振周波数はプロセスばらつきの影響を大きく受けて数１０パーセント変動する。更に、プロセスばらつきによる影響ほどではないが、電源電圧変動や温度変化による影響も受けて１０数パーセント変動する。特に通信を確立するには、数パーセントのクロック精度が必要で、プロセスばらつき、半導体集積回路外部電圧変動、温度変動に対して強い構成にすることが必要になる。また、固定周波数の内部発振では、マイクロコンピュータを実装したシステムに対するテストでは高い周波数とか低い周波数でテストすることが必要になるので、出荷後もフレキシブルに周波数を変更できる構成が求められている。

本発明の目的は高精度で内蔵発振を行うことができる半導体集積回路を提供することにある。

本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕《外部クロック信号周波数を指標とする周波数調整》
本発明に係る半導体集積回路は、記憶回路（２０）と、上記記憶回路に保持された制御情報に基いて内部クロック信号（ＶＣＬＫ）を生成する発振回路（２３）と、外部で生成される外部クロック信号（ＲＣＬＫ）の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路（２、４０）と、上記論理回路で生成された制御情報を記憶可能な電気ヒューズ回路又は溶断ヒューズ回路（６ｃｄ）とを有し、上記内部クロック信号を内部回路の同期動作に用いる。プロセスばらつきにより発振回路の発振特性（発振周波数）に誤差（不所望な変動）を生じても、水晶振動子の外付けや外部クロック信号の入力を必要とせずに、内部クロック信号周波数を目的周波数の外部クロック信号周波数に一致させることができる。要するに、プロセスばらつきによる周波数誤差を補償することができる。上記電気ヒューズ回路又は上記溶断ヒューズ回路に記憶された制御情報は上記記憶回路に格納（ロード）され、上記内部クロック信号を内部回路の同期動作に用いられる。

このとき、上記電気ヒューズ回路の有効利用を図るため、上記電気ヒューズ回路には、内部クロック信号のトリミング制御情報を格納可能な第１記憶領域と、内部回路に関するその他のトリミング制御情報を格納可能な第２記憶領域とを形成することができる。上記内部回路に関するその他のトリミング制御情報には、例えば内部降圧電源のトリミング情報が含まれる。

上記上記論理回路で生成された制御情報は、内部発振周波数設定動作の最後の段階で上記電気ヒューズに格納される。

上記内部回路は、制御プログラムを格納可能なマスクＲＯＭ（リード・オンリー・メモリ）を含む。

上記電気ヒューズに格納された制御情報は、パワーオンリセットの様な半導体集積回路あるいはマイクロコンピュータの電源投入時の初期化動作に応答して上記記憶回路に格納される。

一方、上記溶断ヒューズ回路は、溶断するか否かによって上記制御情報の書き込みを可能とする情報書込み用溶断ヒューズと、上記書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズと、を含み、上記情報書込み用溶断ヒューズに流れる電流と上記参照用溶断ヒューズに流れる電流とを比較し、その比較結果に応じた論理出力を形成するように構成することができる。かかる構成においては、例えば情報書き込み用溶断ヒューズの不完全な溶断により微小電流が流れる場合と、情報書き込み用溶断ヒューズが溶断されていない場合とを区別することができる。

また、上記溶断ヒューズ回路は、溶断するか否かによって上記制御情報の書き込みを可能とする情報書込み用溶断ヒューズと、上記情報書込み用溶断ヒューズに流れる電流を電圧に変換する第１変換回路と、上記書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズと、上記参照用溶断ヒューズに流れる電流を電圧に変換する第２変換回路と、上記第１変換回路の出力電圧と上記第２変換回路の出力電圧とを比較するセンスアンプとを含んで構成することができる。

上記情報書込み用溶断ヒューズに通電可能な電圧印加パッドと、上記電圧印加パッドを介して上記情報書込み用溶断ヒューズに通電される期間に、上記情報書込み用溶断ヒューズから上記第１変換回路に至る経路を遮断可能な第１トランジスタと、上記第１トランジスタに連動して、上記参照用溶断ヒューズから上記第２変換回路に至る経路を遮断可能な第２トランジスタとを設けることができる。

このとき、上記第１トランジスタと上記第１変換回路との間に第１抵抗を設け、上記第２トランジスタと上記第2変換回路との間に第２抵抗を設けることができる。上記センスアンプでの電圧比較動作の安定化を図るには、上記第２抵抗の値を上記第１抵抗の値よりも大きく設定することで、非溶断ヒューズを溶断されていると誤判断することを防いでいる。

上記電圧印加パッドは、ウェーハのダイシングにより破壊されるスクライブエリアに形成することができる。

ウェーハにおける半導体集積回路のチップ形成領域の縁辺部には、チップ保護のためのガードリングエリアが形成され、上記ガードリングエリアにおいて互いに異なる配線層がコンタクトによって導通される。

内部クロック信号周波数を目的周波数の外部クロック信号周波数に一致させる制御情報の取得を所定の動作モードの指示に応答して行うことができる。所定の動作モードを指定すればそのような制御情報の取得を任意に行うことができる。目的周波数を変更して制御情報の取得を任意に行うことも可能である。

上記論理回路による制御情報の生成処理をクロック同期で行う場合の形態として、第１は、記憶回路に初期的に与えられる制御情報に基づいて生成されるクロック信号に同期する形態、第２は、外部クロック信号に同期する形態、第３は、所定動作モードの指示に応答して発振動作される別の発振回路で生成されるクロック信号に同期する形態である。

《制御情報の生成形態》
第１の形態はクロックカウンタを用いる。即ち、内部クロック信号及び外部クロック信号の夫々の周波数に応答する情報をサンプリングするサンプリング回路（３１）を有し、上記論理回路（２）はサンプリング回路でサンプリングされた情報を用いて内部クロック信号と外部クロック信号の周波数比較を行って内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する。このとき上記論理回路は例えばＣＰＵ（中央処理装置）であり、上記記憶回路はＣＰＵによってアクセス可能なレジスタである。

第２の形態は内蔵比較回路を用いる。内部クロック信号と外部クロック信号の周波数の相異を比較する比較回路（２４）を有し、上記論理回路は上記比較回路による比較結果を用いて内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する。このとき上記論理回路は例えばＣＰＵであり、上記記憶回路はＣＰＵによってアクセス可能なレジスタである。

第３の形態はアップダウンカウンタを用いる。即ち、上記記憶回路はカウンタ（４２）であり、上記論理回路は内部クロック信号と外部クロック信号の周波数の相異を比較し、比較結果を用いて上記カウンタをアップカウント又ダウンカウントする。

第４の形態は周波数の外部比較結果を用いる。上記論理回路は、内部クロック信号と外部クロック信号の周波数比較結果をラッチ回路（３２）など介して外部から入力し、入力した比較結果を参照して内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する。

《定電流領域利用による温度依存補償》
本発明の具体的な形態として、上記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路（２１）と、上記Ｄ／Ａ変換回路の出力電圧に基づいて決定される動作電源電圧に応ずるバイアス電圧を形成するバイアス回路（２２）とを更に有し、上記発振回路は、上記Ｄ／Ａ変換回路の出力電圧に基づいて決定される電圧（Ｖｆｄｄ）を動作電源電圧とし、上記バイアス電圧によって発振周波数が制御される電圧制御発振回路とされる。このとき、上記バイアス回路は温度変化に対してドレイン・ソース間電流の変化が小さくされるゲート・ソース間電圧条件を満足するＭＯＳトランジスタを備えた定電流回路（Ｍ７，Ｒｆ，Ｍ８）を有し、上記ＭＯＳトランジスタのドレイン電圧を制御電圧として出力する。上記定電流回路は上記Ｄ／Ａ変換回路の出力電圧に基づいて動作電源電圧が変化されたとき、その変化がゲート・ソース間電圧条件を満足する範囲において、バイアス電圧を変化させることができると共に、温度変化による変動については抑止若しくは緩和することができる。この構成は、ゲート・ソース間電圧条件を満足する範囲において、という点で周波数可変の範囲は大きく制限される。要するに、ほぼ一定周波数での用途に限定される。

具体的な形態として、上記定電流回路は、電源電圧をソースに受けゲート・ドレイン間が短絡されたｐチャンネル型の第１ＭＯＳトランジスタ（Ｍ７）と、回路の接地電圧をソースに受けゲート・ドレイン間が短絡されたｎチャンネル型の第２ＭＯＳトランジスタ（Ｍ８）と、第１ＭＯＳトランジスタのドレインに一端が結合され第２ＭＯＳトランジスタのドレインに他端が結合された抵抗素子（Ｒｆ）とを有し、第１ＭＯＳトランジスタのドレイン電圧と第２ＭＯＳトランジスタのドレイン電圧を制御電圧として出力する。

上記Ｄ／Ａ変換回路の出力が低インピーダンスであることを考慮すると、上記Ｄ／Ａ変換回路の出力電圧はボルテージフォロアアンプ（４７）を介して電圧制御発振回路及びバイアス回路の動作電源電圧として供給されるのが望ましい。スタンバイ時にボルテージフォロアアンプを非活性にすることにより発振回路とバイアス回路の動作電源を遮断することができ、低消費電力に資する事ができる。

電源変動に対する補償を考慮する場合には、電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路（４５）を更に有し、上記Ｄ／Ａ変換回路は上記基準電圧を変換基準電圧として入力することが望ましい。

《ＶＬＴに着目した温度依存補償》
温度依存補償に対する別の形態では、上記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力電圧に基づいてバイアス電圧（ＶＧＰ，ＶＧＮ）を形成するバイアス回路とを更に有し、上記発振回路はＣＭＯＳ回路形式のリングオシレータ部（５１）を有し当該リングオシレータ部に対する電流制御用の上記バイアス電圧によって発振周波数が制御される電圧制御発振回路とされる。このとき、上記バイアス回路は、発振回路にＣＭＯＳ回路の論理閾値電圧変動を抑制する方向の動作電源電圧を印加して温度変化によるリングオシレータ部の発振周波数変動を補償する。

具体的な形態として、上記電圧制御発振回路はリングオシレータ部を構成する奇数段のＣＭＯＳインバータ遅延段（５０）を有し、上記バイアス回路は、上記ＣＭＯＳインバータ遅延段の論理閾値電圧を模擬する論理閾値電圧模擬回路部（６５）を有し、上記論理閾値電圧模擬回路の出力を用いて発振回路の動作電源電圧を変化させる。電源変動に対する補償を考慮する場合には、電源電圧と温度の変動に対する電圧変動が補償された基準電圧を発生する基準電圧発生回路を更に有し、上記Ｄ／Ａ変換回路は上記基準電圧を変換基準電圧として入力することが望ましい。

〔２〕《クロック信号周波数の動的な自動調整》
本発明の別の観点による半導体集積回路は、記憶回路と、上記記憶回路に保持された制御情報に基いて内部クロック信号を生成する発振回路と、周期的に発生するパルスの一定区間毎に上記内部クロック信号を計数し計数値を期待値に一致させる方向に制御情報を更新する論理回路（７０）とを有し、上記内部クロック信号を内部回路の同期動作に用いる。計数値の期待値が目的周波数と相関される。よって、目的周波数に応ずる期待値にしたがって、周期的に発生するパルスの一定区間を基準に内部クロック信号周波数を動的且つ自動的に調整することができる。発振回路の発振周波数をパルスの周期毎に動的に調整するから、原理的には一定区間に対して温度依存性及び電源電圧依存性が無ければよい。

本発明の具体的な形態として、周期的にパルスの一定区間を発生する区間発生回路（７１）を有し、この区間発生回路は、パルス発生回路（７２）と、パルス発生回路から発生されるパルスの所定位相点から充電動作又は放電動作の何れかを行なうＣＲ時定数回路（７３）と、ＣＲ時定数回路で得られる電圧が規定電圧に到達するのを検出する検出回路（７４）を有し、所定位相点から検出回路による検出タイミングまでを上記一定区間とする。ＣＲ時定数回路における温度依存性は実質的に無視し得る程小さい。

上記規定電圧は基準電圧発生回路で発生される基準電圧に基づいて形成され、上記基準電圧は電源電圧と温度の変動に対する電圧変動が補償された電圧であることが望ましい。一定区間に対して電源電圧依存性も無くなる。発振回路には電源電圧依存性及び温度依存性が有っても実質的な問題はない。

本発明の具体的な形態として上記記憶回路は例えばアップダウンカウンタ（４２）である。上記アップダウンカウンタはパルス発生回路から発生されるパルスに同期してアップカウント又はダウンカウントを行なう。

本発明の具体的な形態として上記記憶回路が保持する制御データを変換基準電圧に対してアナログ変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路の出力電圧に応じて変化されるバイアス電圧を形成するバイアス回路とを更に有し、上記発振回路は、上記バイアス電圧によって発振周波数が制御される電圧制御発振回路である。Ｄ／Ａ変換回路に対する電源依存補償を考慮するなら、上記Ｄ／Ａ変換回路は、基準電圧発生回路で発生される基準電圧を変換基準電圧として入力すればよい。

本発明の具体的な形態として、不揮発性記憶装置を更に有し、上記不揮発性記憶装置は、上記半導体集積回路の初期化動作を指示する様なパワーオンリセットに応答して上記記憶回路に初期的にロードされる制御情報と、上記論理回路にロードされる上記期待値を保有する。半導体集積回路の出荷時に予め制御情報と期待値とを不揮発性メモリに格納しておけばよい。不揮発性メモリが電気的に書き換え可能であればユーザは少なくとも期待値を書き換えることによって発振周波数を任意に選択することができる。

〔３〕《分周回路》
上記発振回路から出力されるクロック信号を分周する分周回路を有してよい。上記分周回路は可変分周回路であることが望ましい。半導体集積回路の出荷時に最高動作周波数に内部発振周波数を合わせるように制御情報を不揮発性メモリに格納しておく。ユーザは可変分周器で任意周波数を選択すればよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路において高精度で内蔵発振を行うことができる。

《マイクロコンピュータ》
図１には本発明の一例に係るマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ１は、例えばＣＭＯＳ集積回路製造技術により単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。

マイクロコンピュータ１は、特に制限されないが、制御信号バスＣＢＵＳ、内部アドレスバスｉＡＢ、内部データバスｉＤＢ、周辺アドレスバスＰＡＢ、周辺データバスＰＤＢを有し、それらには所定の回路モジュールが結合される。上記回路モジュールとしてマイクロコンピュータ１は、中央処理装置（ＣＰＵ）２、ＣＰＵ２のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）３、バスステートコントローラ（ＢＳＣ）４、内部発振回路モジュール（ＯＳＣＭＤＬ）５、マスクＲＯＭ（リード・オンリー・メモリ）６、ヒューズモジュール６ｃｄ、アナログ・ディジタル変換モジュール（ＡＤＣＭＤＬ）７、ディジタル・アナログ変換モジュール（ＤＡＣＭＤＬ）８、汎用入出力ポート（ＩＯ）９、上記ＡＤＣ７に接続されるアナログ入力回路（ＡＩＮ）１０、上記ＤＡＣ８に接続されるアナログ出力回路（ＡＯＵＴ）１１、モード制御回路（ＭＤＣＴＬ）１３及びその他周辺回路モジュール（ＰＲＰＨＭＤＬ）１２を有する。

ＣＰＵ２は命令をフェッチしフェッチした命令を解読して制御信号を生成する命令制御部と、上記制御信号によりオペランドを用いて演算処理などを行う実行部とを有する。マスクＲＯＭ６は制御データやＣＰＵ２の制御プログラムなどを保有する。ヒューズモジュール６ｃｄは、本例ではＣＭＯＳプロセスで形成された不揮発性メモリセルを備え、上記論理回路で生成された制御情報を記憶可能な電気ヒューズ回路を含んで成る。
ＯＳＣＭＤＬ５は振動子の外付けを要することなく内部発振を行ってクロック信号ＣＬＫを発生する。クロック信号ＣＬＫは内蔵回路モジュールがクロック同期動作されるときの動作基準クロック信号などに用いられる。ここでは代表的に一つのクロック信号をＣＬＫを図示するが、動作速度の異なる回路モジュールを含んだり、動作モードに応じて動作速度が可変にされる場合などに対応して、実際には周波数の異なる数種類のクロック信号が発生されて対応する回路モジュールに供給される。ＭＤＣＴＬ１３にはモード信号ＭＤ０〜ＭＤ２及びリセット信号ＲＥＳが供給される。マイクロコンピュータ１はリセット信号ＲＥＳ等によってリセットが指示されるとＣＰＵ２等のオンチップ回路モジュールが初期化される。リセット信号ＲＥＳによるリセット指示が解除されると、ＣＰＵ２は所定のスタートアドレスから命令をリードし、プログラムを実行開始する。スタートアドレスはモード信号ＭＤ０〜ＭＤ２等によって指示される動作モードに応じて決定される。

図２には内部発振回路モジュール５の第１の例が示される。内部発振回路モジュール５は、記憶回路としての制御データレジスタ（ＣＤＲＥＧ）２０、上記ＣＤＲＥＧ２０にロードされた制御情報をディジタル・アナログ変換するディジタル・アナログ変換回路（ＤＡＣ）２１、Ｄ／Ａ変換回路２１の出力を受けて制御電圧を形成するバイアス回路（ＢＩＡＳ）２２、上記制御電圧に応ずる周波数で発振する電圧制御発振回路（ＶＣＯ）２３、電圧制御発振回路２３で生成する内部クロック信号ＶＣＬＫの周波数と外部クロック信号ＲＣＬＫの周波数を比較可能な比較回路（ＣＭＰ）２４、比較回路２４による比較結果を保持するモニタレジスタ（ＭＲＥＧ）２５、Ｄ／Ａ変換の変換基準電圧などに用いるクランプ電源回路（ＣＲＭＰ）２９、内部クロック信号又は外部クロック信号を選択するセレクタ（ＣＳＥＬ）２６、セレクタ２６の出力を分周する分周回路（ＣＤＩＶ）２７を有する。上記制御データレジスタ２０及びモニタレジスタ２５はＣＰＵ２のアドレス空間に配置され、内部バス２８を介してアクセス可能にされる。内部バス２８は上記制御信号バスＣＢＵＳ、内部アドレスバスｉＡＢ、内部データバスｉＤＢ、周辺アドレスバスＰＡＢ及び周辺データバスＰＤＢを総称する。クロックセレクタ２６のクロック選択はモード制御回路１３によって制御される。分周回路２７の分周比はリセット動作で初期値に設定され、その後、ＣＰＵ２による命令実行を介して可変にされる。上記モニタレジスタ２５は周波数設定モードによる周波数設定動作の終了を外部に通知するクロック取込み信号ＦＮＣＫの出力レジスタにも兼用される。上記外部クロック信号ＲＣＬＫの入力端子、クロック取込み信号ＦＮＣＫの出力端子、及び内部クロック信号ＶＣＬＫの出力端子は専用端子であっても兼用端子であってもよい。

モード制御回路（ＭＤＣＴＬ）１３は初期化動作（パワーオンリセット）時に、ヒューズモジュール６ｃｄから制御情報を制御データレジスタ２０にロードする。モード信号ＭＤ０〜ＭＤ２によって指示される動作モードが周波数設定モードであれば、リセット解除時にセレクタ２６は外部クロック信号ＲＣＬＫを選択し、ＣＰＵ２は外部クロック信号ＲＣＬＫを基にするクロック信号ＣＬＫに同期して周波数設定プログラムを実行する。ＣＤＲＥＧ２０に初期セットされた制御情報に応じてＤＡＣ２１が出力するＤＡ変換出力に基づいて制御電圧が形成され、これによってＶＣＯ２３の発振周波数が決まる。ＣＰＵ２は定期的にモニタレジスタ２５を参照し、周波数比較回路２４による比較結果が一致したか否を判別する。不一致のときＣＰＵ２は制御データレジスタ２０をアクセスして、内部クロック信号周波数を外部クロック信号周波数に一致させる方向に制御情報を更新する。判別結果が一致すると、ＣＰＵ２は制御データレジスタ２０の制御情報をヒューズモジュール６ｃｄに格納して、周波数設定プログラムの実行を終了する。周波数設定プログラムの実行を終了する時、ＣＰＵ２はＭＲＥＧ２５を介してクロック取込み終了信号ＦＮＣＫを外部に出力する。これを受けて外部ではクロック信号ＲＣＬＫの発生などを停止する。

モード信号ＭＤ０〜ＭＤ２によって指示される動作モードが通常モードであれば、リセット解除時にセレクタ２６は内部クロック信号を選択する。周波数設定モードで取得されてヒューズモジュール６ｃｄに保存された制御情報はパワーオンリセット時に既に制御データレジスタ２０にイニシャルロードされるので、リセット解除時には、その周波数設定モードで取得された制御情報に基づいてＶＣＯ２３は発振動作を行うことができ、マイクロコンピュータ１は内部クロック信号ＶＣＬＫで規定されるクロック信号ＣＬＫに同期して、データ処理が可能にされる。このように、ヒューズモジュール６ｃｄに格納された制御情報を制御データレジスタ２０にロードして再利用するので、常に上記外部クロック信号ＲＣＬＫと同じ目的周波数の内部クロック信号ＶＣＬＫを内部発振回路モジュール５だけで生成することができる。即ち、プロセスばらつきによりＶＣＯ２３の発振特性に誤差を生じても水晶振動子の外付けや外部クロック信号の入力を必要とせずにＶＣＯ２３を目的周波数で発振動作させる事ができる。プロセスばらつきによる発振特性の変動（発振周波数の変動）を補償することができる。

リセット解除時にモード信号ＭＤ０〜ＭＤ２によって指示される動作モードが第１テストモードであれば、セレクタ２６は外部クロック信号を選択し、動作モードが第２テストモードであれば、セレクタ２６は内部クロック信号を選択する。

図１５には前述の内部発振周波数設定動作のフローチャートが例示される。電源印加及びモード信号ＭＤ０〜ＭＤ２の入力、並びに外部クロック信号ＲＣＬＫが入力されて、マイクロコンピュータ１はパワーオンリセットされる（Ｓ１）。リセット解除されると、周波数設定モードを指示するモード信号ＭＤ０〜ＭＤ２の状態にしたがって、ＣＰＵ２は周波数設定プログラムを実行開始する（Ｓ２）。ＣＰＵ２は周波数設定プログラムにしたがってＣＤＲＥＧ２０に制御情報の初期値をセットする（Ｓ３）。その後、ＭＲＥＧ２５の値を読み出し（Ｓ４）、内部クロック信号周波数が外部クロック信号周波数に一致したかを判定し（Ｓ５）、不一致であればＣＤＲＥＧ２０に次の制御情報をセットする（Ｓ６）。一致を検出したときはＣＤＲＥＧ２０の制御情報をヒューズモジュール６ｃｄに格納して、処理の終了を外部に通知する（Ｓ７）。その後はリセットを経て通常モード（ユーザモード）等で動作可能になる。

図３には上記比較回路２４の一例が示される。ここに示される比較回路２４は位相比較によって周波数の相異を検出しようとする。即ち、内部クロック信号ＶＣＬＫと外部クロック信号ＲＣＬＫの位相差を４個のリセット優先形式のＲＳ型フリップフロップによって検出し、内部クロック信号ＶＣＬＫが外部クロック信号ＲＣＬＫの位相よりも進んでいるとき出力Ｘはハイレベル（論理値“１”）、遅れている時はローレベル（論理値“０”）にされ、それ以外の場合には出力Ｘは高インピーダンスにされる。モニタレジスタ２５は位相比較結果を定期的に所定のタイミングでラッチする。特に図示はしないが、クロックカウンタとマグニチュードコンパレータを用いて比較回路２４を構成してもよい。即ち、内部クロック信号ＶＣＬＫをクロック端子に入力する第１カウンタと、外部クロック信号ＶＣＬＫをクロック端子に入力する第２カウンタを設け、双方のカウンタに対し、並列的にカウンタクリア、カウント開始指示、カウント停止指示、カウント値出力、及び出力カウント値に対するマグニチュードコンパレータによる大小比較を行って、その比較結果をモニタレジスタ２５に保持させれば良い。

図６には、上記ヒューズモジュール６ｃｄの構成例が示される。

同図に示されるヒューズモジュール６ｃｄは、不揮発性情報記憶セル群として５個の不揮発性記憶ブロック（７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４）を有する不揮発性メモリ３８０、及び制御回路３８４を備えた電気ヒューズ回路とされる。不揮発性メモリ３８０に対する書込みデータはｄ０−６として外部から与えられる。コントローラ３８４には不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃４を選択するためのアドレス信号ａ０−２、読み出し動作の指示信号ｒｄ、書込み動作の指示信号ｐｒｇが入力される。

図７Ａには不揮発性記憶ブロック７ｂＦｉｌｅ＃０〜７ｂＦｉｌｅ＃５の回路例が示される。夫々の不揮発性記憶ブロックは、相互に等しく構成された単位情報セル３８６を７ビット分有する。単位情報セル３８６に対する制御はバイアスコントローラ３８５が行う。バイアスコントローラ３８５は制御回路３８４からの指示に基づいて単位情報セル３８６に対する制御信号ｒｄ，ｐｒｇ，ｓｅｔ，ｓｌ，ｃｇを出力する。

図７Ｂには単位情報セル３８６の一例が示される。単位情報セル３８６はメモリセル部３８７と書込み読み出し制御回路３８８によって構成される。

メモリセル部３８７は、特に制限されないが、ＭＩＳ容量素子ＰＭ１ｂとＭＩＳトランジスタＰＭ１ａによって構成された不揮発性記憶素子ＰＭ１、ＭＩＳ容量素子ＰＭ２ｂとＭＩＳトランジスタＰＭ２ａによって構成された不揮発性記憶素子ＰＭ２を有する。

読み出しＭＩＳトランジスタＤＭ１，ＤＭ２はエンハンスメントタイプで構成される。このＭＩＳトランジスタＤＭ１，ＤＭ２の電圧−電流特性は図７Ｃに例示される通りであり、コントロールゲート電圧ｃｇに対する電圧−電流特性は、対応する不揮発性記憶素子の書込み状態と消去状態により相違する。“１”は書込み状態、“０”は消去状態の時を意味する。

読み出しＭＩＳトランジスタＤＭ２のドレインはｎチャンネル型のＭＩＳトランジスタＴＲ３，ＴＲ４を介して制御ノードｐｕに結合され、トランジスタＴＲ３とＴＲ４の結合ノードの電位が出力ｒｌとして書込み読み出し制御回路３８８に与えられる。上記ＭＩＳｔｏｒａｎｎｊｉｓｕｔａＰＭ１ａ、ＰＭ２ａは夫々ｎチャンネル型ＭＩＳトランジスタＴＲ１，ＴＲ２を介して制御ノードｗｌに結合される。トランジスタＴＲ１〜ＴＲ４のゲート電極が電源電圧でバイアスされる。ｃｇはコントロールゲート、ｓｌはソース線に相当する。

図７Ｄにはメモリセル部３８７のレイアウトパターンが例示される。同図において、メモリセル部３８７はｐ型ウェル領域ＰＷとｎ型ウェル領域ＮＷに形成される。Ｎ＋はｐ型ウェル領域ＰＷに形成されたｎ型拡散領域であり、ｎチャンネルＭＩＳトランジスタのソース電極及びドレイン電極とされる。ＡＧはＴＲ１，ＴＲ２等のゲート電極、ＣＯＮＴはコンタクトホールである。Ｐ＋はｎ型ウェル領域ＮＷに形成された拡散層であり、ＰＭ１ｂ，ＰＭ２ｂによって構成されるコントロールゲートである。

図７Ｅには上記バイアスコントローラ３８５による単位情報セル３８６の制御態様が例示される。図７Ｆには、その制御態様に従った単位情報セル３８６に対数するプログラム動作のタイミングチャートの一例が示される。図７Ｇには単位情報セル３８６に対するプログラム完了後におけるヒューズモジュールの実使用状態での読み出しタイミングチャートが示される。

それら図面に示される動作を要約する。データ書込み時は、端子ｓｌ、ｃｇに５Ｖ、端子ｗｌを０Ｖとして不揮発性記憶素子ＰＭ１，ＰＭ２をオンさせ、端子ｓｌ側からフローティングゲートにホットエレクトロン注入を行う。消去動作は、端子ｓｌにのみ５Ｖを印加し、トンネル放出によりフローティングゲートから電子を放出させる。読み出し動作では、端子ｐｕを１．５Ｖ、端子ｃｇに１．５Ｖを印加し、フローティングゲート上の蓄積電荷に応じたトランジスタＤＭ１，ＤＭ２のスイッチ状態若しくは相互コンダクタンス状態で決まる端子ｒｌの電位を後段のラッチ回路にラッチさせる。読み出し動作では、不揮発性記憶素子ＰＭ１ａ，ＰＭ２ａのソース電極（ｓｌ）及びドレイン電極（ｗｌ）側は共に０Ｖに固定されている。したがって、読み出し時に、トランジスタＰＭ１ａ，ＰＭ２ａから弱いホットエレクトロンがフローティングゲートに注入されることはない。その際、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２からフローティングゲートに弱いホットエレクトロン注入が発生しようとするが、ＴＲ４，ＴＲ３、ＤＭ２、ＤＭ１が縦積みされているから、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のドレイン電圧はｐｕ以下の電圧になり、また、読み出し時におけるｃｇの制御レベルも低いので、そのようなホットエレクトロン注入は実質的に無視し得るほど小さいと推定することができる。したがって、不揮発性記憶素子ＰＭ１，ＰＭ２それ自体の読み出し不良率は低くされる。

図４には内部発振回路モジュール５の第２の例が示される。この例では、図２のＣＭＰ２４及びＭＲＥＧ２５に代えてサンプリング回路３１を有する。サンプリング回路３１は内部クロック信号ＶＣＬＫをクロック端子に入力する第１カウンタ（ＣＵＮＴｉ）３１Ａと、外部クロック信号ＶＣＬＫをクロック端子に入力する第２カウンタ（ＣＵＮＴｏ）３１Ｂとを有する。このときＣＰＵ２は、周波数設定モードに応答して行う定期的な上記モニタレジスタ２５のリード動作に代えて、第１及び第２カウンタ３１Ａ，３１Ｂのクリア、カウント開始指示、カウント停止指示、カウント値リード、及びリード値比較の動作を定期的に行う。比較結果に応ずる動作は図２と同じであるからその詳細な説明は省略する。ＣＰＵ２の処理負担は僅かに増えるが図２同様の効果を得ることができる。サンプリング回路３１は、クロックカウンタを用いる構成に代えて、内部クロック信号と外部クロック信号の位相比較を行ない、その比較結果をラッチ回路に保持し、ＣＰＵ２によりアクセス可能にする構成に置き換えても良い。このとき位相比較には図３の回路等を用いればよい。図４の内部発振回路モジュール５を利用する場合も内部発振周波数設定動作のフローは図１５と同様になる。

図５には内部発振回路モジュール５の第３の例が示される。この例では周波数比較を外部で行い、周波数設定モードで必要なＣＰＵ２の制御プログラムを外部のテストホスト（ＴＨＯＳＴ）３６から入力する構成とした。テストホスト３６等を介して外部からＣＰＵ２の制御プログラムを受取る通信インタフェース（ＣＯＭＩＦ）３９と、外部で行なわれた比較結果を受取るラッチ回路（ＬＡＴ）３２を有する。外部には周波数比較を行うためにパルスジェネレータ（ＥＸＰＧ）３３で生成される外部クロック信号ＲＣＬＫと上記ＶＣＯ２３で生成される内部クロック信号ＶＣＬＫの周波数比較を行う周波数比較回路（ＥＸＣＭＰ）３５が設けられる。マイクロコンピュータ１に周波数設定モードが設定されると、ＣＰＵ２は外部クロック信号ＲＣＬＫを利用してクロック同期動作され、周波数設定用の制御プログラムを通信インタフェース３１を介して外部からダウンロードし、例えばＲＡＭ３の所定領域に格納する。ＣＰＵ２はＲＡＭ３に格納した制御プログラムを実行し、所定インターバルでラッチ回路３２に保持されている比較結果を取り込み、一致するまで、ＴＨＯＳＴ３６から、内部クロック信号周波数を外部クロック信号周波数に一致させる方向に更新された制御データを制御データレジスタ２０に受取って内部クロック信号周波数を更新する処理を行う。その他の周波数設定動作は図２と同じであるからその詳細な説明を省略する。

特に図５では発振周波数精度の低い低精度発振回路（ＬＰＯＳＣ）３７を有し、クロックセレクタ（ＣＳＥＬ）３８は上記発振回路３７の発振出力、外部クロック信号ＲＣＬＫ、又は内部クロック信号ＶＣＬＫを選択可能にされる。例えばクロック周波数設定モードでは外部クロック信号ＲＣＬＫに代えて上記発振回路３７の出力を選択してもよい。発振周波数精度が低いとはプロセスばらつき、電源電圧変動及び温度変化に対する発振周波数の変動を補償することを行っていないという意味である。ＶＣＯに関してはその詳細を後述するように電源電圧変動及び温度変化に対する発振周波数変動を補償できるようになっている。

図１６には外部比較による内部発振周波数設定動作のフローチャートが例示される。電源印加及びモード信号ＭＤ０〜ＭＤ２の入力、並びに外部クロック信号ＲＣＬＫが入力されて、マイクロコンピュータ１はパワーオンリセットされる（Ｓ１１）。リセット解除されると、周波数設定モードを指示するモード信号ＭＤ０〜ＭＤ２の状態にしたがって、ＣＰＵ２は所定のインタフェースプログラムを実行開始する（Ｓ１２）。ＣＰＵ２はＴＨＯＳＴ３６と通信を確立し周波数設定用の制御プログラムをＲＡＭ３に転送し、転送した周波数設定用の制御プログラムを実行開始する（Ｓ１３）。ＣＰＵ２はその制御プログラムにしたがって、外部から供給されてくる制御情報をＣＤＲＥＧ２０にセットする（Ｓ１４）。ＴＨＯＳＴ３６は内部クロック信号周波数と外部クロック信号周波数とを比較する（Ｓ１５）。マイクロコンピュータ１は外部の比較結果を取り込んで内部クロック信号周波数が外部クロック信号周波数に一致したかを判定し（Ｓ１６）、不一致であればＴＨＯＳＴ３６よりＣＤＲＥＧ２０に次の制御情報を受取る（Ｓ１７）。一致を検出したときはＣＤＲＥＧ２０の制御情報をヒューズモジュール６ｃｄにストアして、処理の終了をＴＨＯＳＴ３６に通知する（Ｓ１８）。その後はリセットを経て通常モード（ユーザモード）等で動作可能になる。

《発振回路の動作電源電圧補償及び温度補償》
図８には図４の内部発振回路モジュール５に対応される詳細な回路例が示される。上記クランプ回路２９は基準電圧発生回路（ＶＲＦＧ）４５とボルテージフォロアアンプ（ＶＦＡＭＰ）４６によって構成される。上記基準電圧発生回路４５は温度や電源電圧の変動に対して電圧変動が補償された基準電圧Ｖｒｅｆを発生する。基準電圧発生回路４５は例えば一対のＭＯＳトランジスタの閾値電圧の差を用いて基準電圧を発生する。上記ボルテージフォロアアンプ４６は図９に例示されるように差動入力ＭＯＳトランジスタＭ１，Ｍ２を持つ差動アンプを主体に、一方の差動入力ＭＯＳトランジスタＭ１のゲートには基準電圧Ｖｒｅｆが供給され、他方の入力ＭＯＳトランジスタＭ２のゲートには出力ＭＯＳトランジスタＭ３のドレインが帰還されて構成される。スタンバイ信号ＳＴＢＹがハイレベルにされるとボルテージフォロアアンプ４６は電流直流パスが遮断されて非活性にされる。上記クランプ回路２９は温度や電源電圧Ｖｃｃの変動に対して安定した（電圧変動が補償された）クランプ電圧Ｃｖｄｄを出力することができる。

クランプ電圧ＣｖｄｄはＤＡＣ２１の変換基準電圧として利用される。ＤＡＣ２１は例えば、シリーズ抵抗Ｒとシャント抵抗ｒの抵抗網を有し、各シャント抵抗ｒの一端には制御情報によってオン・オフされるＣＭＯＳスイッチＳＷを介してクランプ電圧Ｃｖｄｄが印加される、所謂Ｒ２Ｒ形態回路構成とされる。ＣＭＯＳスイッチＳＷはＣＤＲＥＧ２０の対応ビットによりスイッチ制御される。Ｃ１は安定化容量である。ＲＷはＣＤＲＥＧ２０に対するリード・ライト制御信号である。

したがって、制御情報に従ってＤＡＣ２１から出力される電圧Ｖｂｉａｓも温度や電源電圧Ｖｃｃの変動に対して安定した電圧になる。上記Ｄ／Ａ変換回路２１の出力は低インピーダンスであるから、電圧Ｖｂｉａｓは図９に示される回路構成を有するボルテージフォロアアンプ（ＶＦＡＭＰ）４７を通してＶＣＯ２３とＢＩＡＳ２２の動作電源電圧Ｖｆｄｄとされる。ＶＣＯ２３と共にＢＩＡＳ２２の動作電源電圧Ｖｆｄｄは温度や電源電圧Ｖｃｃの変動に対して安定化される。要するにＶＣＯ２３の動作電源電圧補償が行われる。

ＶＣＯ２３は奇数個のＣＭＯＳインバータ遅延段５０から成るリングオシレータ部５１を有する。ＣＭＯＳインバータ遅延段５０はＣＭＯＳインバータの動作電源側にはｐチャンネル型の電流制限ＭＯＳトランジスタＭ５を有し、回路の接地電圧側にｎチャンネル型の電流制限ＭＯＳトランジスタＭ６を有して構成される。電流制限ＭＯＳトランジスタＭ５のゲートにバイアス電圧ＶＧＰが供給され、電流制限ＭＯＳトランジスタＭ６のゲートにバイアス電圧ＶＧＮが供給されて、ＣＭＯＳインバータ遅延段５０のコンダクタンスが制御される。リングオシレータ部５１はスタンバイ信号ＳＴＢＹがハイレベルのとき発振動作を停止し、スタンバイ信号ＳＴＢＹがローレベルに反転されると発振動作を開始する。ＣＭＯＳインバータ遅延段５０の過渡応答時間はバイアス電圧ＶＧＰ，ＶＧＮによって制御され、これによってＶＣＯ２３の発振周波数が制御可能にされる。Ｃ２は安定化容量である。

バイアス回路２２はバイアス電圧ＶＧＰ，ＶＧＮを形成し、温度変化によるその変動を補償するように構成される。すなわち、上記バイアス回路２２は、動作電源電圧ｖｆｄｄをソースに受けゲート・ドレイン間が短絡されたｐチャンネル型の第１ＭＯＳトランジスタＭ７と、回路の接地電圧ｖｓｓをソースに受けゲート・ドレイン間が短絡されたｎチャンネル型の第２ＭＯＳトランジスタＭ８と、第１ＭＯＳトランジスタＭ７のドレインに一端が結合され第２ＭＯＳトランジスタＭ８のドレインに他端が結合された抵抗素子Ｒｆとから定電流回路を構成する。このバイアス回路２２は、第１ＭＯＳトランジスタＭ７のドレイン電圧をバイアスＶＧＰとして出力し、第２ＭＯＳトランジスタＭ８のドレイン電圧をバイアス電圧ＶＧＮとして出力する。図１０に例示されるＭＯＳトランジスタのＶｇｓ・Ｉｄｓ特性が示すように、ＭＯＳトランジスタには温度に対してＩｄｓが一定とされる領域があり、この領域で第１ＭＯＳトランジスタＭ７及び第２ＭＯＳトランジスタＭ８を動作させるように抵抗Ｒｆの値を決定している。これにより、第１ＭＯＳトランジスタＭ７及び第２ＭＯＳトランジスタＭ８には温度変化に対してドレイン・ソース間電流の変化が小さくされるゲート・ソース間電圧の条件が満足される。要するに、バイアス回路２２は温度変化に対しても定電流を流す。ＶＣＯ２３はそのバイアス電圧ＶＧＰ，ＶＧＮを電流制限ＭＯＳトランジスタＭ５，Ｍ６に受けてコンダクタンス制御されるから、バイアス回路２２同様に温度変化に対しても定電流を流すことができ、これによって、内部クロック信号ＶＣＬＫの周波数に対して温度補償を実現することができる。

バイアス回路２２による温度補償は図１０に例示されるような特性を満足するゲート・ソース間電圧を満足することが条件になるから、動作電源電圧ｖｆｄｄを大きく変化させることは不都合である。この点において、図８の構成は、周波数可変の範囲が大きく制限される。要するに、ほぼ一定周波数での用途に限定される。

図１８には図８の構成におけるＶＣＯの温度依存性に関するシミュレーション結果が例示される。ＶＣＯ電圧すなわち制御電圧が異なる幾つかの例を挙げており、例示された発振周波数は対応する制御電圧に対して温度依存性が緩和されている。前述したように、図８の構成は、ほぼ一定周波数での用途に限定されており、図１８では４種類の回路のシミュレーション結果を示していることになる。

図８の例ではリングオシレータ部５１による発振出力に対してレベルシフタ（ＳＨＦＴ）５２でｖｆｄｄレベルからからＶｃｃレベルへのレベルシフトが行なわれ、レベルシフト出力は分周器（ＤＩＶ）５３で１／２分周されて内部クロック信号ＶＣＬＫとされる。分周器５３はデューティー補正を考慮して設けられており、更にタイミングが厳しければ分周比を大きくし、また、タイミングが厳しくなければ分周器５３を不採用にしてもよい。尚、分周器５３による分周比を大きくするということはリングオシレータ部５１の発振周波数を高くすることを意味する。

尚、図８においてＲＷ１はカウンタ３１Ａに対するリード・ライト制御信号、ＲＷ２はカウンタ３１Ｂに対するリード・ライト制御信号を意味する。スタート信号ＳＴＡＲＴはカウンタ３１Ａ，３１Ｂのクリア端子(clear)に入力され、例えばローレベルでカウント値クリア、ハイレベルでカウント開始を指示する。

図１４にはバイアス回路の別の例が示される。図８等の例では図１０のように温度に対する定電流領域の使用に限定したが、ここではそのような制限を設けない時の例である。バイアス回路２２はバイアス電圧Ｖｂｉａｓによってコンダクタンス制御されるｎチャンネル型のＭＯＳトランジスタＭ１０を３個並列に有し、ＭＯＳトランジスタＭ１０にはゲート・ドレインが接続された負荷ＭＯＳトランジスタＭ１１を介してＶｆｄｄからＶｓｓへの電流経路が形成される。その電流径路の中間ノードＮｃは一方の制御電圧ＶＧＰとされる。また、上記中間ノードＮｃをゲートに受けるｐチャンネル型ＭＯＳトランジスタＭ１２とゲート・ドレインが接続された負荷ＭＯＳトランジスタＭ１３によって別の電流径路が形成され、ＭＯＳトランジスタＭ１３のドレインが他方の制御電圧ＶＧＮとされる。バイアス回路２２の入力電圧Ｖｂｉａｓのレベルが高くなると、ノードＮｃのレベルが下がり、ＭＯＳトランジスタＭ１２のコンダクタンスが大きくなり、これによってＶＧＰのレベルが下がり、ＶＧＮのレベルが上昇する。この結果、図８等で説明したＣＭＯＳ遅延段５０の動作電流が増えて発振周波数が高くされる。バイアス回路２２の入力電圧Ｖｂｉａｓのレベルが低くなると、その逆で、ノードＮｃのレベルが上がり、ＶＧＰのレベル上昇、ＶＧＮのレベル降下を生じ、この結果、図８等で説明したＣＭＯＳ遅延段５０の動作電流が減って発振周波数が低くされる。図１４の例では温度補償という観点より、温度補償回路５５を設け、ノードＮｃに温度補償に必要な電流を供給する。特に図示はしないが、温度補償回路５５は、例えばＶＣＯのＶＬＴ（論理閾値電圧）変動による周波数変動が問題になる場合は、論理閾値電圧発生回路とオペアンプ等を用いて構成することができる。尚、５６はモストランジスタＭ１０のゲート入力を制御する選択スイッチ回路であり、端子ＳＷＯＮからの入力と端子ｉｎからの入力が選択可能である。端子ＳＷＯＮからの入力が選択されると対応するＭＯＳトランジスタＭ１０のコンダクタンスはＶｂｉａｓとは無関係に一定に保持される。Ｍ１４、Ｍ１５は制御電圧ＶＧＰをＶｄｆｆ、ＶＧＮをＶｓｓに固定するＭＯＳトランジスタである。

《ＶＬＴに着目した温度依存補償》
図１９にはＶＬＴに着目して温度補償を行う内部発振回路モジュール５の回路例が示される。主としてここではＢＩＡＳ５の別の回路例について詳細に説明する。ここではＤＡＣ２１にも別の回路構成を採用しており、制御情報ＴＲＭ０〜ＴＲＭ５の値に従ってスイッチ回路ＳＷ０〜ＳＷ６３で直列抵抗回路６０の分圧タップを選択して、ノードＮｄａｃにアナログ電圧を得る。６１で示される回路はノードＮｄａｃのアナログ電圧に対応した電流を生成する回路であり、その電流値を信号ＳＥＬで切り換え可能になっている。

バイアス回路２２は３個のオペアンプ６２〜６４を有する。オペアンプ６２、６４は図２０に例示される回路構成を有する。オペアンプ６３は図２１に例示される回路構成を有する。オペアンプ６２の出力によってコンダクタンスが制御されるｐチャンネル型ＭＯＳトランジスタＭ２０と上記直列抵抗回路６０は電源電圧Ｖｃｃと回路の接地電圧Ｖｓｓとの間に電流経路を形成する。オペアンプ６２は反転入力端子Ｎに上記直列抵抗回路６０による分圧電圧が帰還され、非反転入力端子にクランプ回路２９の出力電圧Ｃｖｄｄが供給され、その差電圧に応ずる出力電圧によってＭＯＳトランジスタＭ２０のコンダクタンスを制御する。要するに、ＤＡＣ２１の変換基準電圧である直列抵抗回路６０の動作電圧がクランプ電圧Ｃｖｄｄにされる。オペアンプ６３はノードＮｄａｃのアナログ変換電圧Ｖｂｉａｓに等しい電圧をＭＯＳトランジスタＭ２１のドレインに形成するように当該ＭＯＳトランジスタＭ２１のコンダクタンスを制御する。よってこのＭＯＳトランジスタＭ２１に流れる電流は上記アナログ変換電圧Ｖｂｉａｓと回路６１内の抵抗によって決まり、電源電圧Ｖｃｃに対して一定な定電流性を有する。またその電流は所定のミラー比でＭＯＳトランジスタＭ２２に伝達される。ＭＯＳトランジスタＭ２２はＶｃｃとＶｓｓの間で直列されたｎチャンネル型ＭＯＳトランジスタＭ２３，Ｍ２４と共に電流経路を構成している。上記ＭＯＳトランジスタＭ２２のドレイン電圧は一方の制御電圧ＶＧＮとしてＶＣＯ２３に供給される。

バイアス回路２２は論理閾値電圧模擬回路６５を有する。論理閾値電圧模擬回路６５はＣＭＯＳインバータの入出力を短絡させた回路構成を有し、短絡入出力端子Ｎｉｏにはその動作電源電圧に対する論理閾値電圧（ＶＬＴ）を形成する。上記論理閾値電圧模擬回路６５はＶｃｃとＶｓｓの間で直列されたｐチャンネル型ＭＯＳトランジスタＭ２６と電流経路を形成する。オペアンプ６４は、その反転入力端子（Ｎ）に論理閾値電圧模擬回路６５のノードＮｉｏが帰還接続され、非反転入力端子（Ｐ）にクランプ回路２９の出力電圧Ｃｖｄｄが供給され、その差電圧に従ってＭＯＳトランジスタＭ２６のコンダクタンスを負帰還制御する。ＭＯＳトランジスタＭ２６のドレインにはＣｖｄｄとＶＬＴによって決まる電圧が形成される。例えば２×Ｃｖｄｄのような電圧が形成される。この電圧はＶＣＯ２３の動作電源電圧とされる。

バイアス回路２２はＣＭＯＳ遅延段５０のダミー回路５０ｄａを有する。ここではＣＭＯＳ遅延段５０は電流制限ＭＯＳトランジスタＭ５，Ｍ６が中央部に配置され、その外側にＣＭＯＳインバータを構成するｐチャンネル型ＭＯＳトランジスタＭ２８とｎチャンネル型ＭＯＳトランジスタＭ２９が配置されている。ダミー回路５０ｄａはＭＯＳトランジスタＭ２８ｄａ，Ｍ５ｄａ，Ｍ６ｄａ，Ｍ２９ｄａによって構成される。ＭＯＳトランジスタＭ２９ｄａのゲートにはＭＯＳトランジスタＭ２６のドレイン電圧が供給され、ＭＯＳトランジスタＭ２８ｄａのゲートにはＶｓｓが供給され、ＭＯＳトランジスタＭ６ｄａのゲートには上記一方の制御電圧ＶＧＮが供給され、これによって上記ＭＯＳトランジスタＭ５ｄａに流れる電流をＶＣＯ２３の各ＣＭＯＳ遅延段５０に鏡映可能にするために、上記ＭＯＳトランジスタＭ５ｄａのコモンゲート・ドレイン端子の電圧を他方の制御電圧ＶＧＰとする。

上記ＭＯＳトランジスタＭ５ｄａ、Ｍ６ｄａに流れる電流は、上記ＭＯＳトランジスタＭ２１に流れる定電流のミラー電流であり、よって制御電圧ＶＧＮ、及びＶＧＰを受けるＶＣＯ２３内の各ＣＭＯＳ遅延段５０における電流制限ＭＯＳトランジスタＭ５，Ｍ６のドレイン電流も定電流性を有することになる。該定電流によって次段のＣＭＯＳ遅延段５０におけるＭＯＳトランジスタＭ２８，Ｍ２９から成るＣＭＯＳインバータのゲート容量が充放電駆動され、その充放電時定数が遅延要素となる。上記定電流は、クランプ電圧Ｃｖｄｄを基準に形成されたＤ／Ａ変換電圧Ｖｂｉａｓと抵抗とから生成され、またＶＣＯ２３の動作電源電圧もＣｖｄｄを基準として形成された電圧であるため、プロセスばらつきに対する補償と電源変動に対する補償を実現できる。また更に論理閾値電圧模擬回路６５によって、その論理閾値電圧ＶＬＴがＣｖｄｄと等しくなるような電圧がＭＯＳトランジスタＭ２６から出力され、これがＶＣＯ２３の動作電源電圧として与えられるため、ＣＭＯＳ遅延段５０におけるＭＯＳトランジスタＭ２８，Ｍ２９から成るＣＭＯＳインバータの論理閾値電圧を常に一定に制御することができ、温度変化に対してもリングオシレータ部の発振周波数変動を補償できる。

例えば、温度上昇に伴って上記ＣＭＯＳインバータの論理閾値電圧が上昇しようとする場合、ＭＯＳトランジスタＭ２６のドレイン電圧、すなわちＶＣＯ２３の動作電源電圧は低下し、上記ＣＭＯＳインバータの論理閾値電圧の変動を抑制する。温度上昇に伴ってＣＭＯＳインバータの論理閾値電圧が上昇するということは、ｎチャンネル型ＭＯＳトランジスタに対するｐチャンネル型ＭＯＳトランジスタの電流駆動能力が相対的に向上したことを意味する。電源電圧を低下させて論理閾値電圧を一定に制御することは、ｐチャンネル型ＭＯＳトランジスタ側が動作開始した時のソース・ゲート間電圧ＶＧＳを狭める方向に制御することとなり、電流駆動能力の向上を抑制することになる。

ＣＭＯＳ遅延段５０の出力遅延は、上記したように電流制限ＭＯＳトランジスタＭ５，Ｍ６の定電流による次段ゲート容量の充放電時間が主要素であるが、各ＣＭＯＳ遅延段５０の出力が反転開始した直後はＣＭＯＳインバータを構成するＭＯＳトランジスタＭ２８，Ｍ２９の特性も介在する。例えばＣＭＯＳ遅延段５０の出力が０Ｖから上昇開始するときは、ＭＯＳトランジスタＭ２８がＯＦＦ状態からＯＮ状態へ移行するが、この移行期間中ＭＯＳトランジスタＭ２８の出力電流特性が出力電圧の上昇に影響を及ぼすことになる。出力が下降する場合におけるＭＯＳトランジスタＭ２９に関しても同様である。よって上記の如くＣＭＯＳインバータの論理閾値電圧を一定に制御することによって、ＣＭＯＳ遅延段５０の遅延特性におけるＭＯＳトランジスタＭ２８，Ｍ２９の影響を一定とすることができる。これにより、制御電圧ＶＧＮ、ＶＧＰ及びＶＣＯ２３の動作電源電圧は、クランプ電圧Ｃｖｄｄを基準に形成されたＤ／Ａ変換電圧Ｖｂｉａｓ、及び上記論理閾値電圧ＶＬＴと相関する電圧にされるから、前述のようにプロセスばらつきに対する補償と電源変動に対する補償を実現する。更に、論理閾値電圧模擬回路６５がリングオシレータ部にＣＭＯＳ回路の論理閾値電圧変動による電流変化を相殺する方向の電流を与えるから、温度変化によるリングオシレータ部の発振周波数変動を補償することもできる。

尚、図１９では分周器の図示を省略している。

図２２には図１９の構成におけるＶＣＯの温度依存性に関するシミュレーション結果が例示される。例示された発振周波数において温度依存性が緩和されている。

《周波数設定工程》
図２３には上記マイクロコンピュータ１の製造工程における周波数設定工程が例示される。ここではマイクロコンピュータ１は汎用マイクロコンピュータを想定する。即ち、図１９に例示されるように設定可能な周波数が限定的でない内部発振回路モジュールを採用するマイクロコンピュータを対象とする。

製造元では、ウェーハプロセス（Ｐ１）、テスト（Ｐ２）を行った後、ヒューズモジュール６ｃｄに、顧客仕様に合わせてデフォルト動作周波数を決定する制御情報が書き込まれる（Ｐ３）。尚、テスト（Ｐ２）では、内部発振を用いないで外部クロック信号を用いてテストを行い、或いは最初テスタで内部発振周波数をあわせ込み、その後、内部発振周波数を変更しながら行っても良い。その後、通常モード（ユーザモード）では設定された内部発振周波数でシステム動作可能になる。

図２４にはマイクロコンピュータ１の製造工程における周波数設定工程の別の例が示される。ここではカスタムＬＳＩを想定する。即ち、図８に例示されるように設定可能な周波数が限定的な内部発振回路モジュールを採用するマイクロコンピュータであってもよい。

製造元では、ウェーハプロセス（Ｐ１）、テスト（Ｐ２）を行った後、ヒューズモジュール６ｃｄに、顧客が要求する任意動作周波数を決定する制御情報が書き込まれる（Ｐ３Ａ）。出荷後は、通常モード（ユーザモード）において設定された内部発振周波数でシステム動作可能になる。出荷後の周波数変更を想定する必要はない。

《クロック信号周波数の動的調整》
図２５には内部発振クロック周波数を逐次動的に調整する内部発振回路モジュールを備えたマイクロコンピュータ１が示される。ここに示す内部発振回路モジュール５は、周波数設定のために外部クロック信号ＲＣＬＫを必要とせず、周期的にパルスの一定区間を発生する区間発生回路（ＩＴＶＧ）７１を設け、周期的に発生するパルスの一定区間毎に上記内部クロック信号ＶＣＬＫを計数し計数値を期待値に一致させる方向に制御情報を逐次更新する比較制御回路（ＣＭＰＣＴＬ）７０を採用する。ここでは、制御情報を格納する記憶回路として、ＣＰＵ２によりプリセット可能なアップダウンカウンタ（ＵＤＣＵＮＴ）４２を用い、上記比較制御回路７０によってアップダウンカウンタ（ＵＤＣＵＮＴ）４２アップカウントとダウンカウントを制御するようになっている。

図２６には図２５の内部発振回路モジュール５に対応される詳細な回路例が示される。上記区間発生回路（ＩＴＶＧ）７１は、パルス発生回路（ＰＬＳＧ）７２と、パルス発生回路７２から発生されるパルスの所定位相点から充電動作又は放電動作の何れかを行なうＣＲ時定数回路（ＣＲＴＣ）７３と、ＣＲ時定数回路７３で得られる電圧が規定電圧に到達するのを検出する検出回路（ＤＴＣ）７４とを有する。

パルス発生回路７２は低精度の内部発振器（ＬＰＯＳＣ）７６とその出力クロック信号を計数するリングカウンタ（ＲＧＣＵＮＴ）７７から成る。リングカウンタ７７の最上位ビットＤｎはカウントアップパルスＦｓｔｒを出力する。カウントアップパルスＦｓｔｒはカウントアップまでローレベルとされ、カウントアップ毎にハイレベルにされる。

ＣＲ時定数回路７３は抵抗Ｒｔｃと容量Ｃｔｃの並列回路を有し、ｐチャンネル型のＭＯＳスイッチＭ３１を介してクランプ電圧Ｃｖｄｄに接続される。ＭＯＳスイッチＭ３１はカウントアップパルスＦｓｔｒのハイレベルによってオン状態にされ、これによってＣｔｃが充電され、カウントアップパルスＦｓｔｒのローレベルによってオフ状態にされ、容量Ｃｔｃが放電される。時定数回路７３によって得られる充放電電圧はＮｔｍとして図示される。充放電時間を規定する時定数は抵抗Ｔｔｃの値をトリミングすることによって決定される。電圧トリミング手法は特に制限されずアルミマスタスライス又はヒューズプログラムによって行なうようになっている。尚、抵抗Ｒｔｃの抵抗値はＭＯＳスイッチＭ３１のオン抵抗が見えないくらいのサイズにされる。要するに前者は後者を無視し得る程に大きな抵抗値を持つ。

検出回路７４は、上記充放電電圧Ｎｔｍを、基準電圧Ｖｒｅｆを抵抗分圧して得られる判定レベルＶｉｎｔと比較する。Ｃｓｔｐは検出回路７４による比較結果信号である。

ＣＲＴＣ７３による充電電圧はクランプ電圧Ｃｖｄｄによって規定され、温度変動及び電源電圧Ｖｃｃ変動に対して安定化されている。抵抗Ｒｔｃ及び容量Ｃｔｃによって規定される時定数も温度や電源電圧Ｖｃｃ変動に依存しない。また判定レベルＶｉｎｔも温度や電源電圧Ｖｃｃ変動に依存しない。従って、図２７に示されるように、時定数回路の放電開始から電圧Ｎｔｍが判定レベルＶｉｎｔに到達する時間Ｔｓは一定となる。Ｆｓｔｒの立下りから検出回路による一致出力（Ｃｓｔｐの立下り）までが一定区間となる。時間Ｔｓは例えば１００ｍｓのような時間とされる。

ＣＭＰＣＴＬ７０は内部クロック信号ＶＣＬＫのクロックカウンタ８０を有し、このクロックカウンタ８０は、信号Ｆｓｔｒの立下りタイミングでクリアされ、その後、信号Ｃｓｔｐの立下りまで内部クロック信号ＶＣＬＫを計数する。この計数期間は時間Ｔｓに一定期間とされる。しかもこの期間は温度や電源電圧Ｖｃｃ変動に依存しない一定期間とされる。この期間Ｔｓで計数された計数値は、比較回路８２で周波数設定レジスタ８１のプリセット値と比較される。比較回路８２はマグニチュードコンパレータとされ、比較結果の大小に応じてＦｓｔｒを計数クロックとしてＵＤＣＵＮＴ４２をアップカウント又はダウンカウントし、信号Ｆｓｔｒのサイクル毎に、制御情報が、＋１インクリメント、−１デクリメント、又は前値保持される。これにより、パルスの一定区間Ｔｓを基準に、パルスＦｓｔｒの周期毎に発振回路２３の発振周波数を、目的周波数に一致するように、しかも温度や電源電圧Ｖｃｃの変動に影響されないように、動的に調整することができる。

図２８には区間発生回路（ＩＴＶＧ）７１の別の例が示される。ＣＲ時定数回路７３は抵抗Ｒｔｃと容量Ｃｔｃの直列回路を有し、抵抗Ｒｔｃはクランプ電圧Ｃｖｄｄに接続され、上記容量Ｃｔｃにｎチャンネル型のＭＯＳスイッチＭ３２が並列接続されて構成される。ＭＯＳスイッチＭ３２はカウントアップパルスＦｓｔｒのハイレベルによってオン状態にされ、これによってＣｔｃが放電され、カウントアップパルスＦｓｔｒのローレベルによってオフ状態にされ、容量Ｃｔｃが充電される。時定数回路７３によって得られる充放電電圧はＮｔｍとして図示される。充放電時間を規定する時定数は抵抗Ｔｔｃの値をトリミングすることによって決定される。その他の構成は図２６と同じである。

ＣＲＴＣ７３による充電電圧はクランプ電圧Ｃｖｄｄによって規定され、温度変動及び電源電圧Ｖｃｃ変動に対して安定化されている。抵抗Ｒｔｃ及び容量Ｃｔｃによって規定される時定数も温度や電源電圧Ｖｃｃ変動に依存しない。また判定レベルＶｉｎｔも温度や電源電圧Ｖｃｃ変動に依存しない。従って、図２９に示されるように、時定数回路の充電開始から電圧Ｎｔｍが判定レベルＶｉｎｔに到達する時間Ｔｓは一定となる。Ｆｓｔｒの立下りから検出回路による一致出力（Ｃｓｔｐの立下り）までが一定区間となる。時間Ｔｓは例えば１００ｍｓのような時間とされる。従って図２８の構成についても図２６と同様に、パルスの一定区間Ｔｓを基準に、パルスＦｓｔｒの周期毎に発振回路２３の発振周波数を、目的周波数に一致するように、しかも温度や電源電圧Ｖｃｃの変動に影響されないように、動的に調整することができる。

以上説明した内蔵発振回路モジュールを半導体集積回路に適用することにより、以下の効果を得る。

ユーザ任意の内蔵クロック信号を生成できるので、外部に水晶振動子や容量等の部品が必要なくなり、ボード設計も容易になる。

製造プロセスのばらつき、温度変化、電源変動に対して安定な周波数を内部発振にて得ることができる。

周波数サンプリング用の端子は、他の端子とマルチプレクスできるので水晶振動子を用いる場合に比べて外部端子を２本減らすことができる。

半導体集積回路の顧客が発振周波数を設定できるので、顧客による応用システムの設計期間に余裕ができ、また、応用システムの設計に対してもフレキシビリティが向上する。

周波数をマイクロコンピュータの設計段階で作り込む必要がなく、汎用的なマイコン設計ができるので設計コスト等が削減ができる。

振動子用の端子が無いので、ＥＭＳ、ＥＭＩ特性を向上することができる。また、振動子を用いないので、低消費電力化が可能になる。

マスクＲＯＭ６を用いているため、フラッシュメモリを用いる場合に比べて製造コストの低減を図ることができる。また、ＣＭＯＳプロセスで形成された不揮発性メモリセルを備えるものを適用しているため、フラッシュメモリセルを適用する場合に比べて製造コストの低減を図ることができる。

次に、図１に示されるヒューズモジュール６ｃｄの別の構成例について説明する。

上記ヒューズモジュール６ｃｄは、通電により溶断（切断）可能な溶断ヒューズを含んで成る溶断ヒューズ回路によって構成することができる。上記溶断ヒューズは、例えば、多結晶シリコン等で形成することが出来る。図１１にはその場合の構成例が示される。図１１に示される例では、特に制限されないが、ウェーハをスクライブエリア１１０で切断することによって４個の半導体チップＣｈｉｐ−Ａ，Ｃｈｉｐ−Ｂ，Ｃｈｉｐ−Ｃ，Ｃｈｉｐ−Ｄが得られる。この半導体チップＣｈｉｐ−Ａ，Ｃｈｉｐ−Ｂ，Ｃｈｉｐ−Ｃ，Ｃｈｉｐ−Ｄは、例えば図１や図２などに示されるマイクロコンピュータ１とされ、それに含まれるヒューズモジュール６ｃｄは、出力ＯＵＴ（Ｄ０）〜ＯＵＴ（Ｄ５）に対応する６個の溶断ヒューズ回路１１８を含んで成る。この６個の溶断ヒューズ回路１１８は、それぞれ通電により溶断（切断）可能な溶断ヒューズを含んでいる。溶断ヒューズ回路１１８の近傍には、溶断ヒューズに通電することで当該溶断ヒューズを切断するための複数の溶断電圧印加パッド１１２が形成される。この複数の溶断電圧印加パッド１１２をスクライブエリア１１０に形成すると、半導体チップ内の全パッド数をその分だけ減らすことができる。複数の溶断電圧印加パッド１１２は、ダイシング前における溶断ヒューズ回路１１８への制御情報書き込みにのみ必要となるものであるから、ダイシングにより消滅しても支障は無い。

図１２Ａには、図１１において１１６で示される部分の拡大図が示され、図１２Ｂには図１２ＡにおけるＡ−Ａ’線切断断面が示される。また、図１２Ｃには、図１１において１１７で示される部分の拡大図が示され、図１２Ｄには図１３ＡにおけるＢ−Ｂ’線切断断面が示される。

半導体チップＣｈｉｐ−Ａ，Ｃｈｉｐ−Ｂ，Ｃｈｉｐ−Ｃ，Ｃｈｉｐ−Ｄの縁辺部には、ダイシング後において水分などがチップ内に侵入しないようにガードリングエリアが形成されている。このガードリングアリアは、図１２Ｂにおいて９０で示されるように、ｎ型ウェル領域ＮＷに形成された拡散層Ｐ＋、第１層金属配線Ｍ１、第２層金属配線Ｍ２、第３層金属配線Ｍ３がコンタクトホールによって導通されて成る。ただし、溶断ヒューズ回路１１８と溶断電圧印加パッド１１２とを結合する溶断電圧印加配線１１９が形成される部分については、図１２Ｄに示されるように、ガードリングエリア９０の形態が変更される。すなわち、溶断電圧印加配線１１９が第２層金属配線Ｍ２で形成される場合には、この第２層金属配線Ｍ２を介して溶断ヒューズ回路１１８と溶断電圧印加パッド１１２とが結合されるため、溶断電圧印加配線１１９（第２層金属配線Ｍ２）については、ガードリングの形成から外され、少なくともガードリングエリア９０において他の金属配線層とは結合されない。

図１３には、図１２ＣにおけるＢ−Ｂ’線切断断面に対応する別の構成例の断面が示される。

図１３に示されるのが、図１２Ｄに示されるのと相違するのは、溶断電圧印加配線１１９を含むダミーガードリング１５０が形成されている点、及び隣接チップＣｈｉｐ−Ｄにおいて１５１で示されるように溶断電圧印加配線１１９が延在形成されている点である。ダミーガードリング１５０は、溶断電圧印加配線１１９がその上位層の配線Ｍ３と下位層の配線Ｍ１とにコンタクトホールを介して導通されて成る。このようなダミーガードリング１５０が形成される場合には、図１２Ｄに示される場合に比べてチップの保護機能が強化される。

図１７Ａには上記６個の溶断ヒューズ回路１１８のうちの一つについての詳細な構成例が示される。

図１７Ａに示されるように、この溶断ヒューズ回路１１８は、情報書込み用溶断ヒューズ１１１、この情報書込み用溶断ヒューズ１１１に流れる電流を電圧に変換するためのＩ−Ｖ（電流−電圧）変換回路１１３、上記情報書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズ１２１、この参照用溶断ヒューズ１２１に流れる電流を電圧に変換可能なＩ−Ｖ変換回路１１４、上記Ｉ−Ｖ変換回路１１４の出力電圧と上記Ｉ−Ｖ変換回路１１４の出力電圧を比較するためのセンスアンプ１１５を含んで成る。Ｉ−Ｖ変換回路１１３と情報書込み用溶断ヒューズ１１１との間には、ｎチャンネル型ＭＯＳトランジスタＭＮ１３と抵抗ＲＴとの直列回路が設けられる。また、Ｉ−Ｖ変換回路１１４と参照用溶断ヒューズ１２１との間には、ｎチャンネル型ＭＯＳトランジスタＭＮ１４と抵抗ＲＢとの直列回路が設けられる。ｎチャンネル型ＭＯＳトランジスタＭＮ１３，ＭＮ１４のゲート電極には、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが直列接続されて成るインバータ１３２を介してセンスアンプイネーブル信号ＳＡＣＮが供給される。上記抵抗ＲＢは抵抗ＲＴよりも大きく設定される。これにより、センスアンプ１１５での電圧比較動作におけるリファレンス側の電圧が適切なレベルに設定されるため、 情報書込み用溶断ヒューズ１１１が溶断されてない場合の判断を確実に行うことができる。

情報書込み用溶断ヒューズ１１１の一端は溶断電圧印加パッド１２０に結合され、他端はグランドラインＧＮＤに結合される。溶断電圧印加パッド１２０を介して所定の溶断電圧が供給されることによって情報書込み用溶断ヒューズ１１１が溶断される。このとき、溶断電圧がＩ−Ｖ変換回路１１３の入力端子に伝達されないように、センスアンプイネーブル信号ＳＡＣＨ、もしくはＬＳＩの電源をオフすることによってｎチャンネル型ＭＯＳトランジスタＭＮ１３がオフされる。

一方、参照用溶断ヒューズ１２１は、上記情報書込み用溶断ヒューズ１１１との間で電流比較を行うために設けられたもので、通電による溶断は行われない。従って、この参照用溶断ヒューズ１２１には、溶断電圧供給用パッドを接続する必要は無い。尚、参照用溶断ヒューズ１２１に溶断電圧の供給が行われないにもかかわらず、ｎチャンネル型ＭＯＳトランジスタＭＮ１４を設けているのは、上記情報書込み用溶断ヒューズ１１１側との均衡を図るためである。ダイオードＤ０１，Ｄ０２は、ノードが不所望な電圧レベルになるのを防止するために設けられている。

上記Ｉ−Ｖ変換回路１１３は、特に制限されないが、ｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰ３、ｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４が結合されて成る。ｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２が並列接続され、それにｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ３が直列接続される。ｐチャンネル型ＭＯＳトランジスタＭＰ３とｎチャンネル型ＭＯＳトランジスタＭＮ２とが直列接続される。ｐチャンネル型ＭＯＳトランジスタＭＰ２のゲート電極にはイコライズイネーブル信号ＥＱＵＮが伝達される。ｐチャンネル型ＭＯＳトランジスタＭＰ３及びｎチャンネル型ＭＯＳトランジスタＭＮ３，ＭＮ４のゲート電極には、センスアンプ１１５を活性化を指示するためのセンスアンプイネーブル信号ＳＡＣＮが伝達される。ｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ３の直列接続ノードからｎチャンネル型ＭＯＳトランジスタＭＮ１３を介して電流の引き込みが行われることによりｎチャンネル型ＭＯＳトランジスタＭＮ２のゲート電位が変化され、それに応じて、ｐチャンネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１との直列接続ノードの電位が決定される。例えばヒューズ１１１が溶断されていれば、ｎチャンネル型ＭＯＳトランジスタＭＮ１３を介して電流の引き込みが行われないから、ｐチャンネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１との直列接続ノードの電位は高い電圧レベルとされる。しかし、ヒューズ１１１が溶断されていない場合には、ｎチャンネル型ＭＯＳトランジスタＭＮ１３を介して電流の引き込みが行われるため、ｐチャンネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１との直列接続ノードの電位は低い電圧レベルとされる。つまり、ｎチャンネル型ＭＯＳトランジスタＭＮ１３を介して電流の引き込み量に応じて、ｐチャンネル型ＭＯＳトランジスタＭＰ１とｎチャンネル型ＭＯＳトランジスタＭＮ１との直列接続ノードの電位が決定され、それがこのＩ−Ｖ変換回路１１３の出力電圧としてセンスアンプ１１５に伝達される。ｎチャンネル型ＭＯＳトランジスタＭＮ１３，ＭＮ１４は、センスアンプイネーブル信号ＳＡＣＮによって動作制御される。

上記Ｉ−Ｖ変換回路１１４は、特に制限されないが、ｐチャンネル型ＭＯＳトランジスタＭＰ４，ＭＰ５，ＭＰ６、及びｎチャンネル型ＭＯＳトランジスタＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８が結合されて成り、基本的には上記Ｉ−Ｖ変換回路１１３と同様に構成される、ただし、ｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ４のゲート電極は、ｐチャンネル型ＭＯＳトランジスタＭＰ４とｎチャンネル型ＭＯＳトランジスタＭＮ５との直列接続ノード共通接続される。このようにするのは、参照用溶断ヒューズ１２１が溶断されていない状態でのＩ−Ｖ変換回路１１４の出力電圧（ＭＰ４，ＭＮ５の直列接続ノードの電圧）がリファレンス電圧とされるため、この電圧を、情報書込み用溶断ヒューズ１１１が溶断されていない状態でのＩ−Ｖ変換回路１１４の出力電圧よりも若干高めに設定することによって、センスアンプ１１５での比較動作の安定化を図るためである。

上記センスアンプ１１５は、ｐチャンネル型ＭＯＳトランジスタＭＰ７，ＭＰ８，ＭＰ９とｎチャンネル型ＭＯＳトランジスタＭＮ９，ＭＮ１０とが結合されて成る。ｐチャンネル型ＭＯＳトランジスタＭＮ８，ＭＮ９は差動結合される。ｐチャンネル型ＭＯＳトランジスタＭＰ７は、この差動結合回路（ＭＮ８，ＭＮ９）の共通の定電流源とされる。ｎチャンネル型ＭＯＳトランジスタＭＮ９，ＭＮ１０は、差動結合回路（ＭＮ８，ＭＮ９）の負荷とされる。上記ｐチャンネル型ＭＯＳトランジスタＭＰ８，ＭＰ９のゲート電極は、ｐチャンネル型ＭＯＳトランジスタＭＰ１１とｎチャンネル型ＭＯＳトランジスタＭＮ１１とが並列接続されて成るイコライズ回路１３３によって短絡されるようになっている。ｐチャンネル型ＭＯＳトランジスタＭＰ１１のゲート電極にはイコライズイネーブル信号ＥＱＵＮが伝達される。ｐチャンネル型ＭＯＳトランジスタＭＰ８とｎチャンネル型ＭＯＳトランジスタＭＮ９との直列接続ノードから、このセンスアンプの出力信号が得られる。このセンスアンプ出力信号は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが直列接続されて成るインバータ１３４を介することにより、後段のラッチ回路１５１を介して後段回路に伝達される。ラッチ回路１５１は、ラッチ信号ＬＡＴＣＨがハイレベルの期間における入力信号をラッチして後段回路に出力する。

また、ｎチャンネル型ＭＯＳトランジスタＭＮ１１のゲート電極には、イコライズイネーブル信号ＥＱＵＮがインバータ１３１で反転されてから伝達される。インバータ１３１は、ｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタとが直列接続されて成る。イコライズイネーブル信号ＥＱＵＮがハイレベルとされた期間に、ｐチャンネル型ＭＯＳトランジスタＭＰ８，ＭＰ９のゲート電極が短絡されることでセンスアンプ１１５がイコライズされる。

図１７Ｂには、図１７Ａに示される溶断ヒューズ回路１１８の読み出し動作タイミングが示される。

ヒューズイネーブル信号ＦＵＳＥＥがローレベルにされることで、この溶断ヒューズ回路１１８がイネーブル状態にされるものとする。溶断ヒューズ回路１１８のイネーブル状態において、センスアンプイネーブル信号ＳＡＣＮがローレベルにされることでセンスアンプ１１５が動作可能状態とされる。イコライズイネーブル信号ＥＱＵＮがローレベルにされることでセンスアンプ１１５がイコライズされる。このイコライズが完了した後に、溶断ヒューズ回路１１８のからのデータ読み出しが可能とされる。情報書込み用溶断ヒューズ１１１が溶断されているか否かによってセンスアンプ１１５の出力電圧が異なる。本例においてインバータ１３４の出力は、情報書込み用溶断ヒューズ１１１が溶断されている場合にはハイレベルとされ、情報書込み用溶断ヒューズ１１１が溶断されていない場合にはローレベルとされる。

図１７Ｃには、上記溶断ヒューズ回路１１８の比較対象とされる回路が示される。

この複数のヒューズ溶断用電圧印加パッド１２３−１〜１２３−７、コモンＰ端子１２１、コモンＭ端子１２２を有し、各ヒューズ溶断用電圧印加パッド１２３−１〜１２３−７とコモンＰ端子１２１との間、及び各ヒューズ溶断用電圧印加パッド１２３−１〜１２３−７とコモンＭ端子１２２との間にポリシリコン（多結晶シリコン）によるヒューズＦが設けられて成る。ヒューズの溶断は、コモンＰ端子１２１又はコモンＭ端子１２２とヒューズ溶断用電圧印加パッドとの間にヒューズ溶断のための所定電圧を印加することにより可能とされる。例えばヒューズ溶断用電圧印加パッド１２３−１とコモンＰ端子１２１との間にヒューズ溶断のための所定電圧を印加することにより高電位側電源Ｖｃｃ側のヒューズ１２４を溶断することができ、ヒューズ溶断用電圧印加パッド１２３−１とコモンＭ端子１２２との間にヒューズ溶断のための所定電圧を印加することにより低電位側電源Ｖｓｓ側のヒューズ５を溶断することができる。高電位側電源Ｖｃｃ側のヒューズ４が溶断された場合には、出力データＤ０はローレベルとされ、低電位側電源Ｖｓｓ側のヒューズ１２５が溶断されることにより出力データＤ０はハイレベルとされる。このように高電位側電源Ｖｃｃ側又は低電位側電源Ｖｓｓ側のヒューズを溶断することにより、出力データＤ０〜Ｄ５の論理を決定することができる。

しかしながら、ヒューズの溶断が不完全であった場合には、貫通電流が流れ、出力データが不所望な論理になる虞がある。例えば低電位側電源Ｖｓｓ側のヒューズ１２５が完全に溶断されていない場合、ヒューズ１２４，１２５を介して貫通電流が流れる。このとき、出力データＤ０は本来ハイレベルであるが、上記貫通電流が流れることによってローレベルになってしまうことが考えられる。

これに対して上記溶断ヒューズ回路１１８は、情報書込み用溶断ヒューズ１１１、この情報書込み用溶断ヒューズ１１１に流れる電流を電圧に変換するためのＩ−Ｖ（電流−電圧）変換回路１１３、上記情報書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズ１２１、この参照用溶断ヒューズ１２１に流れる電流を電圧に変換可能なＩ−Ｖ変換回路１１４、上記Ｉ−Ｖ変換回路１１４の出力電圧と上記Ｉ−Ｖ変換回路１１４の出力電圧を比較するためのセンスアンプ１１５を含んで成り、上記情報書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズ１２１の状態が参照されるため、情報書込み用溶断ヒューズ１１１の溶断が不完全であった場合には、ｎチャンネル型ＭＯＳトランジスタＭＮ１３を介して流れる電流に対応する電圧がＩ−Ｖ変換回路１１３から出力される。そしてそれがセンスアンプ１１５でリファレンス電圧（Ｉ−Ｖ変換回路１１４の出力電圧）と比較されることから、情報書込み用溶断ヒューズ１１１の溶断が不完全であるにもかかわらず、上記リファレンス電圧との関係で読み出しデータの論理判別が可能とされる。また、ヒューズの読出し期間をセンスアンプ信号ＳＡＣＮで制御することにより、定量的に不所望な貫通電流が流れないで済む。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図２６のＰＬＳＧ７２は半導体集積回路の外付け回路で構成してもよい。半導体集積回路はマイクロコンピュータに限定されず、ＣＰＵを有するシステムオンチップのＬＳＩなど代表されるように同期動作用にクロック信号を必要とする半導体集積回路に広く適用することができる。基準電圧発生回路はバイポーラトランジスタを用いたバンドギャップ型基準電圧発生回路であってもよい。マイクロコンピュータに代表されるデータ処理ＬＳＩの内蔵回路モジュールは図１に限定されず適宜変更可能である。

また、上記の例では、ヒューズモジュール６ｃｄに内部クロック信号のトリミング制御情報のみを格納するようにしたが、他の制御情報を格納するようにしても良い。例えば、外部から供給される電源電圧が５Ｖで、それをチップ内の降圧回路で３．３Ｖに降圧してから内部回路に供給する場合には、上記降圧回路のトリミングが必要になる。かかる場合には、上記ヒューズモジュール６ｃｄの一部に、上記降圧回路のトリミング制御情報を上記内部クロック信号のトリミング情報とは別の領域に格納しておき、パワーオンリセットに応答してそれを読み出すことにより、上記内部クロック信号のトリミングの場合と同様に上記降圧回路のトリミングを行うことができる。

本発明の一例に係るマイクロコンピュータを例示するブロック図である。 内部発振回路モジュールの第１の例を示すブロック図である。 比較回路の一例を示す論理回路図である。 内部発振回路モジュールの第２の例を示すブロック図である。 内部発振回路モジュールの第３の例を示すブロック図である。 上記マイクロコンピュータに含まれるヒューズモジュールの構成例ブロック図である。 不揮発性記憶ブロックの構成例説明図である。 上記不揮発性記憶ブロックに含まれる単位情報セルの構成例回路図である。 読み出しＭＩＳトランジスタの特性図である。 上記単位情報セルにおけるメモリセル部のレイアウト説明図である。 上記単位情報セルの制御態様の説明図である。 上記単位情報セルに対数するプログラム動作のタイミングチャートである。 上記ヒューズモジュールの実使用状態での読み出しタイミングチャートである。 図４の内部発振回路モジュールに対応される詳細な回路を例する回路図である。 ボルテージフォロアアンプ（ＶＦＡＭＰ）の一例を示す回路図である。 ＭＯＳトランジスタのＶｇｓ・Ｉｄｓ特性を例示する説明図である。 溶断ヒューズ回路を含むヒューズモジュールの構成例ブロック図である。 図１１における主要部の拡大図である。 図１２ＡにおけるＡ−Ａ’線切断断面図である。 図１１における主要部の拡大図である。 図１２ＣにおけるＢ−Ｂ’線切断断面図である。 図１２Ｄに対応する別の構成例の断面図である。 バイアス回路の別の例を示す回路図である。 図２で説明した内部発振周波数設定動作を例示するフローチャートである。 外部比較による内部発振周波数設定動作を例示するフローチャートである。 上記溶断ヒューズ回路の詳細な構成例回路図である。 上記溶断ヒューズ回路における主要部の動作タイミング図である。 図１７Ａに示される溶断ヒューズ回路の比較対象とされる回路の構成例回路図である。 図８の構成におけるＶＣＯの温度依存性に関するシミュレーション結果を例示する説明図である。 ＶＬＴに着目して温度補償を行う内部発振回路モジュールの回路例を示す回路図である。 図１９に示されるのオペアンプ６２、６４を例示する回路図である。 図１９に示されるのオペアンプ６３を例示する回路図である。 図１９の構成におけるＶＣＯの温度依存性に関するシミュレーション結果を例示する説明図である。 マイクロコンピュータ特に汎用マクロコンピュータの製造工程における周波数設定工程を例示するフローチャートである。 図２４にはマイクロコンピュータ特にカスタムＬＳＩの製造工程における周波数設定工程を例示するフローチャートである。 内部発振クロック周波数を逐次動的に調整する内部発振回路モジュールを備えたマイクロコンピュータを例示するブロック図である。 図２３の内部発振回路モジュールに対応される詳細な回路を例示する回路図である。 図２６の時定数回路の充放電動作によって生成される一定区間（Ｔｓ）を例示するタイミングチャートである。 区間発生回路７１の別の例を示す回路図である。 図２８の時定数回路の充放電動作によって生成される一定区間（Ｔｓ）を例示するタイミングチャートである。

符号の説明

１ マイクロコンピュータ
２ ＣＰＵ
５ 内部発振回路モジュール
６ マスクＲＯＭ
６ｃｄ ヒューズモジュール
１３ モード制御回路
２０ 制御データレジスタ
２１ ディジタル・アナログ変換回路
２２ バイアス回路
２３ 電圧制御発振回路
２４ 比較回路
２５ モニタレジスタ
２６ セレクタ
２７ 分周回路
２９ クランプ回路
ＶＣＬＫ 内部クロック信号
ＲＣＬＫ 外部クロック信号
３１ サンプリング回路
３２ ラッチ回路
３３ パルスジェネレータ
３５ 周波数比較回路
３６ テストホスト
３７ 低精度発振回路
４０ 比較制御回路
４１ 不揮発性レジスタ
４２ アップダウンカウンタ
４５ 基準電圧発生回路
４６、４７ ボルテージフォロアアンプ
Ｖｒｅｆ 基準電圧
Ｃｖｄｄ クランプ電圧
Ｖｂｉａｓ Ｄ／Ａ変換電圧
ＶＧＰ，ＶＧＮ 制御電圧
５０ ＣＭＯＳインバータ遅延段
５１ リングオシレータ部
５２ レベルシフタ
５３ 分周器
６５ 論理閾値電圧模擬回路
７０ 比較制御回路
７１ 区間発生回路
７２ パルス発生回路
７３ ＣＲ時定数回路
７４ 検出回路
８０ クロックカウンタ
８１ 周波数設定レジスタ
８２ 比較回路
１１１ 情報書込み用溶断ヒューズ
１１３ Ｉ−Ｖ変換回路（第１変換回路）
１１４ Ｉ−Ｖ変換回路（第２変換回路）
１１５ センスアンプ
１２０ 溶断電圧印加パッド
１２１ 参照用溶断ヒューズ

Claims (18)

1. 記憶回路と、
   上記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
   外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路と、
   ＣＭＯＳプロセスで形成された不揮発性メモリセルを含み、上記論理回路で生成された制御情報を記憶可能な電気ヒューズ回路と、を備え、
   上記電気ヒューズ回路に記憶された制御情報を上記記憶回路に格納し、上記内部クロック信号を内部回路の同期動作に用いる半導体集積回路。
2. 上記電気ヒューズ回路は、上記内部クロック信号のトリミング制御情報を格納可能な第１記憶領域と、上記内部回路に関するその他のトリミング制御情報を格納可能な第２記憶領域とを含む請求項１記載の半導体集積回路。
3. 上記上記論理回路で生成された制御情報は、内部発振周波数の設定動作の最後の段階で上記電気ヒューズに格納される請求項２記載の半導体集積回路。
4. 上記内部回路は、制御プログラムを格納可能なマスクＲＯＭを含む請求項３記載の半導体集積回路。
5. 上記電気ヒューズに格納された制御情報は上記半導体集積回路の初期化動作に応答して上記記憶回路にロードされる請求項４記載の半導体集積回路。
6. 記憶回路と、
   上記記憶回路に保持された制御情報に基づいて内部クロック信号を生成する発振回路と、
   外部で生成される外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路と、
   溶断ヒューズの状態によって上記制御情報を記憶可能な溶断ヒューズ回路と、を含み、
   上記溶断ヒューズ回路に記憶された制御情報を上記記憶回路にロードし、上記内部クロック信号を内部回路の同期動作に用いる半導体集積回路。
7. 上記溶断ヒューズ回路は、
   溶断するか否かによって上記制御情報の書き込みを可能とする情報書込み用溶断ヒューズと、
   上記書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズと、を含み、
   上記情報書込み用溶断ヒューズに流れる電流と上記参照用溶断ヒューズに流れる電流とを比較し、その比較結果に応じた論理出力を形成する請求項６記載の半導体集積回路。
8. 上記溶断ヒューズ回路は、
   溶断するか否かによって上記制御情報の書き込みを可能とする情報書込み用溶断ヒューズと、
   上記情報書込み用溶断ヒューズに流れる電流を電圧に変換する第１変換回路と、
   上記書込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズと、
   上記参照用溶断ヒューズに流れる電流を電圧に変換する第２変換回路と、
   上記第１変換回路の出力電圧と上記第２変換回路の出力電圧とを比較するセンスアンプと、を含んで成る請求項６記載の半導体集積回路。
9. 上記制御情報の書き込みのための上記情報書込み用溶断ヒューズへの通電期間に、上記情報書込み用溶断ヒューズから上記第１変換回路に至る経路を遮断可能な第１トランジスタと、
   上記第１トランジスタに連動して、上記参照用溶断ヒューズから上記第２変換回路に至る経路を遮断可能な第２トランジスタと、を含む請求項７又は８記載の半導体集積回路。
10. 上記第１トランジスタと上記第１変換回路との間に設けられた第１抵抗と、
    上記第２トランジスタと上記第１変換回路との間に設けられた第２抵抗とを含み、
    上記第２抵抗の値は、上記第１抵抗の値よりも大きく設定された請求項９記載の半導体集積回路。
11. 上記論理回路は所定の動作モードの指示に応答して制御情報を生成するものである請求項１又は６記載の半導体集積回路。
12. 上記論理回路は上記記憶回路に初期的に与えられる制御情報に基づいて生成されるクロック信号に同期して制御情報を生成する動作を行うものである請求項１１記載の半導体集積回路。
13. 上記論理回路は外部クロック信号に同期して制御情報を生成する動作を行うものである請求項１１記載の半導体集積回路。
14. 上記論理回路は所定動作モードの指示に応答して発振動作される別の発振回路で生成されるクロック信号に同期して制御情報を生成する動作を行うものである請求項１１記載の半導体集積回路。
15. 内部クロック信号及び外部クロック信号の夫々の周波数に応答する情報をサンプリングするサンプリング回路を有し、上記論理回路は上記サンプリング回路でサンプリングされた情報を用いて内部クロック信号と外部クロック信号の周波数比較を行って内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する請求項１又は６記載の半導体集積回路。
16. 内部クロック信号と外部クロック信号の周波数の相異を比較する比較回路を有し、上記論理回路は上記比較回路による比較結果を用いて内部クロック信号周波数を外部クロック信号周波数に一致させる制御情報を生成する請求項１又は６記載の半導体集積回路。
17. 上記論理回路はＣＰＵであり、上記記憶回路は上記ＣＰＵによってアクセス可能なレジスタである請求項１５又は１６記載の半導体集積回路。
18. 上記記憶回路はカウンタであり、
    上記論理回路は内部クロック信号と外部クロック信号の周波数の相異を比較し、比較結果を用いて上記カウンタをアップカウント又ダウンカウントすることを特徴とする請求項１又は６記載の半導体集積回路。

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