JP2010027104A

JP2010027104A - ヒューズ素子読み出し回路

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Publication number: JP2010027104A
Application number: JP2008184315A
Authority: JP
Inventors: Rikio Takase; 利貴雄高瀬; Masahiro Sueda; 雅博末田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-07-15
Filing date: 2008-07-15
Publication date: 2010-02-04
Anticipated expiration: 2028-07-15
Also published as: US8072831B2; JP5266920B2; US20100014374A1

Abstract

【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路（１０４）と、前記第１のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路（１０３）とを有することを特徴とするヒューズ素子読み出し回路が提供される。
【選択図】図１

Description

本発明は、ヒューズ素子読み出し回路に関する。

図２はヒューズ素子読み出し回路の構成例を示す図であり、図３は電気ヒューズ素子の抵抗値と頻度を示す図である。電気ヒューズ素子２１１は、切断済みと未切断とで抵抗値が異なり、未切断では抵抗値が小さく、切断済みでは抵抗値が大きい。図３において、頻度分布３０１は未切断の電気ヒューズ素子２１１の頻度を示し、頻度分布３０２は切断済みの電気ヒューズ素子２１１の頻度を示す。

読み出し時には制御ノードＳＥＮがハイレベルになり、読み出し電圧出力回路２０１は、電気ヒューズ素子２１１の抵抗値に応じた読み出し電圧Ｖ１を出力する。読み出し電圧Ｖ１は、電気ヒューズ素子２１１が未切断のときには低くなり、電気ヒューズ素子２１１が切断済みのときには高くなる。基準電圧出力回路２０４は、抵抗分割により基準電圧Ｖ３を出力する。

選択回路２０２は、複数の読み出し電圧出力回路２０１の読み出し電圧Ｖ１のうちの１つを選択し、読み出し電圧Ｖ２を出力する。電圧比較回路２０３は、読み出し電圧Ｖ２と基準電圧Ｖ３とを比較し、比較結果を示す電圧Ｖ４を出力する。ラッチ回路２０５は、電圧Ｖ４をラッチし、電圧ＯＵＴを出力する。

電気ヒューズ素子２１１は、未切断又は切断済みに応じてデータを記憶することができる。電気ヒューズ素子２１１の抵抗値が閾値抵抗値３０３（図３）より小さいときには電気ヒューズ素子２１１は未切断であると判定し、電気ヒューズ素子２１１の抵抗値が閾値抵抗値３０３より大きいときには電気ヒューズ素子２１１は切断済みであると判定することができる。読み出し電圧Ｖ２は、電気ヒューズ素子２１１の抵抗値に対応する電圧である。基準電圧Ｖ３は、閾値抵抗値３０３に対応する電圧である。電圧比較回路２０３は、読み出し電圧Ｖ２が基準電圧Ｖ３より低ければ電気ヒューズ素子２１１が未切断であると判定し、読み出し電圧Ｖ２が基準電圧Ｖ３より高ければ電気ヒューズ素子２１１が切断済みであると判定することができる。

以上のように、未切断の電気ヒューズ素子２１１の抵抗値は閾値抵抗値３０３より小さく、切断済みの電気ヒューズ素子２１１の抵抗値は閾値抵抗値３０３より大きくする必要がある。そのため、電気ヒューズ素子２１１の抵抗値の試験を行う。電気ヒューズ素子２１１が未切断のときには、読み出し電圧Ｖ２が基準電圧Ｖ３より低ければ、試験合格である。また、電気ヒューズ素子２１１が切断済みのときには、読み出し電圧Ｖ２が基準電圧Ｖ３より高ければ、試験合格である。

しかし、図３に示すように、電気ヒューズ素子２１１の抵抗値には様々な理由によるばらつきが生じる。領域３０４及び３０５は、試験に合格するが、閾値抵抗値３０３に近いため、電気ヒューズ素子２１１のデータを読み出す際に誤判定を生じる可能性がある。すなわち、十分な読み出しマージンが確保されていない。

また、特開２００６−３１０４５７号公報には、電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出される第１のヒューズ素子と、前記第１のヒューズ素子と同等の特性を有し、前記第１のヒューズ素子に対する読み出し条件を決定する読み出しトリム調整用の第２のヒューズ素子と、前記第１のヒューズ素子のデータを読み出す前に前記第２のヒューズ素子の両端間に一定電圧を印加して前記第２のヒューズ素子のデータを読み出し、その読み出し結果に基づいて前記第１のヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力する読み出しトリム値自動調整回路と、前記第１のヒューズ素子のデータを読み出す際、前記第１のヒューズ素子の両端間に一定電圧を印加し、読み出しトリム値自動調整回路から供給されるトリム値に基づいてデータを読み出すヒューズデータ読み出し回路とを具備したことを特徴とする半導体集積回路が記載されている。

また、特開２００７−２９９９２６号公報には、ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、前記ポリシリコンヒューズと同一の電気的特性を有する複数のダミーヒューズからなり、前記ポリシリコンヒューズの抵抗値の１／ｎの抵抗値を有するダミーヒューズ群と、それぞれが前記プログラム用トランジスタの１／ｎのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記ダミーヒューズ群に流れる電流のｎ倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路が記載されている。

特開２００６−３１０４５７号公報特開２００７−２９９９２６号公報

本発明の目的は、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することである。

本発明のヒューズ素子読み出し回路は、切断済みと未切断とで抵抗値が異なる第１のヒューズ素子と、通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路と、前記第１のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路とを有することを特徴とする。

また、本発明のヒューズ素子読み出し回路は、切断済みと未切断とで抵抗値が異なる第１のヒューズ素子と、通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路と、前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路とを有することを特徴とする。

試験モードの条件を通常モードの条件より厳しくすることにより、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができる。

（第１の実施形態）
図１は本発明の第１の実施形態によるヒューズ素子読み出し回路の構成例を示す図であり、図４は電気ヒューズ素子の抵抗値と頻度を示す図である。ヒューズ素子読み出し回路は、読み出し電圧出力回路１０１、選択回路１０２、電圧比較回路１０３、基準電圧出力回路１０４及びラッチ回路１０５を有する。

読み出し電圧出力回路１０１は、電界効果トランジスタ１１１〜１１４及び第１の電気ヒューズ素子１１５を有する。以下、電界効果トランジスタを単にトランジスタという。ｐチャネルトランジスタ１１１は、ソースが電源電圧ノードに接続され、ゲートが基準電位ノード（グランド電位ノード）に接続され、ドレインが出力ノードに接続される。ｎチャネルトランジスタ１１２は、ドレインが出力ノードに接続され、ゲートが制御ノードＳＥＮに接続される。ｎチャネルトランジスタ１１３は、ドレインがトランジスタ１１２のソースに接続され、ゲートが電源電圧ノードに接続される。ｎチャネルトランジスタ１１４は、ゲートが制御ノードＳＥＮに接続され、ソースが基準電位ノードに接続される。電気ヒューズ素子１１５は、トランジスタ１１３のソース及びトランジスタ１１４のドレイン間に接続される。読み出し電圧Ｖ１は、トランジスタ１１１及び１１２のドレインの相互接続点である出力ノードから出力される。

電気ヒューズ素子１１５は、切断済みと未切断とで抵抗値が異なり、未切断では抵抗値が小さく（例えば１００Ω）、切断済みでは抵抗値が大きい（例えば１０００Ω）。図４において、頻度分布４０１は未切断の電気ヒューズ素子１１５の抵抗値頻度を示し、頻度分布４０２は切断済みの電気ヒューズ素子１１５の抵抗値頻度を示す。

読み出し時には制御ノードＳＥＮがハイレベルになり、読み出し電圧出力回路１０１は、電気ヒューズ素子１１５の抵抗値に応じた読み出し電圧Ｖ１を出力する。読み出し電圧Ｖ１は、電気ヒューズ素子１１５が未切断のときには低くなり、電気ヒューズ素子１１５が切断済みのときには高くなる。

基準電圧出力回路１０４には、通常モード信号Ｃ１、未切断ヒューズ素子試験モード信号Ｃ２及び切断済みヒューズ素子試験モード信号Ｃ３が入力される。通常モード信号Ｃ１、未切断ヒューズ素子試験モード信号Ｃ２及び切断済みヒューズ素子試験モード信号Ｃ３は、いずれか１個がハイレベルになり、他の２個がローレベルになる。通常モード信号Ｃ１は、通常使用を行うための通常モードを示す信号である。未切断ヒューズ素子試験モード信号Ｃ２は、未切断の電気ヒューズ素子１１５の抵抗値を試験するための未切断ヒューズ素子試験モードを示す信号である。切断済みヒューズ素子試験モード信号Ｃ３は、切断済みの電気ヒューズ素子１１５の抵抗値を試験するための切断済みヒューズ素子試験モードを示す信号である。

基準電圧出力回路１０４は、第１の基準電圧出力回路１０６、第２の基準電圧出力回路１０７、第３の基準電圧出力回路１０８及びｐチャネルトランジスタ１４３を有し、通常モード（信号Ｃ１）、未切断ヒューズ素子試験モード（信号Ｃ２）及び切断済みヒューズ素子試験モード（信号Ｃ３）に応じて異なる基準電圧Ｖ３を出力する。ｐチャネルトランジスタ１４３は、ソースが電源電圧ノードに接続され、ゲートが基準電位ノードに接続され、ドレインがｎチャネルトランジスタ１２４のゲートに接続される。基準電圧Ｖ３は、トランジスタ１４３のドレインの電圧である。

第１の基準電圧出力回路１０６は、通常モードの基準電圧Ｖ３を出力するための回路であり、通常モード信号Ｃ１を入力する。第２の基準電圧出力回路１０７は、未切断ヒューズ素子試験モードの基準電圧Ｖ３を出力するための回路であり、未切断ヒューズ素子試験モード信号Ｃ２を入力する。第３の基準電圧出力回路１０８は、切断済みヒューズ素子試験モードの基準電圧Ｖ３を出力するための回路であり、切断済みヒューズ素子試験モード信号Ｃ３を入力する。

第１の基準電圧出力回路１０６は、トランジスタ１３１，１３４，１４０及び第２の電気ヒューズ素子の直列接続回路１３７を有する。ｎチャネルトランジスタ１３１は、ドレインがトランジスタ１４３のドレインに接続され、ゲートが通常モード信号Ｃ１のノードに接続される。ｎチャネルトランジスタ１３４は、ドレインがトランジスタ１３１のソースに接続され、ゲートが電源電圧ノードに接続される。ｎチャネルトランジスタ１４０は、ゲートが通常モード信号Ｃ１のノードに接続され、ソースが基準電位ノードに接続される。第２の電気ヒューズ素子の直列接続回路１３７は、トランジスタ１３４のソース及びトランジスタ１４０のドレイン間に接続され、例えば未切断の１０個の第２の電気ヒューズ素子が直列に接続される。

第２の基準電圧出力回路１０７は、トランジスタ１３２，１３５，１４１及び第３の電気ヒューズ素子の直列接続回路１３８を有する。ｎチャネルトランジスタ１３２は、ドレインがトランジスタ１４３のドレインに接続され、ゲートが未切断ヒューズ素子試験モード信号Ｃ２のノードに接続される。ｎチャネルトランジスタ１３５は、ドレインがトランジスタ１３２のソースに接続され、ゲートが電源電圧ノードに接続される。ｎチャネルトランジスタ１４１は、ゲートが未切断ヒューズ素子試験モード信号Ｃ２のノードに接続され、ソースが基準電位ノードに接続される。第３の電気ヒューズ素子の直列接続回路１３８は、トランジスタ１３５のソース及びトランジスタ１４１のドレイン間に接続され、例えば未切断の５個の第３の電気ヒューズ素子が直列に接続される。

第３の基準電圧出力回路１０８は、トランジスタ１３３，１３６，１４２及び第４の電気ヒューズ素子の直列接続回路１３９を有する。ｎチャネルトランジスタ１３３は、ドレインがトランジスタ１４３のドレインに接続され、ゲートが切断済みヒューズ素子試験モード信号Ｃ３のノードに接続される。ｎチャネルトランジスタ１３６は、ドレインがトランジスタ１３３のソースに接続され、ゲートが電源電圧ノードに接続される。ｎチャネルトランジスタ１４２は、ゲートが切断済みヒューズ素子試験モード信号Ｃ３のノードに接続され、ソースが基準電位ノードに接続される。第４の電気ヒューズ素子の直列接続回路１３９は、トランジスタ１３６のソース及びトランジスタ１４２のドレイン間に接続され、例えば未切断の２０個の第４の電気ヒューズ素子が直列に接続される。

直列接続回路１３７〜１３９内の電気ヒューズ素子は、電気ヒューズ素子１１５と同じ特性を有する。

第２の電気ヒューズ素子の直列接続回路１３７の直列接続数は、第３の電気ヒューズ素子の直列接続回路１３８の直列接続数より多く、第４の電気ヒューズ素子の直列接続回路１３９の直列接続数より少ない。すなわち、第２の電気ヒューズ素子の直列接続回路１３７の抵抗値は、第３の電気ヒューズ素子の直列接続回路１３８の抵抗値より大きく、第４の電気ヒューズ素子の直列接続回路１３９の抵抗値より小さい。

通常モード信号Ｃ１がハイレベルになると、トランジスタ１３１及び１４０がオンし、トランジスタ１３２，１４１，１３３，１４２がオフする。すると、基準電圧Ｖ３は、第２の電気ヒューズ素子の直列接続回路１３７の抵抗値に応じた電圧になる。

また、未切断ヒューズ素子試験モード信号Ｃ２がハイレベルになると、トランジスタ１３２及び１４１がオンし、トランジスタ１３１，１４０，１３３，１４２がオフする。すると、基準電圧Ｖ３は、第３の電気ヒューズ素子の直列接続回路１３８の抵抗値に応じた電圧になる。

また、切断済みヒューズ素子試験モード信号Ｃ３がハイレベルになると、トランジスタ１３３及び１４２がオンし、トランジスタ１３１，１４０，１３２，１４１がオフする。すると、基準電圧Ｖ３は、第４の電気ヒューズ素子の直列接続回路１３９の抵抗値に応じた電圧になる。

すなわち、通常モード（信号Ｃ１）の基準電圧Ｖ３は、未切断ヒューズ素子試験モード（信号Ｃ２）の基準電圧Ｖ３より高く、切断済みヒューズ素子試験モード（信号Ｃ３）の基準電圧Ｖ３より低い。

選択回路１０２は、複数の読み出し電圧出力回路１０１の読み出し電圧Ｖ１のうちの１つを選択し、読み出し電圧Ｖ２を出力する。

電圧比較回路１０３は、トランジスタ１２１〜１２５を有し、読み出し電圧Ｖ２と基準電圧Ｖ３とを比較し、比較結果を示す電圧Ｖ４を出力する。ｐチャネルトランジスタ１２１は、ソースが電源電圧ノードに接続され、ゲートが自己のドレインに接続される。ｐチャネルトランジスタ１２２は、ソースが電源電圧ノードに接続され、ゲートがトランジスタ１２１のゲートに接続される。ｎチャネルトランジスタ１２３は、ドレインがトランジスタ１２１のドレインに接続され、ゲートが読み出し電圧Ｖ２のノードに接続される。ｎチャネルトランジスタ１２４は、ドレインがトランジスタ１２２のドレインに接続され、ゲートがトランジスタ１４３のドレインに接続される。ｎチャネルトランジスタ１２５は、ドレインがトランジスタ１２３及び１２４のソースに接続され、ゲートが電圧比較制御信号ＣＭＰのノードに接続され、ソースが基準電位ノードに接続される。電圧Ｖ４は、トランジスタ１２２及び１２４のドレインの相互接続点の電圧である。電圧比較制御信号ＣＭＰがハイレベルのときに電圧比較が行われる。読み出し電圧Ｖ２が基準電圧Ｖ３より高いときには、電圧Ｖ４はハイレベルになる。逆に、読み出し電圧Ｖ２が基準電圧Ｖ３より低いときには、電圧Ｖ４はローレベルになる。ラッチ回路１０５は、電圧Ｖ４をラッチし、電圧ＯＵＴを出力する。

まず、通常モード信号Ｃ１がハイレベルのときの動作を説明する。電気ヒューズ素子１１５は、未切断又は切断済みに応じてデータを記憶することができる。電気ヒューズ素子１１５の抵抗値が閾値抵抗値４０３（図４）より小さいときには電気ヒューズ素子１１５は未切断であると判定し、電気ヒューズ素子１１５の抵抗値が閾値抵抗値４０３より大きいときには電気ヒューズ素子１１５は切断済みであると判定することができる。読み出し電圧Ｖ２は、電気ヒューズ素子１１５の抵抗値に対応する電圧である。基準電圧Ｖ３は、閾値抵抗値４０３に対応する電圧である。電圧比較回路１０３は、読み出し電圧Ｖ２が基準電圧Ｖ３より低ければ電気ヒューズ素子１１５が未切断であると判定し、読み出し電圧Ｖ２が基準電圧Ｖ３より高ければ電気ヒューズ素子１１５が切断済みであると判定することができる。これにより、電気ヒューズ素子１１５のデータを読み出すことができる。

以上のように、未切断の電気ヒューズ素子１１５の抵抗値は閾値抵抗値４０３より小さく、切断済みの電気ヒューズ素子１１５の抵抗値は閾値抵抗値４０３より大きくする必要がある。そのため、電気ヒューズ素子１１５の抵抗値の試験を行う。電気ヒューズ素子１１５は、書き込み回路により、データに応じて電流が流され、切断又は未切断の処理が行われる。複数の読み出し電圧出力回路１０１内の各電気ヒューズ素子１１５は、試験時には、切断又は未切断のいずれかが分かっている。未切断の電気ヒューズ素子１１５の試験を行うときには、未切断ヒューズ素子試験モード信号Ｃ２をハイレベルにする。また、切断済みの電気ヒューズ素子１１５の試験を行うときには、切断済みヒューズ素子試験モード信号Ｃ３をハイレベルにする。

次に、未切断ヒューズ素子試験モード信号Ｃ２がハイレベルのときの動作を説明する。読み出し電圧Ｖ２は、未切断の電気ヒューズ素子１１５の抵抗値（分布４０１）に対応する電圧である。基準電圧Ｖ３は、閾値抵抗値４０４に対応する電圧である。電圧比較回路１０３は、読み出し電圧Ｖ２が基準電圧Ｖ３より低ければ試験合格と判定し、読み出し電圧Ｖ２が基準電圧Ｖ３より高ければ試験不合格と判定することができる。これにより、未切断の電気ヒューズ素子１１５が閾値抵抗値４０３及び４０４の間の抵抗値４０６を有するときには、その電気ヒューズ素子１１５を試験不合格にすることができるので、十分な読み出しマージンを確保することができる。

次に、切断済みヒューズ素子試験モード信号Ｃ３がハイレベルのときの動作を説明する。読み出し電圧Ｖ２は、切断済みの電気ヒューズ素子１１５の抵抗値（分布４０２）に対応する電圧である。基準電圧Ｖ３は、閾値抵抗値４０５に対応する電圧である。電圧比較回路１０３は、読み出し電圧Ｖ２が基準電圧Ｖ３より高ければ試験合格と判定し、読み出し電圧Ｖ２が基準電圧Ｖ３より低ければ試験不合格と判定することができる。これにより、切断済みの電気ヒューズ素子１１５が閾値抵抗値４０３及び４０５の間の抵抗値４０７を有するときには、その電気ヒューズ素子１１５を試験不合格にすることができるので、十分な読み出しマージンを確保することができる。

本実施形態によれば、通常モード、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードで異なる基準電圧Ｖ３を使用することにより、十分な読み出しマージンを確保し、電気ヒューズ素子１１５のデータ読み出しの際に誤判定を防止することができる。

（第２の実施形態）
図５は、本発明の第２の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本実施形態（図５）は、第１の実施形態（図１）に対して、直列接続回路１３７〜１３９の代わりに並列接続回路５３７〜５３９を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

第２の電気ヒューズ素子の並列接続回路５３７は、トランジスタ１３４のソース及びトランジスタ１４０のドレイン間に接続され、例えば切断済みの１０個の第２の電気ヒューズ素子が並列に接続される。

第３の電気ヒューズ素子の並列接続回路５３８は、トランジスタ１３５のソース及びトランジスタ１４１のドレイン間に接続され、例えば切断済みの２０個の第３の電気ヒューズ素子が並列に接続される。

第４の電気ヒューズ素子の並列接続回路５３９は、トランジスタ１３６のソース及びトランジスタ１４２のドレイン間に接続され、例えば切断済みの５個の第４の電気ヒューズ素子が並列に接続される。

基準電圧出力回路１０４は、通常モード信号Ｃ１がハイレベルのときには、第２のヒューズ素子の並列続回路５３７の抵抗値に応じた基準電圧Ｖ３を出力する。また、基準電圧出力回路１０４は、未切断ヒューズ素子試験モード信号Ｃ２がハイレベルのときには、第３のヒューズ素子の並列続回路５３８の抵抗値に応じた基準電圧Ｖ３を出力する。また、基準電圧出力回路１０４は、切断済みヒューズ素子試験モード信号Ｃ３がハイレベルのときには、第４のヒューズ素子の並列続回路５３９の抵抗値に応じた基準電圧Ｖ３を出力する。

第２のヒューズ素子の並列接続回路５３７の並列接続数は、第３のヒューズ素子の並列接続回路５３８の並列接続数より少なく、第４のヒューズ素子の並列接続回路５３９の並列接続数より多い。すなわち、第２の電気ヒューズ素子の並列接続回路５３７の抵抗値は、第３の電気ヒューズ素子の並列接続回路５３８の抵抗値より大きく、第４の電気ヒューズ素子の並列接続回路５３９の抵抗値より小さい。すなわち、通常モード（信号Ｃ１）の基準電圧Ｖ３は、未切断ヒューズ素子試験モード（信号Ｃ２）の基準電圧Ｖ３より高く、切断済みヒューズ素子試験モード（信号Ｃ３）の基準電圧Ｖ３より低い。

第１の実施形態では、直列接続回路１３７〜１３９内の電気ヒューズ素子の直列接続数を変えることにより、直列接続回路１３７〜１３９の抵抗値を変化させ、モードに応じて基準電圧Ｖ３を異ならせた。本実施形態では、並列接続回路５３７〜５３９内の電気ヒューズ素子の並列接続数を変えることにより、並列接続回路５３７〜５３９の抵抗値を変化させ、モードに応じて基準電圧Ｖ３を異ならせる。

（第３の実施形態）
図６は、本発明の第３の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本実施形態（図６）は、第１の実施形態（図１）に対して、直列接続回路１３９の代わりに並列接続回路５３９を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

第４の電気ヒューズ素子の並列接続回路５３９は、第２の実施形態（図５）と同様に、トランジスタ１３６のソース及びトランジスタ１４２のドレイン間に接続され、例えば切断済みの５個の第４の電気ヒューズ素子が並列に接続される。基準電圧出力回路１０４は、切断済みヒューズ素子試験モード信号Ｃ３がハイレベルのときには、第４のヒューズ素子の並列続回路５３９の抵抗値に応じた基準電圧Ｖ３を出力する。

第２の電気ヒューズ素子の直列接続回路１３７の抵抗値は、第３の電気ヒューズ素子の直列接続回路１３８の抵抗値より大きく、第４の電気ヒューズ素子の並列接続回路５３９の抵抗値より小さい。すなわち、通常モード（信号Ｃ１）の基準電圧Ｖ３は、未切断ヒューズ素子試験モード（信号Ｃ２）の基準電圧Ｖ３より高く、切断済みヒューズ素子試験モード（信号Ｃ３）の基準電圧Ｖ３より低い。

本実施形態では、基準電圧出力回路１０４は、電気ヒューズ素子の直列接続回路１３７，１３８と電気ヒューズ素子の並列接続回路５３９とを有し、回路１３７，１３８，５３９の抵抗値を異ならせ、モードに応じて基準電圧Ｖ３を異ならせる。

（第４の実施形態）
図７は、本発明の第４の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。ヒューズ素子読み出し回路は、読み出し電圧出力回路１０１及び論理回路７２０を有する。

読み出し電圧出力回路１０１は、図１の読み出し回路１０１に対して、トランジスタ７１１及び７１２を追加したものである。ｐチャネルトランジスタ７１１は、ソースが電源電圧ノードに接続され、ゲートが第１の制御ノードＣＴＬ１に接続され、ドレインがトランジスタ１１１のドレインに接続される。並列接続回路７０１は、トランジスタ１１１及び７１１の並列接続回路である。ｎチャネルトランジスタ７１２は、ドレインがトランジスタ１１３のドレインに接続され、ゲートが第２の制御ノードＣＴＬ２に接続され、ソースがトランジスタ１１３のソースに接続される。並列接続回路７０２は、トランジスタ１１３及び７１２の並列接続回路である。

図７では、図１の選択回路１０２を省略しているが、図１と同様に、読み出し回路１０１を複数設け、選択回路１０２を設けることができる。

図８は、論理回路７２０の動作を示す図である。特性８０１は、論理回路７２０の入力電圧Ｖ１及び出力電圧Ｖ４の関係を示す。電圧８０２は、入力電圧Ｖ１を示す。論理回路７２０は、インバータ７２１を有し、図１の電圧比較回路１０３に対応する。インバータ７２１は、特性８０１に従い、読み出し電圧Ｖ１が閾値電圧より高ければローレベルの電圧Ｖ４を出力し、読み出し電圧Ｖ１が閾値電圧より低ければハイレベルの電圧Ｖ４を出力する。

図９は、制御ノードＳＥＮ、ＣＴＬ１，ＣＴＬ２の制御電圧を示す図である。本実施形態は、第１の実施形態と同様に、通常モード、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードを有する。

電圧９０１は、通常モードにおける未切断の電気ヒューズ素子１１５の読み出し電圧Ｖ１である。制御ノードＳＥＮは、第１の実施形態と同様にハイレベルになる。第１の制御ノードＣＴＬ１はハイレベル、第２の制御ノードＣＴＬ２はローレベルになる。トランジスタ７１１はオフし、トランジスタ７１２はオフする。並列接続回路７０１の並列接続数が少なくなり、並列接続回路７０１の抵抗値が大きくなり、読み出し電圧Ｖ１が下降する。また、並列接続回路７０２の並列接続数が少なくなり、並列接続回路７０２の抵抗値が大きくなり、読み出し電圧Ｖ１が上昇する。また、未切断の電気ヒューズ素子１１５は抵抗値が小さい。その結果、読み出し電圧Ｖ１は低い電圧９０１になる。電圧９０１は、図８の電圧８０３に対応する。論理回路７２０は、特性８０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がハイレベルであれば、電気ヒューズ素子１１５が未切断のデータを記憶していることを示す。

電圧９０２は、未切断ヒューズ素子試験モードにおける未切断の電気ヒューズ素子１１５の読み出し電圧Ｖ１である。制御ノードＳＥＮは、第１の実施形態と同様にハイレベルになる。第１の制御ノードＣＴＬ１はローレベル、第２の制御ノードＣＴＬ２はローレベルになる。トランジスタ７１１はオンし、トランジスタ７１２はオフする。並列接続回路７０１の並列接続数が多くなり、並列接続回路７０１の抵抗値が小さくなり、読み出し電圧Ｖ１が上昇する。また、並列接続回路７０２の並列接続数が少なくなり、並列接続回路７０２の抵抗値が大きくなり、読み出し電圧Ｖ１が上昇する。また、未切断の電気ヒューズ素子１１５は抵抗値が小さい。その結果、読み出し電圧Ｖ１は電圧９０２になる。電圧９０２は、電圧９０１より少し高く、図８の電圧８０４に対応する。論理回路７２０は、特性８０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がハイレベルであれば試験合格であり、電圧Ｖ４がローレベルであれば試験不合格である。

電圧９０３は、通常モードにおける切断済みの電気ヒューズ素子１１５の読み出し電圧Ｖ１である。制御ノードＳＥＮは、第１の実施形態と同様にハイレベルになる。第１の制御ノードＣＴＬ１はハイレベル、第２の制御ノードＣＴＬ２はローレベルになる。トランジスタ７１１はオフし、トランジスタ７１２はオフする。並列接続回路７０１の並列接続数が少なくなり、並列接続回路７０１の抵抗値が大きくなり、読み出し電圧Ｖ１が下降する。また、並列接続回路７０２の並列接続数が少なくなり、並列接続回路７０２の抵抗値が大きくなり、読み出し電圧Ｖ１が上昇する。また、切断済みの電気ヒューズ素子１１５は抵抗値が大きい。その結果、読み出し電圧Ｖ１は高い電圧９０３になる。電圧９０３は、図８の電圧８０６に対応する。論理回路７２０は、特性８０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がローレベルであれば、電気ヒューズ素子１１５が切断済みのデータを記憶していることを示す。

電圧９０４は、切断済みヒューズ素子試験モードにおける切断済みの電気ヒューズ素子１１５の読み出し電圧Ｖ１である。制御ノードＳＥＮは、第１の実施形態と同様にハイレベルになる。第１の制御ノードＣＴＬ１はハイレベル、第２の制御ノードＣＴＬ２はハイレベルになる。トランジスタ７１１はオフし、トランジスタ７１２はオンする。並列接続回路７０１の並列接続数が少なくなり、並列接続回路７０１の抵抗値が大きくなり、読み出し電圧Ｖ１が下降する。また、並列接続回路７０２の並列接続数が多くなり、並列接続回路７０２の抵抗値が小さくなり、読み出し電圧Ｖ１が下降する。また、切断済みの電気ヒューズ素子１１５は抵抗値が大きい。その結果、読み出し電圧Ｖ１は電圧９０４になる。電圧９０４は、電圧９０３より少し低く、電圧９０２より高く、図８の電圧８０５に対応する。論理回路７２０は、特性８０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がローレベルであれば試験合格であり、電圧Ｖ４がハイレベルであれば試験不合格である。

未切断の電気ヒューズ素子１１５の読み出し電圧Ｖ１は、試験モード時には電圧８０４となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧８０３となり、十分な読み出しマージンを確保することができる。

同様に、切断済みの電気ヒューズ素子１１５の場合、試験モード時には電圧８０５となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧８０６となり、十分な読み出しマージンを確保することができる。

以上のように、電気ヒューズ素子１１５は、切断済みと未切断とで抵抗値が異なる。並列接続回路７０１及び７０２は、第１の抵抗回路を構成し、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有し、並列に接続されるトランジスタのオン数を制御することにより抵抗値を異ならせる。

並列接続回路７０１は第２の抵抗回路であり、並列接続回路７０２は第３の抵抗回路である。並列接続回路７０１の抵抗値は、通常モード及び切断済みヒューズ素子試験モードよりも未切断ヒューズ素子試験モードの方が小さい。並列接続回路７０２の抵抗値は、通常モード及び未切断ヒューズ素子試験モードよりも切断済みヒューズ素子試験モードの方が小さい。

並列接続回路７０１内のトランジスタのオン数は、通常モード及び切断済みヒューズ素子試験モードよりも未切断ヒューズ素子試験モードの方が多い。並列接続回路７０２内のトランジスタのオン数は、通常モード及び未切断ヒューズ素子試験モードよりも切断済みヒューズ素子試験モードの方が多い。

読み出し電圧出力回路１０１は、電気ヒューズ素子１１５の抵抗値、並列接続回路７０１及び７０２の抵抗値に応じた読み出し電圧Ｖ１を出力する。論理回路７２０は、読み出し電圧出力回路１０１により出力される読み出し電圧Ｖ１に応じた論理レベルの電圧Ｖ４を出力する。

（第５の実施形態）
図１０は、本発明の第５の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。ヒューズ素子読み出し回路は、読み出し電圧出力回路１０１、インバータ（論理回路）７２１及び制御回路１００１を有する。インバータ７２１は、第４の実施形態（図７）のインバータ７２１と同じであり、その説明も第４の実施形態と同じである。

制御回路１００１は、インバータ１０１１及びトランジスタ１０１２〜１０１５を有する。インバータ１０１１は、モードノードＭＤの信号を論理反転して出力する。ｎチャネルトランジスタ１０１２は、ドレインが第３の制御ノードＣＴＬ３に接続され、ゲートがインバータ１０１１の出力端子に接続され、ソースがトランジスタ１１１のゲートに接続される。ｎチャネルトランジスタ１０１３は、ソースが基準電位ノードに接続され、ゲートがモードノードＭＤに接続され、ドレインがトランジスタ１１１のゲートに接続される。ｐチャネルトランジスタ１０１４は、ソースが電源電圧ノードに接続され、ゲートがインバータ１０１１の出力端子に接続され、ドレインがトランジスタ１１３のゲートに接続される。ｐチャネルトランジスタ１０１５は、ソースが第４の制御ノードＣＴＬ４に接続され、ゲートがモードノードＭＤに接続され、ドレインがトランジスタ１１３のゲートに接続される。

図１１は、インバータ７２１の動作を示す図である。特性１１０１は、インバータ７２１の入力電圧Ｖ１及び出力電圧Ｖ４の関係を示す。電圧１１０２は、入力電圧Ｖ１を示す。インバータ７２１は、特性１１０１に従い、読み出し電圧Ｖ１が閾値電圧より高ければローレベルの電圧Ｖ４を出力し、読み出し電圧Ｖ１が閾値電圧より低ければハイレベルの電圧Ｖ４を出力する。

まず、通常モードにおける未切断の電気ヒューズ素子１１５の読み出し方法を説明する。通常モードでは、モードノードＭＤ及び制御ノードＳＥＮがハイレベルになる。すると、トランジスタ１０１３，１０１４，１１２，１１４がオンになり、トランジスタ１０１２，１０１５がオフになる。ｐチャネルトランジスタ１１１は、ゲートが基準電位（グランド電位）になるので、抵抗値が小さくなり、読み出し電圧Ｖ１が上昇する。ｎチャネルトランジスタ１１３は、ゲートが電源電圧になり、抵抗値が小さくなり、読み出し電圧Ｖ１が下降する。また、未切断の電気ヒューズ素子１１５は抵抗値が小さい。その結果、読み出し電圧Ｖ１は低い電圧９０１（図９）になる。電圧９０１は、図１１の電圧１１０３に対応する。インバータ７２１は、特性１１０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がハイレベルであれば、電気ヒューズ素子１１５が未切断のデータを記憶していることを示す。

次に、未切断ヒューズ素子試験モードにおける未切断の電気ヒューズ素子１１５の読み出し方法を説明する。未切断ヒューズ素子試験モードでは、モードノードＭＤがローレベル、制御ノードＳＥＮがハイレベル、第３の制御ノードＣＴＬ３が基準電位（グランド電位）、第４の制御ノードＣＴＬ４が電源電圧ＶＤＤより低い電圧（例えばＶＤＤ×０．７Ｖ）になる。電源電圧ＶＤＤが１Ｖの場合、第４の制御ノードＣＴＬ４は０．７Ｖになる。すると、トランジスタ１０１２，１０１５，１１２，１１４がオンになり、トランジスタ１０１３，１０１４がオフになる。ｐチャネルトランジスタ１１１は、ゲートが基準電位になるので、抵抗値が小さくなり、読み出し電圧Ｖ１が上昇する。ｎチャネルトランジスタ１１３は、ゲートが例えばＶＤＤ×０．７Ｖになり、抵抗値が大きくなり、読み出し電圧Ｖ１が上昇する。また、未切断の電気ヒューズ素子１１５は抵抗値が小さい。その結果、読み出し電圧Ｖ１は電圧９０２（図９）になる。電圧９０２は、電圧９０１より少し高く、図１１の電圧１１０４に対応する。インバータ７２１は、特性１１０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がハイレベルであれば試験合格であり、電圧Ｖ４がローレベルであれば試験不合格である。

次に、通常モードにおける切断済みの電気ヒューズ素子１１５の読み出し方法を説明する。通常モードでは、モードノードＭＤ及び制御ノードＳＥＮがハイレベルになる。すると、トランジスタ１０１３，１０１４，１１２，１１４がオンになり、トランジスタ１０１２，１０１５がオフになる。ｐチャネルトランジスタ１１１は、ゲートが基準電位になるので、抵抗値が小さくなり、読み出し電圧Ｖ１が上昇する。ｎチャネルトランジスタ１１３は、ゲートが電源電圧になり、抵抗値が小さくなり、読み出し電圧Ｖ１が下降する。また、切断済みの電気ヒューズ素子１１５は抵抗値が大きい。その結果、読み出し電圧Ｖ１は高い電圧９０３（図９）になる。電圧９０３は、図１１の電圧１１０６に対応する。インバータ７２１は、特性１１０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がローレベルであれば、電気ヒューズ素子１１５が切断済みのデータを記憶していることを示す。

次に、切断済みヒューズ素子試験モードにおける切断済みの電気ヒューズ素子１１５の読み出し方法を説明する。切断済みヒューズ素子試験モードでは、モードノードＭＤがローレベル、制御ノードＳＥＮがハイレベル、第３の制御ノードＣＴＬ３が基準電位より高い電圧（例えばＶＤＤ×０．３Ｖ）、第４の制御ノードＣＴＬ４が電源電圧ＶＤＤになる。電源電圧ＶＤＤが１Ｖの場合、第３の制御ノードＣＴＬ３は０．３Ｖになる。すると、トランジスタ１０１２，１０１５，１１２，１１４がオンになり、トランジスタ１０１３，１０１４がオフになる。ｐチャネルトランジスタ１１１は、ゲートが例えばＶＤＤ×０．３Ｖになるので、抵抗値が大きくなり、読み出し電圧Ｖ１が下降する。ｎチャネルトランジスタ１１３は、ゲートが例えば電源電圧ＶＤＤになり、抵抗値が小さくなり、読み出し電圧Ｖ１が下降する。また、切断済みの電気ヒューズ素子１１５は抵抗値が大きい。その結果、読み出し電圧Ｖ１は電圧９０４（図９）になる。電圧９０４は、電圧９０３より少し低く、電圧９０２より高く、図１１の電圧１１０５に対応する。インバータ７２１は、特性１１０１に従い、電圧Ｖ１に応じた電圧Ｖ４を出力する。電圧Ｖ４がローレベルであれば試験合格であり、電圧Ｖ４がハイレベルであれば試験不合格である。

未切断の電気ヒューズ素子１１５の読み出し電圧Ｖ１は、試験モード時には電圧１１０４となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧１１０３となり、十分な読み出しマージンを確保することができる。

同様に、切断済みの電気ヒューズ素子１１５の場合、試験モード時には電圧１１０５となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧１１０６となり、十分な読み出しマージンを確保することができる。

以上のように、電気ヒューズ素子１１５は、切断済みと未切断とで抵抗値が異なる。トランジスタ１１１及び１１３は、第１の抵抗回路を構成し、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有し、トランジスタのゲート電圧を制御することにより抵抗値を異ならせる。

ｐチャネルトランジスタ１１１は第２の抵抗回路であり、ｎチャネルトランジスタ１１３は第３の抵抗回路である。ｐチャネルトランジスタ１１１の抵抗値は、切断済みヒューズ素子試験モードよりも通常モード及び未切断ヒューズ素子試験モードの方が小さい。ｎチャネルトランジスタ１１３の抵抗値は、未切断ヒューズ素子試験モードよりも通常モード及び切断済みヒューズ素子試験モードの方が小さい。

ｐチャネルトランジスタ１１１のゲート電圧は、切断済みヒューズ素子試験モードよりも通常モード及び未切断ヒューズ素子試験モードの方が高い。ｎチャネルトランジスタ１１３のゲート電圧は、未切断ヒューズ素子試験モードよりも通常モード及び切断済みヒューズ素子試験モードの方が高い。

読み出し電圧出力回路１０１は、電気ヒューズ素子１１５の抵抗値、トランジスタ１１１及び１１３の抵抗値に応じた読み出し電圧Ｖ１を出力する。インバータ（論理回路）７２１は、読み出し電圧出力回路１０１により出力される読み出し電圧Ｖ１に応じた論理レベルの電圧Ｖ４を出力する。

第１〜第５の実施形態のように、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードの条件を通常モードの条件より厳しくすることにより、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
切断済みと未切断とで抵抗値が異なる第１のヒューズ素子と、
通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路と、
前記第１のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路と
を有することを特徴とするヒューズ素子読み出し回路。
（付記２）
前記基準電圧出力回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる基準電圧を出力することを特徴とする付記１記載のヒューズ素子読み出し回路。
（付記３）
前記基準電圧出力回路は、複数の第２のヒューズ素子の抵抗値に応じた電圧を出力することを特徴とする付記１又は２記載のヒューズ素子読み出し回路。
（付記４）
前記通常モードの基準電圧は、前記未切断ヒューズ素子試験モードの基準電圧より高く、前記切断済みヒューズ素子試験モードの基準電圧より低いことを特徴とする付記２記載のヒューズ素子読み出し回路。
（付記５）
前記基準電圧出力回路は、前記通常モードでは未切断の第２のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、前記未切断ヒューズ素子試験モードでは未切断の第３のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、前記切断済みヒューズ素子試験モードでは未切断の第４のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、
前記第２のヒューズ素子の直列接続回路の直列接続数は、前記第３のヒューズ素子の直列接続回路の直列接続数より多く、前記第４のヒューズ素子の直列接続回路の直列接続数より少ないことを特徴とする付記４記載のヒューズ素子読み出し回路。
（付記６）
前記基準電圧出力回路は、前記通常モードでは切断済みの第２のヒューズ素子の並列続回路の抵抗値に応じた基準電圧を出力し、前記未切断ヒューズ素子試験モードでは切断済みの第３のヒューズ素子の並列接続回路の抵抗値に応じた基準電圧を出力し、前記切断済みヒューズ素子試験モードでは切断済みの第４のヒューズ素子の並列接続回路の抵抗値に応じた基準電圧を出力し、
前記第２のヒューズ素子の並列接続回路の並列接続数は、前記第３のヒューズ素子の並列接続回路の並列接続数より少なく、前記第４のヒューズ素子の並列接続回路の並列接続数より多いことを特徴とする付記４記載のヒューズ素子読み出し回路。
（付記７）
前記基準電圧出力回路は、複数の未切断の第２のヒューズ素子と複数の切断済みの第３のヒューズ素子とを有することを特徴とする付記４記載のヒューズ素子読み出し回路。
（付記８）
切断済みと未切断とで抵抗値が異なる第１のヒューズ素子と、
通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路と、
前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路と
を有することを特徴とすることを特徴とするヒューズ素子読み出し回路。
（付記９）
前記第１の抵抗回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有することを特徴とする付記８記載のヒューズ素子読み出し回路。
（付記１０）
前記読み出し電圧出力回路は、前記読み出し電圧を出力する出力ノードを有し、
前記第１の抵抗回路は、電源電圧ノード及び前記出力ノード間に接続される第２の抵抗回路と、前記出力ノード及び前記第１のヒューズ素子間に接続される第３の抵抗回路とを有し、
前記第２の抵抗回路の抵抗値は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が小さく、
前記第３の抵抗回路の抵抗値は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が小さいことを特徴とする付記９記載のヒューズ素子読み出し回路。
（付記１１）
前記第１の抵抗回路は、並列に接続される電界効果トランジスタのオン数を制御することにより前記抵抗値を異ならせることを特徴とする付記９記載のヒューズ素子読み出し回路。
（付記１２）
前記第２の抵抗回路は、第１の電界効果トランジスタの並列接続回路を有し、
前記第３の抵抗回路は、第２の電界効果トランジスタの並列接続回路を有し、
前記第１の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が多く、
前記第２の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が多いことを特徴とする付記１０記載のヒューズ素子読み出し回路。
（付記１３）
前記第１の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記通常モード及び前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が多く、
前記第２の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記通常モード及び前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が多いことを特徴とする付記１２記載のヒューズ素子読み出し回路。
（付記１４）
前記第１の抵抗回路は、電界効果トランジスタのゲート電圧を制御することにより前記抵抗値を異ならせることを特徴とする付記９記載のヒューズ素子読み出し回路。
（付記１５）
前記第２の抵抗回路は、ｐチャネル電界効果トランジスタを有し、
前記第３の抵抗回路は、ｎチャネル電界効果トランジスタを有し、
前記ｐチャネル電界効果トランジスタのゲート電圧は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が高く、
前記ｎチャネル電界効果トランジスタのゲート電圧は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が高いことを特徴とする付記１０記載のヒューズ素子読み出し回路。
（付記１６）
前記ｐチャネル電界効果トランジスタのゲート電圧は、前記切断済みヒューズ素子試験モードよりも前記通常モード及び前記未切断ヒューズ素子試験モードの方が高く、
前記ｎチャネル電界効果トランジスタのゲート電圧は、前記未切断ヒューズ素子試験モードよりも前記通常モード及び前記切断済みヒューズ素子試験モードの方が高いことを特徴とする付記１５記載のヒューズ素子読み出し回路。
（付記１７）
さらに、前記読み出し電圧出力回路により出力される読み出し電圧に応じた論理レベルを出力する論理回路を有することを特徴とする付記８〜１６のいずれか１項に記載のヒューズ素子読み出し回路。

本発明の第１の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。ヒューズ素子読み出し回路の構成例を示す図である。電気ヒューズ素子の抵抗値と頻度を示す図である。電気ヒューズ素子の抵抗値と頻度を示す図である。本発明の第２の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本発明の第３の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本発明の第４の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。論理回路の動作を示す図である。制御ノードの制御電圧を示す図である。本発明の第５の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。インバータの動作を示す図である。

符号の説明

１０１読み出し電圧出力回路
１０２選択回路
１０３電圧比較回路
１０４基準電圧出力回路
１０５ラッチ回路

Claims

切断済みと未切断とで抵抗値が異なる第１のヒューズ素子と、
通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路と、
前記第１のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路と
を有することを特徴とするヒューズ素子読み出し回路。
前記基準電圧出力回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる基準電圧を出力することを特徴とする請求項１記載のヒューズ素子読み出し回路。
前記基準電圧出力回路は、複数の第２のヒューズ素子の抵抗値に応じた電圧を出力することを特徴とする請求項１又は２記載のヒューズ素子読み出し回路。
前記通常モードの基準電圧は、前記未切断ヒューズ素子試験モードの基準電圧より高く、前記切断済みヒューズ素子試験モードの基準電圧より低いことを特徴とする請求項２記載のヒューズ素子読み出し回路。
切断済みと未切断とで抵抗値が異なる第１のヒューズ素子と、
通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路と、
前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路と
を有することを特徴とすることを特徴とするヒューズ素子読み出し回路。
前記第１の抵抗回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有することを特徴とする請求項５記載のヒューズ素子読み出し回路。
前記読み出し電圧出力回路は、前記読み出し電圧を出力する出力ノードを有し、
前記第１の抵抗回路は、電源電圧ノード及び前記出力ノード間に接続される第２の抵抗回路と、前記出力ノード及び前記第１のヒューズ素子間に接続される第３の抵抗回路とを有し、
前記第２の抵抗回路の抵抗値は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が小さく、
前記第３の抵抗回路の抵抗値は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が小さいことを特徴とする請求項６記載のヒューズ素子読み出し回路。
前記第１の抵抗回路は、並列に接続される電界効果トランジスタのオン数を制御することにより前記抵抗値を異ならせることを特徴とする請求項６記載のヒューズ素子読み出し回路。
前記第１の抵抗回路は、電界効果トランジスタのゲート電圧を制御することにより前記抵抗値を異ならせることを特徴とする請求項６記載のヒューズ素子読み出し回路。
さらに、前記読み出し電圧出力回路により出力される読み出し電圧に応じた論理レベルを出力する論理回路を有することを特徴とする請求項５〜９のいずれか１項に記載のヒューズ素子読み出し回路。