JP2012033722A - 半導体装置及びその駆動方法 - Google Patents

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Abstract

【課題】現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズを有する半導体装置を提供する。
【解決手段】第１フィラメントＦＳ１と、第１フィラメントＦＳ１に接続された第２フィラメントＦＳ２とを有する電気ヒューズ素子を有し、第１フィラメントＦＳ１の第２フィラメントＦＳ２との接続端と反対の端部に接続された第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出す直列読み出し部ＲＤＳとを有する構成とする。
【選択図】図１

Description

本発明は半導体装置及びその駆動方法に関し、特に、電気フューズを有する半導体装置及びその駆動方法に関するものである。
電気ヒューズは、半導体装置における電子回路のトリミングなどを実施するための重要な電子素子である。
特許文献１には、電気ヒューズを用いた半導体装置のトリミング方法が開示されている。
例えば、電気ヒューズを用いた半導体装置のトリミング方法は、半導体メモリ装置における欠陥の救済などに用いられてきた。
例えば、予め、正規の半導体メモリセルが多数マトリクス状に配された正規のメモリセルアレイと救済用の冗長メモリセルが多数配された冗長メモリセルアレイを作製する。
ここで、正規のメモリセルアレイにおけるメモリセルに欠陥があった場合に、当該欠陥メモリセルを冗長メモリセルに切り換える。
上記により、半導体メモリ装置の歩留まりの確保に効果を上げている。
上記の欠陥メモリセルを冗長メモリセルに切り換えるリペア技術の他、半導体装置を構成する電子回路内の電気的な接続の切り換えのために、電気ヒューズが広く用いられている。
近年、ロジック回路やＣＭＯＳイメージセンサの高機能化及び多機能化に伴い、電気ヒューズの容量増加が求められている。
単純に、電気ヒューズの容量を増加させてしまうと、半導体チップサイズの増大に繋がり、コスト増加の要因となる。
例えば、ポリシリコンと高融点金属シリサイド層を積層させたフィラメント構造の電気ヒューズにおいて、フィラメントにパルス電圧を与え、フィラメントの抵抗値を変化させている。
例えば、初期の抵抗値に対して、高融点金属シリサイド層のエレクトロマイグレーション（electro migration）をさせたときの抵抗値と、シリコン溶融（Si Melting）までさせたときの抵抗値が異なることによる。
上記の構成においても、フィラメント形状は同じものを用いており、同一プロセスによる電気ヒューズの大容量化は面積増大に繋がる。
一般的には、プロセスの微細化により、電気ヒューズの占有面積を縮小すること、もしくはプロセス工程を追加してＭＯＮＯＳ構造のヒューズ素子とすることなどによる多値化が考えられるが、コストが増加してしまう問題がある。ＭＯＮＯＳ構造は、金属（metal）、酸化膜（oxide）、窒化膜（nitride）、酸化膜（oxide）及び半導体（semiconductor）を積層させた膜である。
特許文献２に、フィラメントを並列に接続し、プログラム制御用スイッチングトランジスタと読み出し用トランジスタをフィラメントに対し並列に接続した電気ヒューズモジュールが開示されている。
上記の電気ヒューズモジュールでは、並列に接続されたフィラメントの抵抗値の変化により多値の情報を記憶することができる。
しかし、特許文献２の電気ヒューズモジュールの構成では、抵抗値としては並列に接続されたフィラメントの並列読み出ししかでないため、抵抗値変化を高精度に読みだすことができない不利益がある。
特開平８−３３５６７４号公報 特開２００６−２５３３５３号公報
解決しようとする課題は、現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズを有する半導体装置を提供することが困難であることである。
本発明の半導体装置は、第１フィラメントと、前記第１フィラメントに接続された第２フィラメントと、前記第１フィラメントの前記第２フィラメントとの接続端と反対の端部に接続された前記第１フィラメントと前記第２フィラメントの直列抵抗を読み出す直列読み出し部とを有する電気ヒューズ素子を有する。
上記の本発明の半導体装置は、第１フィラメントと、第１フィラメントに接続された第２フィラメントとを有する電気ヒューズ素子を有する。
ここで、第１フィラメントの第２フィラメントとの接続端と反対の端部に接続された第１フィラメントと第２フィラメントの直列抵抗を読み出す直列読み出し部とを有する。
また、本発明の半導体装置は、第１フィラメントと、前記第１フィラメントに接続された第２フィラメントと、前記第１フィラメントに直列に接続された前記第１フィラメントを選択する第１選択トランジスタと、前記第２フィラメントに直列に接続された前記第２フィラメントを選択する第２選択トランジスタと、前記第１フィラメントと前記第２フィラメントの接続部に接続され、前記第１フィラメントと前記第２フィラメントの並列抵抗を読み出す並列読み出し部とを有する電気ヒューズ素子を有する。
上記の本発明の半導体装置は、第１フィラメントと、第１フィラメントに接続された第２フィラメントとを有する電気ヒューズ素子を有する。
ここで、第１フィラメントに直列に接続された第１フィラメントを選択する第１選択トランジスタと、第２フィラメントに直列に接続された第２フィラメントを選択する第２選択トランジスタを有する。さらに、第１フィラメントと第２フィラメントの接続部に接続され、第１フィラメントと第２フィラメントの並列抵抗を読み出す並列読み出し部とをさらに有する。
また、本発明の半導体装置の駆動方法は、第１フィラメントと、前記第１フィラメントに接続された第２フィラメントとを有する電気ヒューズ素子を有する半導体装置に対して、前記第１フィラメントの前記第２フィラメントとの接続端と反対の端部に接続された直列読み出し部により、前記第１フィラメントと前記第２フィラメントの直列抵抗を読み出す。
上記の本発明の半導体装置の駆動方法は、第１フィラメントと、前記第１フィラメントに接続された第２フィラメントとを有する電気ヒューズ素子を有する半導体装置に対して電気ヒューズの読み出しを行う。
ここでは、第１フィラメントの第２フィラメントとの接続端と反対の端部に接続された直列読み出し部により、第１フィラメントと第２フィラメントの直列抵抗を読み出す。
本発明の半導体装置によれば、現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズ素子を供することができる。
本発明の半導体装置の駆動方法によれば、現行プロセスを用いて追加工程なしに製造できる電気ヒューズを有する半導体装置に対して多値化したヒューズ素子の読み出しを高い信頼性で行うことができる。
図１（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。 図２（ａ）は本発明の第１実施形態に係る半導体装置の電気ヒューズ素子を構成する１個の電気ヒューズの回路図であり、図２（ｂ）は１個の電気ヒューズの平面図であり、図２（ｃ）は電気ヒューズのフィラメント部分の断面図である。 図３（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置を構成する電気ヒューズ素子の書き込み方法を示す回路図である。 図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置を構成する電気ヒューズ素子の読み出し方法を示す回路図である。 図５は本発明の第１実施形態に係る半導体装置において省略可能なデコーダ回路の一例の回路図である。 図６（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。 図７（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置を構成する電気ヒューズ素子の書き込み方法を示す回路図である。 図８（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置を構成する電気ヒューズ素子の読み出し方法を示す回路図である。
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（基本構成）
２．実施例
３．第２実施形態（第１実施形態に対して選択トランジスタの位置が異なる構成）
＜第１実施形態＞
［半導体装置の構成］
図１（ａ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。
本実施形態に係る半導体装置は、第１フィラメントＦＳ１と、第１フィラメントＦＳ１に接続された第２フィラメントＦＳ２とを有する電気ヒューズ素子を有する。
また、第１フィラメントＦＳ１を選択する第１選択トランジスタＴｒ１が、第２フィラメントＦＳ２の接続端側に第１フィラメントＦＳ１に直列に接続されている。
また、第２フィラメントＦＳ２を選択する第２選択トランジスタＴｒ２が、第１フィラメントＦＳ１の接続端側に第２フィラメントＦＳ２に直列に接続されている。
ここで、例えば、第１フィラメントＦＳ１の第２フィラメントＦＳ２との接続端と反対の端部に、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出す直列読み出し部が接続されている。
上記の構成によれば、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出すことが可能であり、高い信頼性を有する多値化された電気ヒューズを実現できる。
また、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２で選択することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２のいずれかを選択して書き込みすることが可能である。
図１（ｂ）は、図１（ａ）の構成をより具体的にした本実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。
本実施形態に係る半導体装置は、第１フィラメントＦＳ１と、第１フィラメントＦＳ１に接続された第２フィラメントＦＳ２とを有する電気ヒューズ素子を有する。
例えば、第１フィラメントＦＳ１を選択する第１選択トランジスタＴｒ１が、第２フィラメントＦＳ２の接続端側に第１フィラメントＦＳ１に直列に接続されている。
また、例えば、第２フィラメントＦＳ２を選択する第２選択トランジスタＴｒ２が、第１フィラメントＦＳ１の接続端側に第２フィラメントＦＳ２に直列に接続されている。
即ち、本実施形態では、第１フィラメントＦＳ１と第２フィラメントＦＳ２は、第１選択トランジスタＴｒ１及び第２選択トランジスタＴｒ２を介して接続されている。
ここで、例えば、第１フィラメントＦＳ１の第２フィラメントＦＳ２との接続端と反対の端部は、トランジスタＴｒ３を介して接地されている。
また、例えば、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２の接続部に、トランジスタＴｒ４を介して書き込み部ＷＴが接続されている。書き込み部ＷＴは、第１選択トランジスタＴｒ１あるいは第２選択トランジスタＴｒ２で選択された第１フィラメントＦＳ１あるいは第２フィラメントＦＳ２の抵抗値を個別に変化させる。
また、例えば、第１フィラメントＦＳ１とトランジスタＴｒ３の接続部に、トランジスタＴｒ５を介して直列読み出し部ＲＤＳが接続されている。直列読み出し部ＲＤＳは、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出す。
また、例えば、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２の接続部に、トランジスタＴｒ６を介して並列読み出し部ＲＤＰが接続されている。並列読み出し部ＲＤＰは、第１フィラメントＦＳ１と第２フィラメントＦＳ２の並列抵抗を読み出す。
上記の構成によれば、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２で選択することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２のいずれかを選択して書き込みすることが可能である。
また、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出すことが可能であり、高い信頼性を有する多値化された電気ヒューズを実現できる。
さらに、第１フィラメントＦＳ１と第２フィラメントＦＳ２の並列抵抗を読み出すことが可能であり、さらに信頼性を高めることができる。
図２（ａ）は本実施形態に係る半導体装置の電気ヒューズ素子を構成する１個の電気ヒューズの回路図であり、図２（ｂ）は１個の電気ヒューズの平面図である。
例えば、電気ヒューズを構成するフィラメントＦＳの一方の端部にアノードＡＮが形成され、他方の端部にカソードＣＡが形成される。カソードＣＡは、トランジスタＴｒを介して接地電位Ｖｓｓに接続される。
例えば、アノードＡＮに書き込み電圧Ｖｆｕｓｅが印加され、トランジスタに書き込みパルスＶｐｕｌｓｅが印加されると、フィラメントＦＳに書き込み電流Ｉｐｒｏｇが流れ、書き込みを行うことができる。
書き込み処理はブロー処理とも称せられ、書き込み電圧はブロー電圧とも称せられる。
図２（ｃ）は電気ヒューズのフィラメント部分の断面図である。
例えば、半導体基板の形成された絶縁膜１０上に、ポリシリコン層１１とＮｉＳｉなどの高融点金属シリサイド層１２が積層されており、図２（ｂ）に示すように所定の幅Ｗと長さＬを有するフィラメント形状に加工されて形成されている。
例えば、ポリシリコン層１１と高融点金属シリサイド層１２の積層体の両側部サイドウォール絶縁膜１３が形成されており、さらにこれらを被覆して保護絶縁膜１４などが形成されている。
上記のアノードＡＮとカソードＣＡは、基本的にフィラメント部分と同様の層構成を有しており、形成領域及びコンタクトＣＳが形成されていることなどが異なる。
例えば、上記のようにポリシリコン層１１と高融点金属シリサイド層１２の積層体からなるフィラメントの場合、第１の書き込み電圧が印加されると、高融点シリサイド層のエレクトロマイクレーションが発生し、フィラメント部分の抵抗値が変化する。
図２（ｂ）では、フィラメント部分からカソードＣＡの一部においてエレクトロマイグレーションＥＭが発生している状態を示している。エレクトロマイグレーションＥＭが発生していない領域では、高融点金属シリサイド層が残存している状態である。
さらに、第１の書き込み電圧より高い第２の書き込み電圧が印加されると、ポリシリコン層のシリコン溶融が発生し、フィラメント部分の抵抗値がさらに変化する。
上記により、１個のフィラメントにおいて書き込み電圧に応じて例えば３段階の抵抗値を付与することができる。
第１フィラメントＦＳ１と第２フィラメントＦＳ２は、第１フィラメントと第２フィラメントの抵抗値が異なっている構成とすることができる。これにより、電気ヒューズ素子の多値化の信頼性をさらに高めることができる。
例えば、以下の少なくともいずれかが異なっていることにより第１フィラメントと第２フィラメントの抵抗値を異ならせることができる。
（１）第１フィラメントＦＳ１と第２フィラメントＦＳ２の幅
（２）第１フィラメントＦＳ１と第２フィラメントＦＳ２の長さ
（３）第１フィラメントＦＳ１と第２フィラメントＦＳ２のカソードＣＡ及びアノードＡＮにおけるコンタクトＣＳの数
（４）第１フィラメントＦＳ１と第２フィラメントＦＳ２のカソードＣＡ及びアノードＡＮにおけるコンタクトＣＳの配置
また、第１フィラメントＦＳ１と第２フィラメントＦＳ２は、第１フィラメントＦＳ１と第２フィラメントＦＳ２の抵抗値を変化させる電気的条件が異なっている構成とすることができる。これにより、電気ヒューズ素子の多値化の信頼性をさらに高めることができる。
例えば、上記の第１フィラメントと第２フィラメントの抵抗値を異ならせる条件と同様にして、第１フィラメントＦＳ１と第２フィラメントＦＳ２の抵抗値を変化させる電気的条件を異ならせることができる。
さらに、第１フィラメントＦＳ１と第２フィラメントＦＳ２の抵抗値を変化させる電気的条件が異なっている構成において、第１フィラメントと第２フィラメントの抵抗値が異なっている構成としてもよい。
また、第１フィラメントＦＳ１と第２フィラメントＦＳ２は、第１フィラメントと第２フィラメントの抵抗値及び抵抗値を変化させる電気的条件などが同一であってもよい。
本実施形態の半導体装置によれば、現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズ素子を供することができる。
［半導体装置の駆動方法］
図３（ａ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の第１フィラメントＦＳ１の書き込み方法を示す回路図である。
例えば、第１選択トランジスタＴｒ１をｏｎとして第１フィラメントＦＳ１を選択した状態で、トランジスタＴｒ３及びトランジスタＴｒ４をｏｎとし、書き込み部ＷＴから書き込み電圧を印加し、書き込み電流Ｉｐｒｏｇ１を第１フィラメントＦＳ１に流す。
これにより、第１フィラメントＦＳ１に選択的に、書き込み電圧に応じて例えば上記のように３段階の抵抗値を付与することができる。
図３（ｂ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の第２フィラメントＦＳ２の書き込み方法を示す回路図である。
例えば、第２選択トランジスタＴｒ２をｏｎとして第２フィラメントＦＳ２を選択した状態で、トランジスタＴｒ４をｏｎとし、書き込み部ＷＴから書き込み電圧を印加し、書き込み電流Ｉｐｒｏｇ２を第２フィラメントＦＳ２に流す。
これにより、第２フィラメントＦＳ２に選択的に、書き込み電圧に応じて例えば上記のように３段階の抵抗値を付与することができる。
上記のように、第１フィラメントＦＳ１を選択する第１選択トランジスタＴｒ１が第１フィラメントＦＳ１に直列に接続されており、第２フィラメントＦＳ２を選択する第２選択トランジスタＴｒ２が第２フィラメントＦＳ２に直列に接続されている。
これにより、書き込み部ＷＴによって、上記のように第１選択トランジスタＴｒ１あるいは第２選択トランジスタＴｒ２で選択された第１フィラメントＦＳ１あるいは第２フィラメントＦＳ２の抵抗値を個別に変化させることができる。
図４（ａ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の直列読み出し方法を示す回路図である。
例えば、第１選択トランジスタＴｒ１及び第２選択トランジスタＴｒ２をｏｎとして第１フィラメントＦＳ１と第２フィラメントＦＳ２を直列接続させた状態で、トランジスタＴｒ５をｏｎとし、直列読み出し部ＲＤＳから直列読み出し電流ＩＳを流す。
このときの抵抗値を測定することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出すことができる。
図４（ｂ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の並列読み出し方法を示す回路図である。
例えば、第１選択トランジスタＴｒ１及び第２選択トランジスタＴｒ２をｏｎとした状態で、トランジスタＴｒ３及びトランジスタＴｒ６をｏｎとし、並列読み出し部ＲＤＰから並列読み出し電流ＩＰを流す。
このときの抵抗値を測定することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２の並列抵抗を読み出すことができる。
本実施形態の半導体装置の駆動方法によれば、現行プロセスを用いて追加工程なしに製造できる電気ヒューズを有する半導体装置に対して多値化したヒューズ素子の読み出しを高い信頼性で行うことができる。
＜実施例＞
上記の本実施形態の半導体装置の電気ヒューズ素子において、第１フィラメントと第２フィラメントのブロー処理前後の抵抗値を設定したときの直列抵抗及び並列抵抗を算出した。
例えば、第１フィラメント及び第２フィラメントの初期抵抗を５００Ωとする。
また、エレクトロマイグレーションが生じるブロー後の第１フィラメントの抵抗を３０００Ω、第２フィラメントの抵抗を５０００Ωとする。
また、シリコン溶融が生じるブロー後の第１フィラメントの抵抗を１０００００Ω、第２フィラメントの抵抗を１０００００Ωとする。
上記の第１フィラメントと第２フィラメントの抵抗値の組み合わせにより、表１のような直列読み出し抵抗及び並列読み出し抵抗が得られる。
Figure 2012033722
表１に示すように、直列読み出し抵抗と並列読み出し抵抗の組み合わせにより、０〜８までの９値を割り当てることが可能である。
特に、直列読み出し抵抗の値は表１中の“０”、“１”、“２”、“３”の各値を明確に区別して用いることが可能である。
現実的には、直列読み出し抵抗として１００５００Ω以上では区別することは難しい。また、並列読み出し抵抗としても例えば４００Ω代の値の近い抵抗は区別が難しい。
例えば、表１中の“０”、“３”、“５”、“７”の各値を用いることで、４値の選択を行うことが可能な電気ヒューズ素子を供することができる。
上記の抵抗値の変動は、例えばセンスアンプの基準電位を変更することにより読み出し、ＡＮＤ回路を使用することなく、多値が可能となる。
図５は本実施形態に係る半導体装置において省略可能なデコーダ回路の一例の回路図である。
例えば、デコーダは、２値の入力に対して４値の出力を行うため、インバータＩＶを６個、ＮＡＮＤ回路を４個有して構成されている。インバータＩＶは、ｎチャネルトランジスタとｐチャネルトランジスタを１個ずつ有して構成されており、ＮＡＮＤ回路はｎチャネルトランジスタとｐチャネルトランジスタを２個ずつ有して構成されている。従って、デコーダ全体ではトランジスタを２８個を含んでおり、デコーダを省略することで半導体装置の小型化に大きく寄与することができる。
本実施形態においては、並列読み出し部を設けて並列抵抗を読み出す構成としているが、必ずしも必要ではなく、直列抵抗の読み出しのみで抵抗値を区別可能であれば、並列読み出し部は省略可能である。
また、第１選択トランジスタ及び第２選択トランジスタをそれぞれ選択することで、並列読み出し部から第１フィラメントＦＳ１と第２フィラメントＦＳ２の抵抗値を個別に読み出すことも可能である。
上記においては、直列読み出し部と並列読み出し部を有する構成として説明しているが、これに限らず、直列読み出しのみを行う場合は並列読み出し部を省略可能であり、並列読み出しのみを行う場合は直列読み出し部を省略可能である。
＜第２実施形態＞
［半導体装置の構成］
図６（ａ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。
本実施形態に係る半導体装置は、第１フィラメントＦＳ１と、第１フィラメントＦＳ１に接続された第２フィラメントＦＳ２とを有する電気ヒューズ素子を有する。
また、第１フィラメントＦＳ１を選択する第１選択トランジスタＴｒ１が、第２フィラメントＦＳ２の接続端の反対の端部側に第１フィラメントＦＳ１に直列に接続されている。
また、第２フィラメントＦＳ２を選択する第２選択トランジスタＴｒ２が、第１フィラメントＦＳ１の接続端の反対の端部側に第２フィラメントＦＳ２に直列に接続されている。
ここで、例えば、第１選択トランジスタＴｒ１の第１フィラメントＦＳ１との接続端と反対の端部に、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出す直列読み出し部が接続されている。
上記の構成によれば、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出すことが可能であり、高い信頼性を有する多値化された電気ヒューズを実現できる。
また、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２で選択することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２のいずれかを選択して書き込みすることが可能である。
図６（ｂ）は、図６（ａ）の構成をより具体的にした本実施形態に係る半導体装置を構成する電気ヒューズ素子の回路図である。
本実施形態に係る半導体装置は、第１フィラメントＦＳ１と、第１フィラメントＦＳ１に接続された第２フィラメントＦＳ２とを有する電気ヒューズ素子を有する。
例えば、第１フィラメントＦＳ１を選択する第１選択トランジスタＴｒ１が、第２フィラメントＦＳ２の接続端の反対の端部側に第１フィラメントＦＳ１に直列に接続されている。
また、例えば、第２フィラメントＦＳ２を選択する第２選択トランジスタＴｒ２が、第１フィラメントＦＳ１の接続端の反対の端部側に第２フィラメントＦＳ２に直列に接続されている。
即ち、本実施形態では、第１フィラメントＦＳ１と第２フィラメントＦＳ２は直接接続されている。
ここで、例えば、第１選択トランジスタＴｒ１の第１フィラメントＦＳ１との接続端と反対の端部は、トランジスタＴｒ３を介して接地されている。
また、例えば、第１フィラメントＦＳ１と第２フィラメントＦＳ２の接続部に、トランジスタＴｒ４を介して書き込み部ＷＴが接続されている。書き込み部ＷＴは、第１選択トランジスタＴｒ１あるいは第２選択トランジスタＴｒ２で選択された第１フィラメントＦＳ１あるいは第２フィラメントＦＳ２の抵抗値を個別に変化させる。
また、例えば、第１選択トランジスタＴｒ１とトランジスタＴｒ３の接続部に、トランジスタＴｒ５を介して直列読み出し部ＲＤＳが接続されている。直列読み出し部ＲＤＳは、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出す。
また、例えば、第１フィラメントＦＳ１と第２フィラメントＦＳ２の接続部に、トランジスタＴｒ６を介して並列読み出し部ＲＤＰが接続されている。並列読み出し部ＲＤＰは、第１フィラメントＦＳ１と第２フィラメントＦＳ２の並列抵抗を読み出す。
上記の構成によれば、第１選択トランジスタＴｒ１と第２選択トランジスタＴｒ２で選択することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２のいずれかを選択して書き込みすることが可能である。
また、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出すことが可能であり、高い信頼性を有する多値化された電気ヒューズを実現できる。
さらに、第１フィラメントＦＳ１と第２フィラメントＦＳ２の並列抵抗を読み出すことが可能であり、さらに信頼性を高めることができる。
本実施形態に係る半導体装置の電気ヒューズ素子を構成する電気ヒューズは、第１実施形態と同様であり、例えば１個のフィラメントにおいて書き込み電圧に応じて例えば３段階の抵抗値を付与することができる。
本実施形態の半導体装置によれば、現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズ素子を供することができる。
［半導体装置の駆動方法］
図７（ａ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の第１フィラメントＦＳ１の書き込み方法を示す回路図である。
例えば、第１選択トランジスタＴｒ１をｏｎとして第１フィラメントＦＳ１を選択した状態で、トランジスタＴｒ３及びトランジスタＴｒ４をｏｎとし、書き込み部ＷＴから書き込み電圧を印加し、書き込み電流Ｉｐｒｏｇ１を第１フィラメントＦＳ１に流す。
これにより、第１フィラメントＦＳ１に選択的に、書き込み電圧に応じて例えば上記のように３段階の抵抗値を付与することができる。
図７（ｂ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の第２フィラメントＦＳ２の書き込み方法を示す回路図である。
例えば、第２選択トランジスタＴｒ２をｏｎとして第２フィラメントＦＳ２を選択した状態で、トランジスタＴｒ４をｏｎとし、書き込み部ＷＴから書き込み電圧を印加し、書き込み電流Ｉｐｒｏｇ２を第２フィラメントＦＳ２に流す。
これにより、第２フィラメントＦＳ２に選択的に、書き込み電圧に応じて例えば上記のように３段階の抵抗値を付与することができる。
上記のように、第１フィラメントＦＳ１を選択する第１選択トランジスタＴｒ１が第１フィラメントＦＳ１に直列に接続されており、第２フィラメントＦＳ２を選択する第２選択トランジスタＴｒ２が第２フィラメントＦＳ２に直列に接続されている。
これにより、書き込み部ＷＴによって、上記のように第１選択トランジスタＴｒ１あるいは第２選択トランジスタＴｒ２で選択された第１フィラメントＦＳ１あるいは第２フィラメントＦＳ２の抵抗値を個別に変化させることができる。
図８（ａ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の直列読み出し方法を示す回路図である。
例えば、第１選択トランジスタＴｒ１及び第２選択トランジスタＴｒ２をｏｎとした状態で、トランジスタＴｒ５をｏｎとし、直列読み出し部ＲＤＳから直列読み出し電流ＩＳを流す。
このときの抵抗値を測定することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２の直列抵抗を読み出すことができる。
図８（ｂ）は本実施形態に係る半導体装置を構成する電気ヒューズ素子の並列読み出し方法を示す回路図である。
例えば、第１選択トランジスタＴｒ１及び第２選択トランジスタＴｒ２をｏｎとした状態で、トランジスタＴｒ３及びトランジスタＴｒ６をｏｎとし、並列読み出し部ＲＤＰから並列読み出し電流ＩＰを流す。
このときの抵抗値を測定することで、第１フィラメントＦＳ１と第２フィラメントＦＳ２の並列抵抗を読み出すことができる。
本実施形態の半導体装置の駆動方法によれば、現行プロセスを用いて追加工程なしに製造できる電気ヒューズを有する半導体装置に対して多値化したヒューズ素子の読み出しを高い信頼性で行うことができる。
本実施形態においては、並列読み出し部を設けて並列抵抗を読み出す構成としているが、必ずしも必要ではなく、直列抵抗の読み出しのみで抵抗値を区別可能であれば、並列読み出し部は省略可能である。
また、第１選択トランジスタ及び第２選択トランジスタをそれぞれ選択することで、並列読み出し部から第１フィラメントＦＳ１と第２フィラメントＦＳ２の抵抗値を個別に読み出すことも可能である。
上記においては、直列読み出し部と並列読み出し部を有する構成として説明しているが、これに限らず、直列読み出しのみを行う場合は並列読み出し部を省略可能であり、並列読み出しのみを行う場合は直列読み出し部を省略可能である。
上記の各実施形態の半導体装置によれば、以下の利点を享受できる。
（１）現行プロセスを用い、追加工程無く、電気ヒューズ素子の多値化を信頼性高く実現できる。
（２）同値を満たすセルサイズの縮小を実現できる。
（３）現行プロセスを用いて追加工程なしに製造でき、高い信頼性を有する多値化された電気ヒューズを供することができる。
本発明は上記の説明に限定されない。
例えば、電気ヒューズを構成するフィラメントは、上記実施形態においてはポリシリコンと高融点金属シリサイド層の積層体により形成しているが、これに限らず、種々の構成の電気ヒューズとなるフィラメントを用いることが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１０…絶縁膜、１１…ポリシリコン層、１２…高融点金属シリサイド層、１３…サイドウォール絶縁膜、１４…保護絶縁膜、ＦＳ…フィラメント、ＦＳ１…第１フィラメント、ＦＳ２…第２フィラメント、Ｔｒ１…第１選択トランジスタ、Ｔｒ２…第２選択トランジスタ、Ｔｒ３〜Ｔｒ６…トランジスタ、ＷＴ…書き込み部、ＲＤＳ…直列読み出し部、ＲＤＰ…並列読み出し部、ＡＮ…アノード、ＣＡ…カソード、ＣＳ…コンタクト、Ｉｐｒｏｇ，Ｉｐｒｏｇ１，Ｉｐｒｏｇ２…書き込み電流、ＩＳ…直列読み出し電流、ＩＰ…並列読み出し電流、Ｖｆｕｓｅ…書き込み電圧、Ｖｐｕｌｓｅ…書き込みパルス

Claims (15)

  1. 第１フィラメントと、
    前記第１フィラメントに接続された第２フィラメントと、
    前記第１フィラメントの前記第２フィラメントとの接続端と反対の端部に接続された前記第１フィラメントと前記第２フィラメントの直列抵抗を読み出す直列読み出し部と
    を有する電気ヒューズ素子を有する半導体装置。
  2. 前記第１フィラメントを選択する第１選択トランジスタが前記第１フィラメントに直列に接続されており、
    前記第２フィラメントを選択する第２選択トランジスタが前記第２フィラメントに直列に接続されている
    請求項１に記載の半導体装置。
  3. 前記第１フィラメントと前記第２フィラメントの接続部に接続され、前記第１選択トランジスタあるいは前記第２選択トランジスタで選択された前記第１フィラメントあるいは前記第２フィラメントの抵抗値を個別に変化させる書き込み部をさらに有する
    請求項２に記載の半導体装置。
  4. 前記第１フィラメントと前記第２フィラメントの接続部に接続され、前記第１フィラメントと前記第２フィラメントの並列抵抗を読み出す並列読み出し部をさらに有する
    請求項１に記載の半導体装置。
  5. 前記第１フィラメントと前記第２フィラメントの幅、前記第１フィラメントと前記第２フィラメントの長さ、前記第１フィラメントと前記第２フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかが異なっていることにより、前記第１フィラメントと前記第２フィラメントの抵抗値が異なっている
    請求項１に記載の半導体装置。
  6. 前記第１フィラメントと前記第２フィラメントは、前記第１フィラメントと前記第２フィラメントの抵抗値を変化させる電気的条件が異なっている
    請求項１に記載の半導体装置。
  7. 前記第１フィラメントと前記第２フィラメントの幅、前記第１フィラメントと前記第２フィラメントの長さ、前記第１フィラメントと前記第２フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかがさらに異なっており、前記第１フィラメントと前記第２フィラメントの抵抗値が異なっている
    請求項６に記載の半導体装置。
  8. 第１フィラメントと、
    前記第１フィラメントに接続された第２フィラメントと、
    前記第１フィラメントに直列に接続された前記第１フィラメントを選択する第１選択トランジスタと、
    前記第２フィラメントに直列に接続された前記第２フィラメントを選択する第２選択トランジスタと、
    前記第１フィラメントと前記第２フィラメントの接続部に接続され、前記第１フィラメントと前記第２フィラメントの並列抵抗を読み出す並列読み出し部と
    を有する電気ヒューズ素子を有する半導体装置。
  9. 前記第１フィラメントと前記第２フィラメントの接続部に接続され、前記第１選択トランジスタあるいは前記第２選択トランジスタで選択された前記第１フィラメントあるいは前記第２フィラメントの抵抗値を個別に変化させる書き込み部をさらに有する
    請求項８に記載の半導体装置。
  10. 前記第１フィラメントと前記第２フィラメントの幅、前記第１フィラメントと前記第２フィラメントの長さ、前記第１フィラメントと前記第２フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかが異なっていることにより、前記第１フィラメントと前記第２フィラメントの抵抗値が異なっている
    請求項８に記載の半導体装置。
  11. 前記第１フィラメントと前記第２フィラメントは、前記第１フィラメントと前記第２フィラメントの抵抗値を変化させる電気的条件が異なっている
    請求項８に記載の半導体装置。
  12. 前記第１フィラメントと前記第２フィラメントの幅、前記第１フィラメントと前記第２フィラメントの長さ、前記第１フィラメントと前記第２フィラメントのカソード及びアノードにおけるコンタクトの数、及び、前記コンタクトの配置の少なくともいずれかがさらに異なっており、前記第１フィラメントと前記第２フィラメントの抵抗値が異なっている
    請求項１１に記載の半導体装置。
  13. 第１フィラメントと、前記第１フィラメントに接続された第２フィラメントとを有する電気ヒューズ素子を有する半導体装置に対して、前記第１フィラメントの前記第２フィラメントとの接続端と反対の端部に接続された直列読み出し部により、前記第１フィラメントと前記第２フィラメントの直列抵抗を読み出す
    半導体装置の駆動方法。
  14. 前記半導体装置において、前記第１フィラメントを選択する第１選択トランジスタが前記第１フィラメントに直列に接続されており、前記第２フィラメントを選択する第２選択トランジスタが前記第２フィラメントに直列に接続されており、
    前記第１フィラメントと前記第２フィラメントの接続部に接続された書き込み部により、前記第１選択トランジスタあるいは前記第２選択トランジスタで選択された前記第１フィラメントあるいは前記第２フィラメントの抵抗値を個別に変化させる
    請求項１３に記載の半導体装置の駆動方法。
  15. 前記第１フィラメントと前記第２フィラメントの接続部に接続された並列読み出し部により、前記第１フィラメントと前記第２フィラメントの並列抵抗を読み出す
    請求項１３に記載の半導体装置の駆動方法。
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