JP2002261166A - 半導体装置 - Google Patents
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
(57)【要約】
【課題】 レーザーにてヒューズを削ることによりヒュ
ーズの抵抗を変化させ、多値の情報を記憶することがで
きるヒューズを有する半導体装置を提供する。 【解決手段】回路素子が設けられた半導体基板と、半導
体基板上に設けられ、凹部を有する絶縁層と、絶縁層中
の凹部に設けられ、第１の厚さを有する第１導電線層３
と、第１導電線層から水平方向に離間して、絶縁層中の
凹部に設けられ、第１の厚さよりも厚い厚さである第２
の厚さを有する第２導電線層５とを有する半導体装置に
して、不良救済に必要な情報量に対応するヒューズが占
める面積を小さくでき、ヒューズ領域の面積の割合が小
さい半導体装置を提供できる。
ーズの抵抗を変化させ、多値の情報を記憶することがで
きるヒューズを有する半導体装置を提供する。 【解決手段】回路素子が設けられた半導体基板と、半導
体基板上に設けられ、凹部を有する絶縁層と、絶縁層中
の凹部に設けられ、第１の厚さを有する第１導電線層３
と、第１導電線層から水平方向に離間して、絶縁層中の
凹部に設けられ、第１の厚さよりも厚い厚さである第２
の厚さを有する第２導電線層５とを有する半導体装置に
して、不良救済に必要な情報量に対応するヒューズが占
める面積を小さくでき、ヒューズ領域の面積の割合が小
さい半導体装置を提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高集積化された半
導体装置に係り、特に半導体装置の不良領域を救済する
ヒューズを備えた半導体装置に関するものである。
導体装置に係り、特に半導体装置の不良領域を救済する
ヒューズを備えた半導体装置に関するものである。
【０００２】
【従来の技術】年々、高集積化の進む半導体装置に於い
ては、微細化への要求として回路設計ルールの縮小化が
取り入れられている。特に大規模集積化が進むＤＲＡＭ
などの半導体記憶装置では、その傾向が顕著である。ま
た、微細化に伴い、冗長回路を予め設けておき、不良部
分と置き換えを行うことで、不良部分を救済するリダン
ダンシー技術が広く採用されている。
ては、微細化への要求として回路設計ルールの縮小化が
取り入れられている。特に大規模集積化が進むＤＲＡＭ
などの半導体記憶装置では、その傾向が顕著である。ま
た、微細化に伴い、冗長回路を予め設けておき、不良部
分と置き換えを行うことで、不良部分を救済するリダン
ダンシー技術が広く採用されている。
【０００３】現実的には、全く不良メモリセルが存在し
ない製品、すなわち、すべてのビットについて良品を製
造することは困難であり、通常の半導体記憶装置では、
ダイソート検査によりメモリセルの不良部分を特定し
て、不良部分を冗長部分と置き換えて、動作的に良品と
して保証された半導体記憶装置として出荷される。
ない製品、すなわち、すべてのビットについて良品を製
造することは困難であり、通常の半導体記憶装置では、
ダイソート検査によりメモリセルの不良部分を特定し
て、不良部分を冗長部分と置き換えて、動作的に良品と
して保証された半導体記憶装置として出荷される。
【０００４】ここで、半導体記憶装置の大容量化が進む
につれ、不良ビットの数が増加し、それを救済するため
のヒューズの数も増加してきている。製品歩留まりを一
定に維持するためには、所定数の不良まではヒューズを
用いて救済することが必要である。少なくとも数１００
ビット程度の不良をヒューズを用いて救済することが必
要である。
につれ、不良ビットの数が増加し、それを救済するため
のヒューズの数も増加してきている。製品歩留まりを一
定に維持するためには、所定数の不良まではヒューズを
用いて救済することが必要である。少なくとも数１００
ビット程度の不良をヒューズを用いて救済することが必
要である。
【０００５】例えば、大容量ＤＲＡＭでは、約１万本程
度のヒューズが半導体装置中に設けられている。同じ設
計ルールで記憶容量を２倍に増加すると、チップ面積は
約２倍に増大し、微小な塵などの異物がメモリセルに物
理的影響を与え、不良ビット数を増やしてしまう可能性
がある。また、微細化が進むとたとえ同じ大きさの塵で
も、より多くの素子が覆われて不良となり、不良ビット
が増大してしまう結果となる。
度のヒューズが半導体装置中に設けられている。同じ設
計ルールで記憶容量を２倍に増加すると、チップ面積は
約２倍に増大し、微小な塵などの異物がメモリセルに物
理的影響を与え、不良ビット数を増やしてしまう可能性
がある。また、微細化が進むとたとえ同じ大きさの塵で
も、より多くの素子が覆われて不良となり、不良ビット
が増大してしまう結果となる。
【０００６】不良部分と冗長回路とを置き換えるために
ヒューズ回路を用意して、不良部分に対応するヒューズ
を切断する必要がある。ヒューズを切断するには、レー
ザーを切断必要な特定ヒューズに照射して、特定ヒュー
ズのみ切断する必要がある。
ヒューズ回路を用意して、不良部分に対応するヒューズ
を切断する必要がある。ヒューズを切断するには、レー
ザーを切断必要な特定ヒューズに照射して、特定ヒュー
ズのみ切断する必要がある。
【０００７】ここで、図６に従来のヒューズの構造の斜
視図を示す。図６（Ａ）の状態では、第１乃至第８ヒュ
ーズ５０、５１、５２、５３、５４、５５、５６、５７
の８本のヒューズが形成されている。この図６（Ａ）の
状態に対して、レーザーを特定ヒューズに照射した状態
は図６（Ｂ）に示される。図６（Ｂ）では、第１ヒュー
ズ５０、第３ヒューズ乃至第５ヒューズ５２，５３，５
４、及び第７ヒューズ５６はその厚さがヒューズ形成時
のまま維持されている。
視図を示す。図６（Ａ）の状態では、第１乃至第８ヒュ
ーズ５０、５１、５２、５３、５４、５５、５６、５７
の８本のヒューズが形成されている。この図６（Ａ）の
状態に対して、レーザーを特定ヒューズに照射した状態
は図６（Ｂ）に示される。図６（Ｂ）では、第１ヒュー
ズ５０、第３ヒューズ乃至第５ヒューズ５２，５３，５
４、及び第７ヒューズ５６はその厚さがヒューズ形成時
のまま維持されている。
【０００８】これらヒューズはその記憶状態を「１」記
憶状態として利用される。また、ヒューズがない第２ヒ
ューズ、第６ヒューズ、第８ヒューズ除去部分５８，５
９，６０はレーザー照射によりヒューズが除去された部
分であり、その記憶状態を「０」記憶状態として利用さ
れる。ここでは、５本のヒューズと３箇所のヒューズ除
去部分を用いて「１」又は「０」の状態を記憶させて合
計２の８乗である２５６ビットが記憶されることにな
る。
憶状態として利用される。また、ヒューズがない第２ヒ
ューズ、第６ヒューズ、第８ヒューズ除去部分５８，５
９，６０はレーザー照射によりヒューズが除去された部
分であり、その記憶状態を「０」記憶状態として利用さ
れる。ここでは、５本のヒューズと３箇所のヒューズ除
去部分を用いて「１」又は「０」の状態を記憶させて合
計２の８乗である２５６ビットが記憶されることにな
る。
【０００９】なお、ヒューズサイズを小さくすること
で、ヒューズ領域の面積を縮小することも考えられる
が、ヒューズを切断する際に用いるレーザーブロー装置
におけるレーザー照射の焦点位置精度の限界と、レーザ
ー光のスポット径の制約とがあるために、ヒューズを一
定幅よりも小さく設定することは困難であるため、ヒュ
ーズ面積の縮小はできなかった。
で、ヒューズ領域の面積を縮小することも考えられる
が、ヒューズを切断する際に用いるレーザーブロー装置
におけるレーザー照射の焦点位置精度の限界と、レーザ
ー光のスポット径の制約とがあるために、ヒューズを一
定幅よりも小さく設定することは困難であるため、ヒュ
ーズ面積の縮小はできなかった。
【００１０】また、特開２０００−３４０７５７号公報
図１乃至図６などには、ビット線とドレイン間に幅又は
長さを設計時点で変更することで抵抗値を複数設定した
高抵抗素子を持たせた不揮発性半導体記憶装置が記載さ
れている。しかし、設計後に、製造工程の最終段階で抵
抗値を複数の値に変更できるヒューズを用いた半導体装
置は示されてはいない。
図１乃至図６などには、ビット線とドレイン間に幅又は
長さを設計時点で変更することで抵抗値を複数設定した
高抵抗素子を持たせた不揮発性半導体記憶装置が記載さ
れている。しかし、設計後に、製造工程の最終段階で抵
抗値を複数の値に変更できるヒューズを用いた半導体装
置は示されてはいない。
【００１１】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。
導体装置では、以下の課題が生じる。
【００１２】記憶容量の増加、微細化の進展に伴って、
増加する不良ビットを救済するヒューズ領域の増加を強
いられる。その結果、チップに対してヒューズ領域の占
める割合が大きくなってきている。このような多数のヒ
ューズを設けるため、半導体装置中にヒューズ領域が占
める面積は現在、およそ０．４％程度になる。今後、さ
らに大容量化、微細化が進むとさらにヒューズ領域が占
める面積比が増大することが考えられる。
増加する不良ビットを救済するヒューズ領域の増加を強
いられる。その結果、チップに対してヒューズ領域の占
める割合が大きくなってきている。このような多数のヒ
ューズを設けるため、半導体装置中にヒューズ領域が占
める面積は現在、およそ０．４％程度になる。今後、さ
らに大容量化、微細化が進むとさらにヒューズ領域が占
める面積比が増大することが考えられる。
【００１３】容量の増加に伴い救済するべきビット数も
増加するため、この問題はますます大きくなってくる。
近い将来、ヒューズ領域はチップの小型化を妨げる要因
になる。さらに、チップの小型化が妨げられると、１半
導体ウエハーあたりの半導体装置の収量が減少してしま
い、１チップあたりの製品コストが増加してしまう。従
ってヒューズ領域の面積を削減することが大容量化を実
現するためには必要である。
増加するため、この問題はますます大きくなってくる。
近い将来、ヒューズ領域はチップの小型化を妨げる要因
になる。さらに、チップの小型化が妨げられると、１半
導体ウエハーあたりの半導体装置の収量が減少してしま
い、１チップあたりの製品コストが増加してしまう。従
ってヒューズ領域の面積を削減することが大容量化を実
現するためには必要である。
【００１４】また、従来はヒューズを溶断するか、しな
いかで「０」、「１」の２値を記憶していた。このた
め、ヒューズに記憶すべき情報量を増やす必要がある場
合、ヒューズの本数を増加することでしか対応できなか
った。この場合、ヒューズの本数を増加させると上記の
ように半導体装置中に占めるヒューズ領域の割合が増大
してしまう。
いかで「０」、「１」の２値を記憶していた。このた
め、ヒューズに記憶すべき情報量を増やす必要がある場
合、ヒューズの本数を増加することでしか対応できなか
った。この場合、ヒューズの本数を増加させると上記の
ように半導体装置中に占めるヒューズ領域の割合が増大
してしまう。
【００１５】本発明の目的は以上のような従来技術の課
題を解決することにある。
題を解決することにある。
【００１６】特に、本発明の目的は、不良救済に必要な
情報量に対応するヒューズが占める面積を小さくでき、
ヒューズ領域の面積の割合が小さい半導体装置を提供す
ることにある。
情報量に対応するヒューズが占める面積を小さくでき、
ヒューズ領域の面積の割合が小さい半導体装置を提供す
ることにある。
【００１７】本発明の他の目的は単位面積あたりの情報
記憶容量を増大させて、小面積で大記憶容量のヒューズ
を有する半導体装置を提供することにある。
記憶容量を増大させて、小面積で大記憶容量のヒューズ
を有する半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】上記課題を達成するため
に、本発明の第１の特徴は、回路素子が設けられた半導
体基板と、前記半導体基板上に設けられ、凹部を有する
絶縁層と、前記絶縁層中の凹部に設けられ、第１の厚さ
を有する第１導電線層と、前記第１導電線層から水平方
向に離間して、前記絶縁層中の凹部に設けられ、第１の
厚さよりも薄い厚さである第２の厚さを有する第２導電
線層とを有する半導体装置である。
に、本発明の第１の特徴は、回路素子が設けられた半導
体基板と、前記半導体基板上に設けられ、凹部を有する
絶縁層と、前記絶縁層中の凹部に設けられ、第１の厚さ
を有する第１導電線層と、前記第１導電線層から水平方
向に離間して、前記絶縁層中の凹部に設けられ、第１の
厚さよりも薄い厚さである第２の厚さを有する第２導電
線層とを有する半導体装置である。
【００１９】本発明の第２の特徴は、回路素子が設けら
れた半導体基板と、前記半導体基板上に設けられ、凹部
を有する絶縁層と、前記絶縁層中の凹部に設けられ、そ
れぞれ同一の幅、長さ及び厚さを有し、かつ、下層から
上層へ順にその抵抗値が低いＮ層の導電線層（Ｎは２以
上の整数）とを有する半導体装置である。
れた半導体基板と、前記半導体基板上に設けられ、凹部
を有する絶縁層と、前記絶縁層中の凹部に設けられ、そ
れぞれ同一の幅、長さ及び厚さを有し、かつ、下層から
上層へ順にその抵抗値が低いＮ層の導電線層（Ｎは２以
上の整数）とを有する半導体装置である。
【００２０】本発明の第３の特徴は、回路素子が設けら
れた半導体基板と、前記半導体基板上に設けられ、凹部
を有する絶縁層と、前記絶縁層中の凹部に設けられ、抵
抗値が互いに異なるＫ層（Ｋは２以上の整数）のヒュー
ズ層が積層された第１ヒューズと、前記第１ヒューズか
らは水平方向に離間して、前記絶縁層中の凹部に設けら
れ、端部では前記第１ヒューズと同じ積層構造を有し、
端部以外では前記第１ヒューズの最上部層からＬ番目
（Ｌは１以上かつ、Ｋ以下の整数）までが除去された第
２ヒューズとを備える半導体装置である。
れた半導体基板と、前記半導体基板上に設けられ、凹部
を有する絶縁層と、前記絶縁層中の凹部に設けられ、抵
抗値が互いに異なるＫ層（Ｋは２以上の整数）のヒュー
ズ層が積層された第１ヒューズと、前記第１ヒューズか
らは水平方向に離間して、前記絶縁層中の凹部に設けら
れ、端部では前記第１ヒューズと同じ積層構造を有し、
端部以外では前記第１ヒューズの最上部層からＬ番目
（Ｌは１以上かつ、Ｋ以下の整数）までが除去された第
２ヒューズとを備える半導体装置である。
【００２１】
【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。
【００２２】（第１の実施の形態）本発明にかかる第１
の実施の形態にかかる半導体装置を、図１乃至図３を用
いて説明する。
の実施の形態にかかる半導体装置を、図１乃至図３を用
いて説明する。
【００２３】図1にはヒューズが４本ある場合の斜視図
が示される。ヒューズの厚さを３通り、すなわち、従来
の２値から４値にすることによって、従来では切断する
か切断しないかの２通りの状態であった１本のヒューズ
を用いても、その厚さを段階的に設定することで、ヒュ
ーズ２本分の役割を果たすことができるということを示
している。
が示される。ヒューズの厚さを３通り、すなわち、従来
の２値から４値にすることによって、従来では切断する
か切断しないかの２通りの状態であった１本のヒューズ
を用いても、その厚さを段階的に設定することで、ヒュ
ーズ２本分の役割を果たすことができるということを示
している。
【００２４】すなわち、ヒューズ切断領域１では、ヒュ
ーズの端部２のみが残り、ヒューズが除去された形状と
なっている。この状態では例えば「０」の情報が記録さ
れている。
ーズの端部２のみが残り、ヒューズが除去された形状と
なっている。この状態では例えば「０」の情報が記録さ
れている。
【００２５】このヒューズ切断領域１に隣接した第１ヒ
ューズ３はその厚さが最も薄い状態に設定されていて、
切断されているヒューズ以外では抵抗値が最も大きくな
っている。この第１ヒューズ３の状態では例えば「１」
の情報が記録されている。ここで、ヒューズの厚さはレ
ーザーによって照射がなされた被照射部４の厚さを指
し、端部２の厚さを指すものではない。
ューズ３はその厚さが最も薄い状態に設定されていて、
切断されているヒューズ以外では抵抗値が最も大きくな
っている。この第１ヒューズ３の状態では例えば「１」
の情報が記録されている。ここで、ヒューズの厚さはレ
ーザーによって照射がなされた被照射部４の厚さを指
し、端部２の厚さを指すものではない。
【００２６】第１ヒューズ３に隣接する第２ヒューズ５
は、その厚さが第１ヒューズ３の厚さよりも厚い状態に
設定されて、抵抗値は第１ヒューズ３よりも小さくなっ
ている。この第２ヒューズ５の状態では例えば「２」の
情報が記録されている。
は、その厚さが第１ヒューズ３の厚さよりも厚い状態に
設定されて、抵抗値は第１ヒューズ３よりも小さくなっ
ている。この第２ヒューズ５の状態では例えば「２」の
情報が記録されている。
【００２７】第２ヒューズ５に隣接する第３ヒューズ６
は、その厚さが第２ヒューズ５の厚さよりも厚い状態に
設定されて、抵抗値は第２ヒューズ５よりも小さくなっ
ている。この第３ヒューズ６の状態では例えば「３」の
情報が記録されている。この第３ヒューズ６は、端部２
の厚さが全体に保たれていて、レーザーが照射されてい
ない状態となっている。
は、その厚さが第２ヒューズ５の厚さよりも厚い状態に
設定されて、抵抗値は第２ヒューズ５よりも小さくなっ
ている。この第３ヒューズ６の状態では例えば「３」の
情報が記録されている。この第３ヒューズ６は、端部２
の厚さが全体に保たれていて、レーザーが照射されてい
ない状態となっている。
【００２８】なお、各ヒューズはレーザーが照射された
部分である被照射部４の厚さがそれぞれの所定の厚さに
設定されている。すなわち、ヒューズへのレーザー照射
の際に、除去対象のヒューズごとに照射エネルギー、又
は、照射時間を段階的に変化させて、除去されるヒュー
ズの分量を段階的に設定できるようにする。
部分である被照射部４の厚さがそれぞれの所定の厚さに
設定されている。すなわち、ヒューズへのレーザー照射
の際に、除去対象のヒューズごとに照射エネルギー、又
は、照射時間を段階的に変化させて、除去されるヒュー
ズの分量を段階的に設定できるようにする。
【００２９】同一ヒューズでもレーザーが当たらない部
分である端部２では、レーザー照射前の厚さを維持して
いる。しかし、ヒューズの抵抗値は大部分の領域におけ
る膜厚の薄い部分の抵抗値に依存するため、レーザー照
射によって、ヒューズの大部分の領域における厚さを変
更することで、各ヒューズの抵抗値を所定値に設定でき
る。
分である端部２では、レーザー照射前の厚さを維持して
いる。しかし、ヒューズの抵抗値は大部分の領域におけ
る膜厚の薄い部分の抵抗値に依存するため、レーザー照
射によって、ヒューズの大部分の領域における厚さを変
更することで、各ヒューズの抵抗値を所定値に設定でき
る。
【００３０】抵抗値は、ヒューズの厚さに反比例するの
で、ヒューズの厚さが厚いほど、ヒューズの抵抗値は小
さくなり、ヒューズの厚さが薄いほど、ヒューズの抵抗
値は大きくなる。このヒューズの抵抗値に対応させて、
各抵抗値に対して異なる情報量が定義される。
で、ヒューズの厚さが厚いほど、ヒューズの抵抗値は小
さくなり、ヒューズの厚さが薄いほど、ヒューズの抵抗
値は大きくなる。このヒューズの抵抗値に対応させて、
各抵抗値に対して異なる情報量が定義される。
【００３１】ここで、ヒューズの厚さは、例えば０．４
μｍとして、レーザー照射によって、その厚さが０．２
μｍの状態、０．１μｍの状態、０．０５μｍの状態と
なるように設定して、多値の情報を記憶できるようにす
る。ヒューズの抵抗値は読み出し時に誤って読み出され
ることを防止するため、互いの抵抗値の差を大きく設け
ることが必要である。
μｍとして、レーザー照射によって、その厚さが０．２
μｍの状態、０．１μｍの状態、０．０５μｍの状態と
なるように設定して、多値の情報を記憶できるようにす
る。ヒューズの抵抗値は読み出し時に誤って読み出され
ることを防止するため、互いの抵抗値の差を大きく設け
ることが必要である。
【００３２】また、各ヒューズはそれぞれその長さ、
幅、材質は同一なものとなっている。
幅、材質は同一なものとなっている。
【００３３】このようにヒューズの厚さを調節すること
によって、ヒューズの抵抗値を変え、１本のヒューズで
多値の情報を得ることが可能になる。
によって、ヒューズの抵抗値を変え、１本のヒューズで
多値の情報を得ることが可能になる。
【００３４】なお、ヒューズの厚さは図１に示した４種
類の状態に限られるものではなく、３種類や、５種類以
上の厚さの種類があっていてもよい。すなわち、ヒュー
ズの厚さの種類数分、ヒューズが記憶できる情報量が増
大することになる。
類の状態に限られるものではなく、３種類や、５種類以
上の厚さの種類があっていてもよい。すなわち、ヒュー
ズの厚さの種類数分、ヒューズが記憶できる情報量が増
大することになる。
【００３５】図２（Ａ）には、レーザー照射前の４本の
ヒューズ７の状態の斜視図を示す。レーザー照射前に
は、最も厚い厚さを各ヒューズは有していて、その情報
はすべて「３」に相当する。この状態に対して、各ヒュ
ーズに対して個別にそれぞれの所定のエネルギーのレー
ザーを照射又は照射しないようにすると、例えば図２
（Ｂ）に示すような状態となる。
ヒューズ７の状態の斜視図を示す。レーザー照射前に
は、最も厚い厚さを各ヒューズは有していて、その情報
はすべて「３」に相当する。この状態に対して、各ヒュ
ーズに対して個別にそれぞれの所定のエネルギーのレー
ザーを照射又は照射しないようにすると、例えば図２
（Ｂ）に示すような状態となる。
【００３６】図２（Ｂ）において、左端の第１ヒューズ
８はその厚さが最も薄く形成されて、その記録情報は
「１」となっている。この第１ヒューズ８に隣接する第
２ヒューズ９は第１ヒューズ８よりも厚く形成されてい
て、その記録情報は「２」となっている。この第２ヒュ
ーズ９に隣接する第３ヒューズ１０は第２ヒューズ９よ
りも厚く形成されていて、その記録情報は「３」となっ
ている。この第３ヒューズ１０に隣接する第４ヒューズ
１１はその厚さが第１ヒューズ８と同じ厚さとなってい
て、その記録情報は「１」となっている。なお、図２
（Ｂ）にはヒューズが完全に溶断された状態は示されて
いないが、溶断された状態ももちろん可能である。
８はその厚さが最も薄く形成されて、その記録情報は
「１」となっている。この第１ヒューズ８に隣接する第
２ヒューズ９は第１ヒューズ８よりも厚く形成されてい
て、その記録情報は「２」となっている。この第２ヒュ
ーズ９に隣接する第３ヒューズ１０は第２ヒューズ９よ
りも厚く形成されていて、その記録情報は「３」となっ
ている。この第３ヒューズ１０に隣接する第４ヒューズ
１１はその厚さが第１ヒューズ８と同じ厚さとなってい
て、その記録情報は「１」となっている。なお、図２
（Ｂ）にはヒューズが完全に溶断された状態は示されて
いないが、溶断された状態ももちろん可能である。
【００３７】このように構成された４本のヒューズは図
６（Ｂ）に示された８本のヒューズと同じ情報量である
４の４乗、すなわち２５６通りの情報量を有する。この
ため、従来の技術と比べて、半分のヒューズ本数で、必
要な記憶容量のヒューズを持った半導体装置を実現でき
る。
６（Ｂ）に示された８本のヒューズと同じ情報量である
４の４乗、すなわち２５６通りの情報量を有する。この
ため、従来の技術と比べて、半分のヒューズ本数で、必
要な記憶容量のヒューズを持った半導体装置を実現でき
る。
【００３８】ここで、図６（Ａ）に示された従来の半導
体装置のように８本のヒューズを設けて本実施の形態を
適用した場合、それぞれが「０」から「３」の４通りの
いずれかの値を取り得るので、その情報量は４の８乗で
ある６５５３６ビットになる。
体装置のように８本のヒューズを設けて本実施の形態を
適用した場合、それぞれが「０」から「３」の４通りの
いずれかの値を取り得るので、その情報量は４の８乗で
ある６５５３６ビットになる。
【００３９】また絶縁膜の凹部中に設けられたヒューズ
領域中に形成されるヒューズの本数は図１に示される状
態は１例であって、実際には数千本程度のヒューズがひ
とつのヒューズ領域に形成されることも可能である。
領域中に形成されるヒューズの本数は図１に示される状
態は１例であって、実際には数千本程度のヒューズがひ
とつのヒューズ領域に形成されることも可能である。
【００４０】また、半導体装置内では、ヒューズ領域は
複数箇所設けることが可能であり、その全てのヒューズ
領域に本実施の形態のヒューズを設けることもできる。
また、複数箇所設けたヒューズ領域のうち、特定の箇所
のみに本実施の形態のヒューズを形成し、他のヒューズ
領域は従来通りの２値の状態のヒューズを形成すること
も可能である。
複数箇所設けることが可能であり、その全てのヒューズ
領域に本実施の形態のヒューズを設けることもできる。
また、複数箇所設けたヒューズ領域のうち、特定の箇所
のみに本実施の形態のヒューズを形成し、他のヒューズ
領域は従来通りの２値の状態のヒューズを形成すること
も可能である。
【００４１】この場合、本実施の形態のヒューズを設け
る領域が救済する対象は特にその情報量が多いメモリセ
ルである場合が適している。さらに半導体装置内の各回
路の配置制約により、ヒューズ領域を設ける面積的余裕
が比較的に厳しい状況にあるヒューズ領域に本実施の形
態を適用することで、ヒューズ領域の配置制約を回避し
て、必要とされる救済機能を持たせた大記憶容量のヒュ
ーズ領域を形成することができる。
る領域が救済する対象は特にその情報量が多いメモリセ
ルである場合が適している。さらに半導体装置内の各回
路の配置制約により、ヒューズ領域を設ける面積的余裕
が比較的に厳しい状況にあるヒューズ領域に本実施の形
態を適用することで、ヒューズ領域の配置制約を回避し
て、必要とされる救済機能を持たせた大記憶容量のヒュ
ーズ領域を形成することができる。
【００４２】ヒューズの組成は、例えば、最下層にＴｉ
Ｎ層を約０．０１μｍ、その上にＴｉ層を約０．０１μ
ｍ、その上にＡｌＣｕ層を約０．３３μｍ、その上にＴ
ｉ層を約０．００５μｍ、その上にＴｉＮ層を約０．０
４μｍ程度の厚さで積層することで膜厚約０．３９５μ
ｍのヒューズが形成される。すなわち、ヒューズはＡｌ
Ｃｕを主体としていて、その表面には膜厚の薄いＴｉな
どからなるバリアメタルが形成されている。
Ｎ層を約０．０１μｍ、その上にＴｉ層を約０．０１μ
ｍ、その上にＡｌＣｕ層を約０．３３μｍ、その上にＴ
ｉ層を約０．００５μｍ、その上にＴｉＮ層を約０．０
４μｍ程度の厚さで積層することで膜厚約０．３９５μ
ｍのヒューズが形成される。すなわち、ヒューズはＡｌ
Ｃｕを主体としていて、その表面には膜厚の薄いＴｉな
どからなるバリアメタルが形成されている。
【００４３】また、ＡｌＣｕ層は類似する物理化学的性
質を有する材料であれば、他の材料を適宜ＡｌＣｕ層に
替えて使用できるし、さらに多数の材料を組み合わせて
多数の材料からなる積層構造とすることもできる。ま
た、ヒューズは元のＡｌＣｕの組成比以外の組成比でも
形成できる。
質を有する材料であれば、他の材料を適宜ＡｌＣｕ層に
替えて使用できるし、さらに多数の材料を組み合わせて
多数の材料からなる積層構造とすることもできる。ま
た、ヒューズは元のＡｌＣｕの組成比以外の組成比でも
形成できる。
【００４４】ここで、ヒューズが半導体基板上方に形成
されている状態を断面図である図３（Ａ）を用いて説明
する。図３（Ａ）には所定の厚さを有する複数のヒュー
ズが互いに水平方向に離間して、半導体基板上に設けら
れた絶縁膜中の凹部中に形成されたレーザー照射前の状
態の断面図が示される。
されている状態を断面図である図３（Ａ）を用いて説明
する。図３（Ａ）には所定の厚さを有する複数のヒュー
ズが互いに水平方向に離間して、半導体基板上に設けら
れた絶縁膜中の凹部中に形成されたレーザー照射前の状
態の断面図が示される。
【００４５】図３（Ａ）に示されるように、半導体基板
２０上に設けられた第１絶縁膜２１上には第２絶縁膜２
２と第１配線層２３が設けられている。半導体基板２０
中にはＭＯＳトランジスタのソース、ドレイン（図示せ
ず）などの回路素子が形成されている。この第１配線層
２３は層間絶縁膜２４中に設けられたコンタクト２５を
介して、層間絶縁膜２４上の第２配線層２６に接続され
ている。第２配線層２６上には絶縁層３７が設けられて
いる。この絶縁層３７は、例えば、パッシベーション膜
とポリイミド膜の積層構造となっている。層間絶縁膜２
４及び絶縁膜３７中には凹部２７が設けられている。こ
の凹部２７底部の第２絶縁膜２２中には複数のヒューズ
２８が形成されている。
２０上に設けられた第１絶縁膜２１上には第２絶縁膜２
２と第１配線層２３が設けられている。半導体基板２０
中にはＭＯＳトランジスタのソース、ドレイン（図示せ
ず）などの回路素子が形成されている。この第１配線層
２３は層間絶縁膜２４中に設けられたコンタクト２５を
介して、層間絶縁膜２４上の第２配線層２６に接続され
ている。第２配線層２６上には絶縁層３７が設けられて
いる。この絶縁層３７は、例えば、パッシベーション膜
とポリイミド膜の積層構造となっている。層間絶縁膜２
４及び絶縁膜３７中には凹部２７が設けられている。こ
の凹部２７底部の第２絶縁膜２２中には複数のヒューズ
２８が形成されている。
【００４６】ここで、図３（Ｂ）には、図３（Ａ）の領
域Ａの状態を拡大して示す。この図３（Ｂ）に示された
ヒューズ２８にはレーザーが照射されておらず、形成さ
れた状態の厚さが保持されている。この状態では「３」
の情報を記録している。
域Ａの状態を拡大して示す。この図３（Ｂ）に示された
ヒューズ２８にはレーザーが照射されておらず、形成さ
れた状態の厚さが保持されている。この状態では「３」
の情報を記録している。
【００４７】図３（Ｃ）には、図３（Ｂ）に示された領
域に対してそれぞれのヒューズ２８にレーザーを照射し
た状態を示す。図３（Ｃ）では左端の第１ヒューズ３０
はその厚さがもっとも薄い状態となっていて、「１」の
情報を記録している。なお、ヒューズが埋め込まれてい
た周囲の絶縁膜の一部は、レーザーが照射された部分で
は、部分的に除去されている。
域に対してそれぞれのヒューズ２８にレーザーを照射し
た状態を示す。図３（Ｃ）では左端の第１ヒューズ３０
はその厚さがもっとも薄い状態となっていて、「１」の
情報を記録している。なお、ヒューズが埋め込まれてい
た周囲の絶縁膜の一部は、レーザーが照射された部分で
は、部分的に除去されている。
【００４８】第１ヒューズ３０に隣接する第２ヒューズ
３１はその厚さが第１ヒューズ３０より厚く形成されて
いて、「２」の情報を記録している。
３１はその厚さが第１ヒューズ３０より厚く形成されて
いて、「２」の情報を記録している。
【００４９】この第２ヒューズ３１に隣接する第３ヒュ
ーズ３２はその厚さが第２ヒューズ３１より厚く形成さ
れていて、「３」の情報を記録している。
ーズ３２はその厚さが第２ヒューズ３１より厚く形成さ
れていて、「３」の情報を記録している。
【００５０】このようにヒューズを選択的に溶断し、ヒ
ューズの抵抗値を変化させることによって、多値の情報
を保持することができる。
ューズの抵抗値を変化させることによって、多値の情報
を保持することができる。
【００５１】ヒューズが形成された後に、一部ヒューズ
が除去された絶縁膜の凹部には、表面上に絶縁膜、例え
ばポリイミド膜を付けて、露出したヒューズ表面を保護
することもできる。
が除去された絶縁膜の凹部には、表面上に絶縁膜、例え
ばポリイミド膜を付けて、露出したヒューズ表面を保護
することもできる。
【００５２】ヒューズは熱で溶断させるが、ヒューズ上
に薄い層間絶縁膜が形成されているとレーザー照射部分
の層間絶縁膜中に熱がこもり、より少ない熱でヒューズ
を溶断することが可能な場合がある。また、ヒューズは
その上に層間絶縁膜を設けずに露出させておいてもよ
い。
に薄い層間絶縁膜が形成されているとレーザー照射部分
の層間絶縁膜中に熱がこもり、より少ない熱でヒューズ
を溶断することが可能な場合がある。また、ヒューズは
その上に層間絶縁膜を設けずに露出させておいてもよ
い。
【００５３】ここで、層間絶縁膜はＳｉＯ2膜に限らず
他の酸化膜などが利用できる。
他の酸化膜などが利用できる。
【００５４】ヒューズ２８は半導体基板上の絶縁膜上に
形成されている。ヒューズ２８表面は露出されている
が、その表面に膜厚が薄い層間絶縁膜などが形成されて
いてもよい。
形成されている。ヒューズ２８表面は露出されている
が、その表面に膜厚が薄い層間絶縁膜などが形成されて
いてもよい。
【００５５】ヒューズが形成されている領域では、他の
領域に設けられている厚い層間絶縁膜２４や第２配線層
２６は形成されていない。そのため、厚い層間絶縁膜２
４を介さずにレーザーをヒューズに照射することができ
る。
領域に設けられている厚い層間絶縁膜２４や第２配線層
２６は形成されていない。そのため、厚い層間絶縁膜２
４を介さずにレーザーをヒューズに照射することができ
る。
【００５６】場合により、ヒューズ２８を図中で第２配
線層２６と同じ階層に設けることも可能である。場合に
より、ヒューズ形成領域の凹部を設けなくてもよい。
線層２６と同じ階層に設けることも可能である。場合に
より、ヒューズ形成領域の凹部を設けなくてもよい。
【００５７】なお、何も積層されていない無空間層より
も熱伝導率の高いＳｉＯ2膜をヒューズ上に積層するこ
とにより、溶断を引き起こすレーザー照射によるヒュー
ズ表面上部の熱エネルギーをヒューズからＳｉＯ2膜に
分散しやすくし、ヒューズの厚さの変化量を少なめに調
節できるようにすることも場合により可能である。つま
りＳｉＯ2膜がヒューズの上に存在することによりヒュ
ーズの溶断速度を遅くし、抵抗値の調整を容易にできる
場合がある。
も熱伝導率の高いＳｉＯ2膜をヒューズ上に積層するこ
とにより、溶断を引き起こすレーザー照射によるヒュー
ズ表面上部の熱エネルギーをヒューズからＳｉＯ2膜に
分散しやすくし、ヒューズの厚さの変化量を少なめに調
節できるようにすることも場合により可能である。つま
りＳｉＯ2膜がヒューズの上に存在することによりヒュ
ーズの溶断速度を遅くし、抵抗値の調整を容易にできる
場合がある。
【００５８】なお、ヒューズ２８を通常の配線として用
いられる第１配線層と同じ階層に形成すると、第１配線
層と同じ材料、同じ幅、同じ厚さとすることができる。
このため、ヒューズ形成の製造工程を第１配線層形成工
程と同時に行うことができ、製造方法上有益である。
いられる第１配線層と同じ階層に形成すると、第１配線
層と同じ材料、同じ幅、同じ厚さとすることができる。
このため、ヒューズ形成の製造工程を第１配線層形成工
程と同時に行うことができ、製造方法上有益である。
【００５９】さらに第１配線層２３の上層にある半導体
装置内で通常の配線として使用される第２配線層２６と
同じ階層に形成することもできる。この場合、第２配線
層２６と同じ材料、同じ幅、同じ厚さとすることがヒュ
ーズ形成の製造工程を第２配線層形成工程と同時に行う
ことができ、製造方法上有益である。
装置内で通常の配線として使用される第２配線層２６と
同じ階層に形成することもできる。この場合、第２配線
層２６と同じ材料、同じ幅、同じ厚さとすることがヒュ
ーズ形成の製造工程を第２配線層形成工程と同時に行う
ことができ、製造方法上有益である。
【００６０】なお、半導体装置においては、上層の通常
の配線ほど下層の通常の配線よりもその厚さ、幅が大き
く形成されている場合が多い。そのため、第２配線層と
同じ階層にヒューズを形成した場合、その厚さ、幅は比
較的大きいものとなる。そのため、全くレーザー照射を
行わない状態のヒューズの抵抗は第１の配線層にヒュー
ズを形成した場合より小さく設定できる。このため、ヒ
ューズに対して設定できる抵抗値の幅をより大きく設定
でき、より多種類で異なる厚さのヒューズをレーザー照
射により設定できる。
の配線ほど下層の通常の配線よりもその厚さ、幅が大き
く形成されている場合が多い。そのため、第２配線層と
同じ階層にヒューズを形成した場合、その厚さ、幅は比
較的大きいものとなる。そのため、全くレーザー照射を
行わない状態のヒューズの抵抗は第１の配線層にヒュー
ズを形成した場合より小さく設定できる。このため、ヒ
ューズに対して設定できる抵抗値の幅をより大きく設定
でき、より多種類で異なる厚さのヒューズをレーザー照
射により設定できる。
【００６１】ここで、多段階に設定されるヒューズの厚
さには、レーザー照射の際のレーザーの制御性による制
約と、ヒューズの抵抗を読み出す際には、抵抗値の認識
の制約がある。すなわち、抵抗値の認識の制約は、抵抗
値をアナログ的に認識するのではなく、デジタル的に認
識するため、設定された抵抗値を読み出すに当たって、
各抵抗値にある程度のマージンを持たせて、各抵抗値同
士に抵抗の差を設定しておかないと、誤って抵抗値を認
識してしまう恐れがある。これらどちらの制約もレーザ
ー照射前の初期状態でのヒューズの厚さをより厚くする
ことで緩和される。すなわち、レーザー照射前のヒュー
ズの厚さを厚くするほど、より多くの種類の厚さを持つ
ヒューズを形成することができ、ヒューズが記憶する情
報量を増加できる可能性がある。
さには、レーザー照射の際のレーザーの制御性による制
約と、ヒューズの抵抗を読み出す際には、抵抗値の認識
の制約がある。すなわち、抵抗値の認識の制約は、抵抗
値をアナログ的に認識するのではなく、デジタル的に認
識するため、設定された抵抗値を読み出すに当たって、
各抵抗値にある程度のマージンを持たせて、各抵抗値同
士に抵抗の差を設定しておかないと、誤って抵抗値を認
識してしまう恐れがある。これらどちらの制約もレーザ
ー照射前の初期状態でのヒューズの厚さをより厚くする
ことで緩和される。すなわち、レーザー照射前のヒュー
ズの厚さを厚くするほど、より多くの種類の厚さを持つ
ヒューズを形成することができ、ヒューズが記憶する情
報量を増加できる可能性がある。
【００６２】また、ヒューズを他の配線層とは独立にヒ
ューズ形成にとって最適となるように独自の材料、厚
さ、幅で形成することも可能である。
ューズ形成にとって最適となるように独自の材料、厚
さ、幅で形成することも可能である。
【００６３】各ヒューズには読み出し回路を接続させ
て、読み出し回路内のラッチ回路にヒューズに記憶され
たデータを保持する。
て、読み出し回路内のラッチ回路にヒューズに記憶され
たデータを保持する。
【００６４】なお、ヒューズから各回路への配線長を減
らすことができるため、半導体装置中にヒューズ領域は
通常、分散して複数箇所設けることが適切である。
らすことができるため、半導体装置中にヒューズ領域は
通常、分散して複数箇所設けることが適切である。
【００６５】なお、本実施の形態においては、各ヒュー
ズのレーザー照射された部分は、厚さが同じヒューズ内
では均一になっているが、場合により厚さが部分的に異
なっていてもよい。さらには、ヒューズ表面が波状や階
段状に形成されていてもよい。その場合、値の異なるヒ
ューズは互いに識別が容易な程度の厚さの差が大部分の
領域を占める最も厚さの薄い部分において形成されてい
ることが必要である。すなわち、ヒューズの抵抗値は大
部分の領域における膜厚の薄い部分の抵抗値に依存する
ため、レーザー照射によって、ヒューズの大部分の領域
における厚さを変更することで、各ヒューズの抵抗値を
所定値に設定できる。
ズのレーザー照射された部分は、厚さが同じヒューズ内
では均一になっているが、場合により厚さが部分的に異
なっていてもよい。さらには、ヒューズ表面が波状や階
段状に形成されていてもよい。その場合、値の異なるヒ
ューズは互いに識別が容易な程度の厚さの差が大部分の
領域を占める最も厚さの薄い部分において形成されてい
ることが必要である。すなわち、ヒューズの抵抗値は大
部分の領域における膜厚の薄い部分の抵抗値に依存する
ため、レーザー照射によって、ヒューズの大部分の領域
における厚さを変更することで、各ヒューズの抵抗値を
所定値に設定できる。
【００６６】このようにヒューズを溶断する以外に、ヒ
ューズの抵抗値を何通りかに変えて、その抵抗値を判別
できるため、本実施の形態によれば、「０」「１」
「２」（３値）や「０」「１」「２」「３」（４値）、
「０」「１」「２」「３」. ..「ｎ」（ｎ＋１値）な
どの多値の情報を記憶することができる。
ューズの抵抗値を何通りかに変えて、その抵抗値を判別
できるため、本実施の形態によれば、「０」「１」
「２」（３値）や「０」「１」「２」「３」（４値）、
「０」「１」「２」「３」. ..「ｎ」（ｎ＋１値）な
どの多値の情報を記憶することができる。
【００６７】このようにヒューズの厚さを調整すること
により、ヒューズの抵抗値を何段階かに設定し、１本の
ヒューズで多値の情報を記憶することのできるヒューズ
を有する半導体装置を提供できる。
により、ヒューズの抵抗値を何段階かに設定し、１本の
ヒューズで多値の情報を記憶することのできるヒューズ
を有する半導体装置を提供できる。
【００６８】この実施の形態によれば、不良救済に必要
な情報量に対応するヒューズが占める面積を小さくで
き、ヒューズ領域の面積の割合が小さい半導体装置を提
供することができる。また、従来よりも少ないヒューズ
本数で、救済できるビット数を維持したまま、ヒューズ
領域面積を減少させることができる。
な情報量に対応するヒューズが占める面積を小さくで
き、ヒューズ領域の面積の割合が小さい半導体装置を提
供することができる。また、従来よりも少ないヒューズ
本数で、救済できるビット数を維持したまま、ヒューズ
領域面積を減少させることができる。
【００６９】さらに、単位面積あたりの情報記憶容量を
増大させて、小面積で大記憶容量のヒューズを有する半
導体装置を提供することができる。従来と同じヒューズ
本数で、記憶できる情報量を増加することができる。す
なわち、半導体デバイスのチップ上に存在するヒューズ
の厚さを調節することによって、ヒューズの抵抗値を何
段階にも変えることにより、１本のヒューズで多値の情
報を得ることが可能である。従来の２値のヒューズと同
じ占有面積とした場合には、ヒューズの持つ記憶量を大
幅に増やすことができ、ヒューズ１本当たりの情報量を
増やすことができる。
増大させて、小面積で大記憶容量のヒューズを有する半
導体装置を提供することができる。従来と同じヒューズ
本数で、記憶できる情報量を増加することができる。す
なわち、半導体デバイスのチップ上に存在するヒューズ
の厚さを調節することによって、ヒューズの抵抗値を何
段階にも変えることにより、１本のヒューズで多値の情
報を得ることが可能である。従来の２値のヒューズと同
じ占有面積とした場合には、ヒューズの持つ記憶量を大
幅に増やすことができ、ヒューズ１本当たりの情報量を
増やすことができる。
【００７０】（第２の実施の形態）図４（Ａ）に、本実
施の形態のヒューズの構成を表す断面図を示す。本実施
の形態では、図３（Ａ）に示された第１の実施の形態同
様の半導体装置中に第１の実施の形態とはヒューズ材料
を異ならせて実現している。すなわち、図４（Ａ）のＢ
部分を拡大した図４（Ｂ）に示されるように、各ヒュー
ズ３３は互いに水平方向に離間して、それぞれのヒュー
ズは抵抗の異なるヒューズ材料を３層積層している。
施の形態のヒューズの構成を表す断面図を示す。本実施
の形態では、図３（Ａ）に示された第１の実施の形態同
様の半導体装置中に第１の実施の形態とはヒューズ材料
を異ならせて実現している。すなわち、図４（Ａ）のＢ
部分を拡大した図４（Ｂ）に示されるように、各ヒュー
ズ３３は互いに水平方向に離間して、それぞれのヒュー
ズは抵抗の異なるヒューズ材料を３層積層している。
【００７１】半導体基板２０上の第１絶縁膜２１上に第
１ヒューズ層３４、その上に形成された第２ヒューズ層
３５、さらにこの第２ヒューズ層３５上に形成された第
３ヒューズ層３６からなるヒューズ３３を半導体装置が
有している。ここで、最上層の第３ヒューズ層３６はそ
の下層の第２ヒューズ層３５よりも低抵抗で、この第２
ヒューズ層３５はその下層の第１ヒューズ層３４よりも
低抵抗に設定されている。
１ヒューズ層３４、その上に形成された第２ヒューズ層
３５、さらにこの第２ヒューズ層３５上に形成された第
３ヒューズ層３６からなるヒューズ３３を半導体装置が
有している。ここで、最上層の第３ヒューズ層３６はそ
の下層の第２ヒューズ層３５よりも低抵抗で、この第２
ヒューズ層３５はその下層の第１ヒューズ層３４よりも
低抵抗に設定されている。
【００７２】このように抵抗値の異なるヒューズ材料、
もしくは材料の組成を各ヒューズに対して設定する。こ
の場合、レーザーの強度（エネルギー密度）と照射時間
を変えることによってヒューズを段階的に溶断し、その
抵抗値を変えることができる。つまり、抵抗値の異なる
ヒューズを積層することによってヒューズ溶断後の抵抗
値の変化量を大きくできる。
もしくは材料の組成を各ヒューズに対して設定する。こ
の場合、レーザーの強度（エネルギー密度）と照射時間
を変えることによってヒューズを段階的に溶断し、その
抵抗値を変えることができる。つまり、抵抗値の異なる
ヒューズを積層することによってヒューズ溶断後の抵抗
値の変化量を大きくできる。
【００７３】ここで、第１ヒューズ層３４の抵抗をＲ１
とし、第２ヒューズ層３５の抵抗をＲ２とし、第３ヒュ
ーズ層３６の抵抗をＲ３とすると、ヒューズが全く溶断
されていない図４（Ｂ）に示される状態では、各ヒュー
ズは並列接続の形式で、ヒューズ読み出し回路に接続さ
れて、その抵抗値Ｒ４は数１のようになる。
とし、第２ヒューズ層３５の抵抗をＲ２とし、第３ヒュ
ーズ層３６の抵抗をＲ３とすると、ヒューズが全く溶断
されていない図４（Ｂ）に示される状態では、各ヒュー
ズは並列接続の形式で、ヒューズ読み出し回路に接続さ
れて、その抵抗値Ｒ４は数１のようになる。
【００７４】
【数１】
【００７５】次に、図４（Ｃ）に示される状態である第
３ヒューズ３６が溶断されて第２ヒューズ３５と第１ヒ
ューズ３４が積層された状態では、第２ヒューズ３５と
第１ヒューズ３４が並列接続の形式で、ヒューズ読み出
し回路に接続されて、その抵抗値Ｒ５は数２のようにな
る。
３ヒューズ３６が溶断されて第２ヒューズ３５と第１ヒ
ューズ３４が積層された状態では、第２ヒューズ３５と
第１ヒューズ３４が並列接続の形式で、ヒューズ読み出
し回路に接続されて、その抵抗値Ｒ５は数２のようにな
る。
【００７６】
【数２】
【００７７】次に、図４（Ｄ）に示される状態である第
１ヒューズ３４のみが残った状態では、第１ヒューズ３
４１のみがヒューズ読み出し回路に接続されて、その抵
抗値Ｒ６はＲ１になる。
１ヒューズ３４のみが残った状態では、第１ヒューズ３
４１のみがヒューズ読み出し回路に接続されて、その抵
抗値Ｒ６はＲ１になる。
【００７８】次に、図４（Ｅ）に示される状態である各
ヒューズが溶断されてヒューズが切断された状態では、
ヒューズ読み出し回路に接続されるヒューズがないた
め、無限大の抵抗として識別される。
ヒューズが溶断されてヒューズが切断された状態では、
ヒューズ読み出し回路に接続されるヒューズがないた
め、無限大の抵抗として識別される。
【００７９】本実施の形態のヒューズを用いた場合、図
５に示されるように多段階にヒューズを溶断した状態で
の抵抗値が分布する。グラフは片対数で示している。こ
のグラフから、段階的にヒューズを溶断することで、ヒ
ューズの抵抗値は1桁近く変化することが可能というこ
とが分かる。
５に示されるように多段階にヒューズを溶断した状態で
の抵抗値が分布する。グラフは片対数で示している。こ
のグラフから、段階的にヒューズを溶断することで、ヒ
ューズの抵抗値は1桁近く変化することが可能というこ
とが分かる。
【００８０】３層でヒューズが形成された場合、その抵
抗値は約０．２オームであり、２層でヒューズが形成さ
れた場合、その抵抗値は約２オームであり、１層でヒュ
ーズが形成された場合、その抵抗値は約２０オームとな
っている。
抗値は約０．２オームであり、２層でヒューズが形成さ
れた場合、その抵抗値は約２オームであり、１層でヒュ
ーズが形成された場合、その抵抗値は約２０オームとな
っている。
【００８１】膜厚の厚さが厚いと第１の実施の形態のよ
うに抵抗が小さく、厚さが薄くなるほど抵抗が大きくな
る。この特徴に下層ほど抵抗値が大きい材料を用いるこ
とで、さらに膜厚の厚い状態のヒューズほど、抵抗値の
小ささが顕著になり、膜厚の薄い状態のヒューズほど、
より一層抵抗値の大きさが顕著になり、ヒューズの状態
に応じた情報量の識別が第１の実施の形態に比べて容易
となる。
うに抵抗が小さく、厚さが薄くなるほど抵抗が大きくな
る。この特徴に下層ほど抵抗値が大きい材料を用いるこ
とで、さらに膜厚の厚い状態のヒューズほど、抵抗値の
小ささが顕著になり、膜厚の薄い状態のヒューズほど、
より一層抵抗値の大きさが顕著になり、ヒューズの状態
に応じた情報量の識別が第１の実施の形態に比べて容易
となる。
【００８２】本実施の形態においても、各ヒューズは第
１の実施の形態のように、実際には半導体装置上に図３
（Ｃ）に示されるようにそれぞれ所定の厚さに設定され
る。
１の実施の形態のように、実際には半導体装置上に図３
（Ｃ）に示されるようにそれぞれ所定の厚さに設定され
る。
【００８３】なお、ヒューズの層数は図４に示した３層
を初期状態とするものに限らず、２種類や、４種類以上
の多数のヒューズ層を積層して形成してもよい。すなわ
ち、ヒューズ層の数分、ヒューズが記憶できる情報量が
増大することになる。
を初期状態とするものに限らず、２種類や、４種類以上
の多数のヒューズ層を積層して形成してもよい。すなわ
ち、ヒューズ層の数分、ヒューズが記憶できる情報量が
増大することになる。
【００８４】本実施の形態においても第１の実施の形態
同様の効果を得ることができる。
同様の効果を得ることができる。
【００８５】たとえば、抵抗値の低い上層ヒューズとし
ては、ＡｌＣｕ層を利用し、抵抗値の高い下層ヒューズ
としては、ポリシリコン層を用いることができる。ま
た、３層構造のヒューズの場合、最上層にＡｌＣｕ層、
中間層にタングステン層、最下層にポリシリコン層を用
いることができる。
ては、ＡｌＣｕ層を利用し、抵抗値の高い下層ヒューズ
としては、ポリシリコン層を用いることができる。ま
た、３層構造のヒューズの場合、最上層にＡｌＣｕ層、
中間層にタングステン層、最下層にポリシリコン層を用
いることができる。
【００８６】また、第１の実施の形態では、ヒューズの
厚さを細かに設定するため、レーザー照射の制御性の高
さが求められるが、本実施の形態では、積層された各ヒ
ューズはその組成が異なるため、レーザー照射の制御性
を第１の実施の形態よりは落としても、適切な抵抗値を
もたらす厚さのヒューズを形成することが可能である。
厚さを細かに設定するため、レーザー照射の制御性の高
さが求められるが、本実施の形態では、積層された各ヒ
ューズはその組成が異なるため、レーザー照射の制御性
を第１の実施の形態よりは落としても、適切な抵抗値を
もたらす厚さのヒューズを形成することが可能である。
【００８７】本実施の形態では、ヒューズの上層に最も
抵抗の小さい材料を配置し、以下、下層になるにつれ
て、より抵抗の大きい材料を形成している。互いに異な
る複数のヒューズ部分を積層してヒューズを形成するこ
とで、このヒューズの抵抗値を段階的、もしくは連続的
に調節できるヒューズを有する半導体装置を提供してい
る。
抵抗の小さい材料を配置し、以下、下層になるにつれ
て、より抵抗の大きい材料を形成している。互いに異な
る複数のヒューズ部分を積層してヒューズを形成するこ
とで、このヒューズの抵抗値を段階的、もしくは連続的
に調節できるヒューズを有する半導体装置を提供してい
る。
【００８８】各実施の形態においては、ヒューズを例に
説明したが、ヒューズに替えて溶断可能な導電層を用い
ることも可能である。
説明したが、ヒューズに替えて溶断可能な導電層を用い
ることも可能である。
【００８９】
【発明の効果】本発明によれば、不良救済に必要な情報
量に対応するヒューズが占める面積を小さくでき、ヒュ
ーズ領域の面積の割合が小さい半導体装置を提供でき
る。また、本発明によればさらに、単位面積あたりの情
報記憶容量を増大させて、小面積で大記憶容量のヒュー
ズを有する半導体装置を提供できる。
量に対応するヒューズが占める面積を小さくでき、ヒュ
ーズ領域の面積の割合が小さい半導体装置を提供でき
る。また、本発明によればさらに、単位面積あたりの情
報記憶容量を増大させて、小面積で大記憶容量のヒュー
ズを有する半導体装置を提供できる。
【図１】 本発明の第１の実施の形態に係る半導体装置
を説明する斜視図である。
を説明する斜視図である。
【図２】 （Ａ）は、本発明の第１の実施の形態に係る
半導体装置のレーザー照射前の状態を説明する斜視図で
あり、（Ｂ）は、本発明の第１の実施の形態に係る半導
体装置のレーザー照射後の状態を説明する斜視図であ
る。
半導体装置のレーザー照射前の状態を説明する斜視図で
あり、（Ｂ）は、本発明の第１の実施の形態に係る半導
体装置のレーザー照射後の状態を説明する斜視図であ
る。
【図３】 （Ａ）は、本発明の第１の実施の形態に係る
半導体装置の構造を説明する断面図であり、（Ｂ）は本
発明の第１の実施の形態に係る半導体装置のヒューズ部
分を拡大したレーザー照射前の状態を説明する断面図で
あり、（Ｃ）は、本発明の第１の実施の形態に係る半導
体装置のヒューズ部分を拡大したレーザー照射後の状態
を説明する断面図である。
半導体装置の構造を説明する断面図であり、（Ｂ）は本
発明の第１の実施の形態に係る半導体装置のヒューズ部
分を拡大したレーザー照射前の状態を説明する断面図で
あり、（Ｃ）は、本発明の第１の実施の形態に係る半導
体装置のヒューズ部分を拡大したレーザー照射後の状態
を説明する断面図である。
【図４】 （Ａ）は、本発明の第２の実施の形態に係る
半導体装置の構造を説明する断面図であり、（Ｂ）は、
本発明の第２の実施の形態に係る半導体装置のヒューズ
部分を拡大したレーザー照射前の状態を説明する断面図
であり、（Ｃ）は、本発明の第２の実施の形態に係る半
導体装置のヒューズ部分を拡大したレーザー照射後の状
態を説明する断面図であり、（Ｄ）は、本発明の第２の
実施の形態に係る半導体装置のヒューズ部分を拡大した
レーザー照射後の状態を説明する断面図であり、（Ｄ）
は、本発明の第２の実施の形態に係る半導体装置のヒュ
ーズ部分を拡大したレーザー照射後の状態を説明する断
面図である。
半導体装置の構造を説明する断面図であり、（Ｂ）は、
本発明の第２の実施の形態に係る半導体装置のヒューズ
部分を拡大したレーザー照射前の状態を説明する断面図
であり、（Ｃ）は、本発明の第２の実施の形態に係る半
導体装置のヒューズ部分を拡大したレーザー照射後の状
態を説明する断面図であり、（Ｄ）は、本発明の第２の
実施の形態に係る半導体装置のヒューズ部分を拡大した
レーザー照射後の状態を説明する断面図であり、（Ｄ）
は、本発明の第２の実施の形態に係る半導体装置のヒュ
ーズ部分を拡大したレーザー照射後の状態を説明する断
面図である。
【図５】 本発明の第２の実施の形態に係る半導体装置
のヒューズの状態に応じた抵抗値を示す特性図である。
のヒューズの状態に応じた抵抗値を示す特性図である。
【図６】 （Ａ）は、従来の半導体装置のヒューズ溶断
前の状態を説明する斜視図であり、（Ｂ）は、従来の半
導体装置のヒューズ溶断後の状態を説明する斜視図であ
る。
前の状態を説明する斜視図であり、（Ｂ）は、従来の半
導体装置のヒューズ溶断後の状態を説明する斜視図であ
る。
１ ヒューズ切断領域 ２ 端部 ３、８，３０ 第１ヒューズ ４ 被照射部 ５、９，３１ 第２ヒューズ ６，１０，３２ 第３ヒューズ ７，２８，３３ ヒューズ １１ 第４ヒューズ ２０ 半導体基板 ２１ 第１絶縁層 ２２ 第２絶縁層 ２３ 第１配線層 ２４ 層間絶縁膜 ２５ コンタクト ２６ 第２配線層 ２７ 凹部 ３４ 第１ヒューズ層 ３５ 第２ヒューズ層 ３６ 第３ヒューズ層 ３７ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/82 Ｒ ５Ｍ０２４ 21/822 21/88 Ｚ 27/10 ４９１ 27/04 Ｖ 27/108 27/10 ６９１ 21/8242 Ｈ０１Ｈ 85/00 Ｔ Ｆターム(参考） 5F033 HH04 HH09 HH18 HH19 HH33 MM08 MM13 QQ73 VV11 VV16 XX03 5F038 AV03 AV15 CA07 DF05 DT14 EZ20 5F064 BB14 FF02 FF04 FF26 FF27 FF30 FF34 FF43 5F083 AD00 GA09 GA28 GA30 JA36 JA39 JA40 JA56 JA58 ZA10 ZA21 5G502 AA20 BA08 BA10 BB13 FF10 5M024 AA70 HH10 LL20 MM11
Claims (6)
- 【請求項１】回路素子が設けられた半導体基板と、 前記半導体基板上に設けられ、凹部を有する絶縁層と、 前記絶縁層中の凹部に設けられ、第１の厚さを有する第
１導電線層と、 前記第１導電線層から水平方向に離間して、前記絶縁層
中の凹部に設けられ、第１の厚さよりも薄い厚さである
第２の厚さを有する第２導電線層とを有することを特徴
とする半導体装置。 - 【請求項２】前記第１導電線層と前記第２導電線層とは
その幅、長さが等しいことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】前記第１の厚さと第２の厚さの間で互いに
異なる厚さを有する複数の導電線層をさらに前記絶縁層
中の凹部に有することを特徴とする請求項１又は２いず
れか１項記載の半導体装置。 - 【請求項４】回路素子が設けられた半導体基板と、 前記半導体基板上に設けられ、凹部を有する絶縁層と、 前記絶縁層中の凹部に設けられ、それぞれ同一の幅、長
さ、及び厚さを有し、かつ、下層から上層へ順にその抵
抗値が低いＮ層の導電線層（Ｎは２以上の整数）とを有
することを特徴とする半導体装置。 - 【請求項５】前記Ｎ層の導電線層から水平方向に離間し
て、前記絶縁膜中の凹部に設けられ、それぞれ同一の
幅、長さ、及び厚さを有し、かつ、下層から上層へ順に
その抵抗値が低いＭ層の導電線層（Ｍは２以上の整数で
あって、Ｎと異なる整数）をさらに有することを特徴と
する請求項４記載の半導体装置。 - 【請求項６】回路素子が設けられた半導体基板と、 前記半導体基板上に設けられ、凹部を有する絶縁層と、 前記絶縁層中の凹部に設けられ、抵抗値が互いに異なる
Ｋ層（Ｋは２以上の整数）のヒューズ層が積層された第
１ヒューズと、 前記第１ヒューズからは水平方向に離間して、前記絶縁
層中の凹部に設けられ、端部では前記第１ヒューズと同
じ積層構造を有し、端部以外では前記第１ヒューズの最
上部層からＬ番目のヒューズ層（Ｌは１以上かつ、Ｋ以
下の整数）までが除去された第２ヒューズとを備えるこ
とを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061443A JP4079600B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001061443A JP4079600B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002261166A true JP2002261166A (ja) | 2002-09-13 |
| JP4079600B2 JP4079600B2 (ja) | 2008-04-23 |
Family
ID=18920736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001061443A Expired - Fee Related JP4079600B2 (ja) | 2001-03-06 | 2001-03-06 | 半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP4079600B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156623A (ja) * | 2004-11-29 | 2006-06-15 | Yamaha Corp | 半導体装置及びその製造方法 |
| JP2006253353A (ja) * | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
| JP2012033722A (ja) * | 2010-07-30 | 2012-02-16 | Sony Corp | 半導体装置及びその駆動方法 |
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|---|---|---|---|---|
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| JP3485110B2 (ja) * | 2001-07-25 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置 |
| JP2005093579A (ja) * | 2003-09-16 | 2005-04-07 | Toshiba Corp | 半導体装置 |
| JP4741907B2 (ja) * | 2005-09-05 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR101043841B1 (ko) * | 2008-10-14 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈 |
| US9059174B2 (en) * | 2008-11-05 | 2015-06-16 | Stmicroelectronics, Inc. | Method to reduce metal fuse thickness without extra mask |
| KR20110002707A (ko) * | 2009-07-02 | 2011-01-10 | 주식회사 하이닉스반도체 | 반도체 장치의 퓨즈 및 그 제조방법 |
| TWI447738B (zh) * | 2010-10-01 | 2014-08-01 | Vanguard Int Semiconduct Corp | 多晶矽熔絲燒錄系統 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5708291A (en) | 1995-09-29 | 1998-01-13 | Intel Corporation | Silicide agglomeration fuse device |
| JP4390297B2 (ja) * | 1998-06-19 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5949323A (en) * | 1998-06-30 | 1999-09-07 | Clear Logic, Inc. | Non-uniform width configurable fuse structure |
| JP2000340757A (ja) | 1999-05-28 | 2000-12-08 | Matsushita Electric Ind Co Ltd | メモリセル |
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2001
- 2001-03-06 JP JP2001061443A patent/JP4079600B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-06 US US10/093,786 patent/US6731005B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156623A (ja) * | 2004-11-29 | 2006-06-15 | Yamaha Corp | 半導体装置及びその製造方法 |
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| JP2006253353A (ja) * | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
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| US6731005B2 (en) | 2004-05-04 |
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