JP2009064892A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2009064892A JP2009064892A JP2007230269A JP2007230269A JP2009064892A JP 2009064892 A JP2009064892 A JP 2009064892A JP 2007230269 A JP2007230269 A JP 2007230269A JP 2007230269 A JP2007230269 A JP 2007230269A JP 2009064892 A JP2009064892 A JP 2009064892A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- fuse
- conductive film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】正常な切断を実現できるレーザー光照射条件範囲を、従来のヒューズ層に比べて拡大することができるヒューズ層を有する半導体装置およびその製造方法を提供する。
【解決手段】下地絶縁層1上に、通常回路に使用される配線層2とレーザー光照射によって切断されるヒューズ層3とが最上位の配線層として形成される。配線層2は、下層から順に、高融点金属を含有する下層膜2a、高融点金属を含有しない金属膜2b、高融点金属を含有する上層膜層2cを積層した3層構造を有し、ヒューズ層3の切断部35は、下層から順に、金属膜2b、上層膜2cを積層した2層構造を有している。なお、切断部35を除くヒューズ層3は、配線層2と同一の3層構造とすることもできる。
【選択図】図1
【解決手段】下地絶縁層1上に、通常回路に使用される配線層2とレーザー光照射によって切断されるヒューズ層3とが最上位の配線層として形成される。配線層2は、下層から順に、高融点金属を含有する下層膜2a、高融点金属を含有しない金属膜2b、高融点金属を含有する上層膜層2cを積層した3層構造を有し、ヒューズ層3の切断部35は、下層から順に、金属膜2b、上層膜2cを積層した2層構造を有している。なお、切断部35を除くヒューズ層3は、配線層2と同一の3層構造とすることもできる。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、回路構成変更のために、レーザー光で切断されるヒューズを備えた半導体装置およびその製造方法に関する。
メモリセルを備える半導体集積回路装置(以下、半導体装置という。)は、メモリセルアレイ中に1個の欠陥メモリセルが存在すると、半導体装置全体が使用できなくなる。このような半導体装置を救済するため、メモリセルを備える半導体装置は、冗長メモリセル(冗長回路)を備えている。冗長メモリセルは、欠陥メモリセルと回路上で置換可能に構成されている。
欠陥メモリセルから冗長メモリセルへの切り替えは、アドレス切り替え回路中のヒューズ層にレーザー光を照射し、所定のヒューズ層を切断することによって行われる。以下、特許文献1に掲載されている技術を、図9を参照して説明する。図9は、冗長メモリセルを有する半導体装置の一例である、DRAM(Dynamic Random Access Memory)の概略構成を示す模式図である。
図9に示すように、DRAMを構成するメモリセルアレイ110では、ロウデコーダ101からワードドライバ102を介してワード線WLが行方向に延びている。また、コラムデコーダ103からビット線BLが列方向に延びている。これらのワード線WLとビット線BLは互いに交差する状態で配置されている。メモリセルMCは、ワード線WLとビット線BLとの各交点に設けられる。
ワード線WLの外側には、スペアデコーダ104からスペアワードドライバ105を介してスペアワード線SWLが行方向に延びている。スペアワード線SWLと各ビット線BLとの各交点にはスペアメモリセルSMCが設けられている。このスペアメモリセルSMC、スペアデコーダ104およびスペアワードドライバ105が冗長回路を構成している。スペアデコーダ104には、不良アドレス比較回路106が接続されており、この不良アドレス比較回路106内にヒューズ層が形成されている。このヒューズ層を選択的に切断することにより欠陥メモリセルを含むメモリ回路(ここでは、同一のワード線により連結されたメモリセル群)から、冗長回路への切り替えが行われる。なお、不良アドレス比較回路106には、ロウアドレスが入力される。
図10は、上記のような構成を有するDRAMのヒューズ層およびその近傍の構造を示す断面図である。DRAMは、各種回路素子、メモリ素子およびこれらの素子を互いに接続する配線を備えている。この配線は、通常、多層構造配線として構成されている。上述したように、ヒューズ層はレーザー光を照射することにより切断される。このようなヒューズ層の切断を容易にするため、ヒューズ層は、通常、最上位の配線層として形成される。図10では、最上位の配線層(ヒューズ層を含む)の下層に形成された層間絶縁膜(以下、下地絶縁層という)より上層の構造を示している。なお、下地絶縁層の下層には、種々の回路素子や配線が形成されている。
図10に示すように、下地絶縁層1上には、最上位の配線層が形成されている。最上位の配線層には、半導体装置の内部回路や半導体装置の外部接続用のパッドを構成する配線層2、冗長救済に使用するヒューズ層13などが含まれる。なお、下地絶縁層1はシリコン酸化膜等からなり、下層の各種回路素子、配線およびメモリ素子等と最上位の配線層とを電気的に分離している。配線層2およびヒューズ層13は、最上位の配線層を形成する加工工程において同時に形成される。このため、図10に示すように、配線層2とヒューズ層13とは、同一の積層構造を有している。
最上位の配線層である配線層2およびヒューズ層13は、それぞれ下層より順に窒化物膜21、金属膜22、窒化物膜23が積層された構造を有している。金属膜22が配線層を構成する主要部である。窒化物膜21は金属膜22を流れる電子流または、製品の検査時、使用時等に配線層に電流が流れたときに発生する熱応力による金属膜22の断線を防止する機能を有している。窒化物膜23はフォトリソグラフィ法によりヒューズ層13を加工する際の加工精度向上(金属膜による露光光の反射防止)の機能を有している。
また、最上位配線層(配線層2、ヒューズ層13)は、最上位配線層に属する各配線の間を完全に充填する絶縁層4で被覆されている。さらに、外部から侵入する水分や汚染物などから最上位の配線層を保護するため、シリコン酸化膜やシリコン窒化膜などからなる最終保護膜5で被覆されている。
このような構造を有するヒューズ層13の切断は、上述のように、レーザー光が使用される。このレーザー光照射によるヒューズ切断を容易にするため、ヒューズ層13上の、絶縁層4および最終保護膜5は選択的に除去されている。例えば、ヒューズ層13上の最終保護膜5に開口部6が形成され、ヒューズ層13上に薄い絶縁層4が残った構造またはヒューズ層13が露出した構造が採用されている。
以下、レーザー光によってヒューズ層が切断される原理について説明する。レーザー光がヒューズ層に照射されると、レーザー光がヒューズ層に吸収され、ヒューズ層が加熱される。その結果、ヒューズ層は溶解、気化されて切断され、ヒューズ層上に位置する絶縁層はその過程で吹き飛ばされる。ヒューズ層が切断されると、アドレス切り替え回路(図9参照)が欠陥メモリセルをスペアメモリセルSMCへ切り替える。この結果、不良メモリチップが正常動作可能なメモリチップになり、半導体装置が救済される。
以上のようなヒューズ層の切断を行う場合、レーザー光の照射条件を適切に設定する必要がある。例えば、レーザー光のエネルギーが小さい場合やレーザー光のビーム径が小さい場合、ヒューズ層を正常に切断することができない。ヒューズ層が切断されなかった場合、ヒューズ層の両端に連結されている回路は、電気的に接続されたままの状態(ショート)になり、スペアメモリセルSMCへの切り替えができない。
逆に、レーザー光のエネルギーが大きい場合やレーザー光のビーム径が大きい場合、切断すべきヒューズ層だけでなく、当該ヒューズ層と隣り合うヒューズ層にダメージを与えてしまう。ここで、ダメージとは、切断や、一部溶解による高抵抗化等である。この場合も、隣り合うヒューズ層に発生したダメージにより正常なアドレス切り替えを行うことができなくなる。
また、レーザー光の適切な照射条件は、ヒューズ層上に形成されている絶縁層の膜厚に依存して大きく変動する。したがって、ヒューズ層を安定して切断するためには、レーザー光のエネルギーおよびビーム径をヒューズ層上の絶縁層の膜厚に応じて適切に設定することだけでなく、レーザー光のエネルギーのバラツキ、ビーム径のバラツキおよびヒューズ層上の絶縁層膜厚のバラツキを抑制することが重要になる。以下の特許文献2〜4は、安定したヒューズ層の切断に関する技術を開示している。
特許文献2は、配線幅方向で複数列に設けられたヒューズ層を直列接続した構造を開示している。これにより、レーザー光のエネルギー、ビーム径のバラツキ、レーザー光のアライメントずれ等が生じた場合にもヒューズ層を確実に切断することができるとされている。
特許文献3は、複数並列に密集して形成されたヒューズ層において、ヒューズ層周辺に島状の領域(ヒューズ層と同じ材質で構成)を複数形成した構造を開示している。本構成では、レーザー光照射時にヒューズ層周辺の島状領域の飛び散った痕跡をモニターすることにより、レーザー光照射装置のバラツキを低減し、安定して稼動させることができるとされている。
特許文献4は、配線方向に交差する方向の両端部の位置が高く、かつ中央に向かって低くなるような形状としたヒューズ層を開示している。このヒューズ層上面の湾曲形状により、レーザー光照射時にヒューズ層のエネルギー吸収率を増加させることができるとともに、エネルギーの分散を抑制でき、切断すべきヒューズ層の確実な切断と隣り合うヒューズ層へのダメージを抑制できるとされている。
また、上記特許文献1は、複数並列に密集して形成されるヒューズ層において、両端のヒューズ層の外側にダミーヒューズ層を形成する構成を開示している。本構成によれば、ヒューズ層の配線パターン転写時に配線密度が粗い面に生じる配線パターンの断面形状の変形を防止でき、レーザー光照射時に、全ヒューズ層を安定して切断できるとされている。
特開2000−12691号公報
特開平4−363049号公報
特開平2−302059号公報
特開2000−340663号公報
DRAM、SRAM(Static Random Access Memory)、Flashメモリ、FeRAM(Ferroelectric Random Access Memory)など、メモリセルアレイを有する半導体装置の高集積化により、ヒューズ層を有する冗長回路が多用されている。それに伴い、複数のヒューズ層が密集して形成されることが多くなっている。すなわち、複数のヒューズ層が微細な間隔で配列されるようになっている。
図11は、微細な間隔で配置された従来のヒューズ層が切断される様子を示す平面図であり、図12は、図11のA−A線における要部断面図である。なお、図12では、下地絶縁膜1よりも上方の断面構造のみを示している。
上述のように、冗長救済を行うために使用するヒューズ層13の切断は、レーザー光照射により行われる。ヒューズ層13を切断する場合、図11および図12に示すように、切断対象のヒューズ層131にレーザー光7が照射される。このとき、レーザー光7はヒューズ層131に吸収される。これにより、切断対象のヒューズ層131は加熱されて、溶解、気化し、絶縁層4を押し上げて吹き飛ばす。その結果、図11および図12に示すようなヒューズ切断痕8が形成される。そして、切断対象のヒューズ層131は完全に蒸発し、切断される。
しかしながら、レーザー光7より発せられた熱エネルギー9は切断対象のヒューズ層131のみではなく、ヒューズ層131の周辺にも拡散する。この結果、切断対象のヒューズ層131と隣り合うヒューズ層132(以下、隣接ヒューズ層132という。)にも熱エネルギー9が付与されて隣接ヒューズ層132が加熱される。このとき、熱エネルギー9が大きいと、隣接ヒューズ層132が溶解し、ダメージ10が発生する。半導体装置の微細化が進行すると、並列されたヒューズ層13の間隔が小さくなるため、隣接ヒューズ層132にダメージ10が発生しやすくなる。このような隣接ヒューズ層132へのダメージの発生を防止するには、レーザー光7のエネルギーを小さくしたり、ビーム径を小さくしたりする必要がある。
図13は、レーザー光7のエネルギーおよびビーム径を図11および図12に示した場合よりも小さくしたときのヒューズ層の様子を示す平面図であり、図14は、図13のB−B線における要部断面図である。図13および図14に示すように、レーザー光7のエネルギーを小さくしたり、ビーム径を小さくしたりすると、切断対象のヒューズ層131の溶解、気化が正常に行われず、ヒューズ層131の一部が金属残渣11として残留する。したがって、切断対象のヒューズ層131を安定して切断することが困難になる。
以上のように、半導体装置の微細化に伴って、レーザー光のエネルギーやビーム径を大きくすると隣接ヒューズ層へのダメージが発生し、レーザー光のエネルギーやビーム径を小さくすると切断対象ヒューズ層が切断できなくなる。このような、相反する不具合により、隣接間隔が小さいヒューズ層の配列においては、ヒューズ層を安定して切断できるエネルギーやビーム径の条件範囲は縮小される。また、ヒューズ層に対するレーザー光のアライメントずれ、レーザー光のエネルギーやビーム径の精度誤差等を考慮すると、ヒューズ層を安定して切断できるエネルギーやビーム径の条件範囲はさらに縮小される。この結果、半導体装置の微細化に伴って、ヒューズ層の安定した切断が困難になり、半導体装置の製造歩留りが低下するという問題が発生している。ヒューズ層の配置間隔を広げることにより、半導体装置の製造歩留り低下を防止できるが、この場合は、ヒューズ層の占有面積が大きくなるという問題が発生する。
図15は、下層から、チタン(Ti)膜、窒化チタン(TiN)膜、銅含有アルミニウム(AlCu)膜、およびTiN膜が順に積層された線幅が500nmのヒューズ層の切断可能範囲を示す模式図である。ヒューズ層を構成する各膜の膜厚は、下層から順に、40nm、23nm、600nm、35nmである。ここでは、ヒューズ層上に、HDP−NSG(High Density Plasma - Non Doped Silicon Glass)からなる絶縁層が設けられている。図15において、縦軸はレーザー光のエネルギーであり、横軸はレーザー光のビーム径である。また、図15(a)と図15(b)とではヒューズ層上の絶縁層の膜厚が異なっており、図15(b)よりも図15(a)の方が、絶縁膜の膜厚が小さくなっている。
図15(a)および図15(b)に示すようにレーザー光のエネルギーやビーム径を小さくすると、切断対象のヒューズ層の切断不良が発生する(領域X)。また、レーザー光のエネルギーやビーム径を大きくすると、隣接ヒューズ層にダメージが発生する(領域Y)。そのため、隣接ヒューズ層へダメージを与えることなく切断対象のヒューズ層を正常に切断できるレーザー光照射条件(領域G)の範囲は狭くなっている。さらに、ヒューズ層上の絶縁層の膜厚がバラツキにより大きくなった場合、レーザー光の照射によりヒューズ層を溶解、気化させ、絶縁層を吹き飛ばすのに必要なエネルギーは、絶縁層の膜厚が薄い場合に比べ大きくなる。このため、図15(b)に示すように、切断対象のヒューズ層を正常に切断できるレーザー光照射条件の範囲は、図15(a)の場合に比べてさらに狭くなる。
本発明は上記事情を考慮してなされたものであり、正常な切断を実現できるレーザー光照射条件範囲を、従来のヒューズ層に比べて拡大することができるヒューズ層を有する半導体装置およびその製造方法を提供することを目的としている。
上記目的を達成するため、本発明は、以下の手段を採用している。まず、本発明は、半導体基板上の絶縁膜上に、前記半導体基板に形成された回路の構成を変更するために切断される線状のヒューズ層を備える半導体装置を前提としている。そして、本発明は、複数のヒューズ層が、絶縁膜上に、互いに隣接して平行に配列されるとともに、少なくともヒューズ層の切断部が、下層から順に、高融点金属を含有しない第1の導電膜と、高融点金属を含む第2の導電膜とを積層した積層膜からなる。高融点金属とは、例えば、チタン、タンタル、タングステン等である。
本構成によれば、高融点金属を含むバリアメタルを最下層に備える従来のヒューズ構造に比べて、容易にヒューズ層を切断することができる。このため、例えば、ヒューズ層をレーザー光照射により切断する際に、照射するレーザー光のエネルギーやビーム径を従来に比べて小さくした場合であっても安定してヒューズ層を切断することができる。したがって、切断対象のヒューズ層と隣り合うヒューズ層に到達する熱エネルギーを低減することができ、切断対象のヒューズ層と隣り合うヒューズ層にダメージが発生することを抑制できる。
また、上記構成において、ヒューズ層と同一レベルの配線層は、下層から順に、高融点金属を含有する第3の導電膜と、上記第1の導電膜と、上記第2の導電膜とを積層した積層膜により構成することができる。この場合、上記切断部を除くヒューズ層が、下層から順に、上記第3の導電膜と、上記第1の導電膜と、上記第2の導電膜とを積層した積層膜により構成されることが好ましい。
なお、上記ヒューズ層の線幅は、切断の際に照射されるレーザー光のビーム径の1/5以下の有限値であり、かつ互いに隣接するヒューズ層の間隔が、前記レーザー光のビーム径よりも小さいことが好ましい。
一方、他の観点では、本発明は、半導体基板上の絶縁膜上に、前記半導体基板に形成された回路の構成を変更するために切断される線状のヒューズ層を備える半導体装置の製造方法を提供することができる。すなわち、本発明に係る半導体装置の製造方法では、まず、絶縁膜上に、高融点金属膜、高融点金属の窒化物膜またはそれらの積層膜からなる下層導電膜が形成される。次いで、下層導電膜に開口部が形成される。当該開口部が形成された下層導電膜上には、上層導体膜が形成される。当該上層導電膜上に、少なくとも一部が上記開口部上に配置された線状のパターンを含むマスクパターンが形成される。そして、当該マスクパターンをマスクとしたエッチングにより、上記上層導体膜および下層導体膜を除去し、上層導電膜のみからなる切断部を備える線状のヒューズ層が形成される。
上記線状のパターンは、上記開口部を横断する状態で配置し、切断部を除く線状のヒューズ層が、下層から順に、下層導電膜と上層導電膜とを積層した積層膜により構成してもよい。上層導電膜は、下層から順に、高融点金属を含有しない導電膜と、高融点金属を含む導電膜とを積層した積層膜とすることができる。
本発明によれば、容易にヒューズ層を溶解することができる。このため、ヒューズ層切断の際に照射するレーザー光のエネルギーやビーム径を従来に比べて小さくすることができる。その結果、隣り合うヒューズ層にダメージが付与されることを抑制でき、ヒューズ層を安定して切断することが可能となる。また、隣り合うヒューズ層へのダメージを抑制できるのでヒューズ層間隔を従来構造より縮小してヒューズ層の占有面積を縮小することもできる。
以下、本発明の実施の形態を図面を参照しながら説明する。図1は本発明の一実施形態に係る半導体装置のヒューズ層およびその近傍の構造を示す要部断面図である。図1では、最上位の配線層の下層に形成された下地絶縁層1より上層の構造のみを示している。
図1に示すように、本実施形態の半導体装置では、ヒューズ層3は、下地絶縁層1上に形成される最上位の配線層に属している。下地絶縁層1は、例えば、シリコン酸化膜等からなり、下層の各種回路素子、配線およびメモリ素子等から最上位の配線層を絶縁している。下地絶縁層1上には、ヒューズ層3のほか、半導体装置の内部回路や外部接続用のパッドなどを構成する配線層2が最上位の配線層として形成されている。配線層2およびヒューズ層3は、配線層間を完全に充填する絶縁層4により被覆されている。また、絶縁層4上には、外部から侵入する水分、汚染物などから配線層2やヒューズ層3を保護するためのシリコン酸化膜またはシリコン窒化膜などからなる最終保護膜5が形成されている。また、本実施形態では、レーザー光によるヒューズ層3の切断を容易にするため、複数のヒューズ層3が平行に配置されたヒューズ形成領域上の最終保護膜5に開口部6が形成されるとともに絶縁層4が薄化されている。すなわち、ヒューズ層3が薄い絶縁層4のみに被覆された構造になっている。
配線層2は、下層膜2a、金属膜2bおよび上層膜2cが順に積層された構造を有している。下層膜2aは、高融点金属膜、高融点金属の窒化物膜またはこれらの積層膜から構成される。また、金属膜2bは、高融点金属を含有しない導電膜であり、例えば、アルミニウムまたはアルミニウムを主成分とする膜等から構成される。上層膜2cは、高融点金属膜、高融点金属の窒化物膜またはこれらの積層膜から構成される。なお、下層膜2aは、配線として使用する金属膜2bを流れる電子流または半導体装置動作時の発熱などによる熱応力による金属膜2bの断線を防止する機能を有している。また、上層膜2cは、フォトリソグラフィ法によりヒューズ層3を加工する際の加工精度向上(金属膜による露光光の反射防止)の機能を有している。
また、本実施形態では、ヒューズ層3の、切断時にレーザーが照射される部分35(以下、切断部35という。)が、配線層2とは異なる積層構造を有している。すなわち、ヒューズ層3の切断部は、金属膜2bおよび上層膜2cが順に積層された構造を有している。このように、ヒューズ層3の切断部35を、高融点金属を含む下層膜を最下層に備えない2層構造にすることにより、従来のヒューズ層13(図10参照)に比べて、ヒューズ層3を容易に溶解することができる。
図1に示す配線層2およびヒューズ層3は、例えば、以下の手順で形成することができる。図2および図4は、本実施形態の半導体装置の最上位の配線層の製造過程を示す工程断面図である。また、図3および図5は、図2および図4に示す各断面図に対応する平面図である。なお、図3(a)〜図3(d)に示すC―C線における断面が図2(a)〜図2(d)のそれぞれに対応する。また、図5(a)〜図5(c)に示すC―C線における断面が図4(a)〜図4(c)のそれぞれに対応する。
図2(a)および図3(a)に示すように、層間絶縁膜1上に、まず、下層膜2aが形成される。上述のように、下層膜2aは、高融点金属膜、高融点金属の窒化物膜またはこれらの積層膜から構成することができる。ここでは、下層膜2aは、膜厚が40nmのTi膜および膜厚が23nmのTiN膜を下層から順に積層した構造を有している。なお、下地絶縁層1の下層には、公知の手法により、他の配線層やトランジスタなどの回路素子やメモリ素子が形成された半導体基板が存在するが、本発明には直接関与するものではないためここでの説明は省略する。
次に、図2(b)および図3(b)に示すように、下層膜2a上に、矩形状の開口部12が形成される。開口部12は、下層膜2a上に、フォトリソグラフィ法などにより開口部12の形成領域上に開口を有するレジストパターン等からなるマスクパターンを形成し、当該マスクパターンをマスクとして下層膜2aを選択エッチングすることで形成することができる。開口部12は、複数のヒューズ層が形成される領域内で、各ヒューズ層の切断部となる位置に形成される。したがって、下層膜2aを除去する範囲は、ヒューズ層を切断する場合にレーザー光が照射される箇所のみであり、ヒューズ層の配線長に比べて十分に小さくなっている。なお、本実施形態では、以降の工程で、図3(b)に示す開口部12の短辺方向に沿って複数のヒューズ層が平行に形成される。ここでは、開口部12の短手方向の長さを、ヒューズ層切断時に照射されるレーザー光のビーム径と同程度にしている。具体的には、開口部12の寸法は、複数並列されるヒューズ層に対して、平行な方向(開口部12の短辺方向)の長さが5.0μmであり、直交する方向(開口部12の長辺方向)の長さは、以降の工程で形成される複数のヒューズ層の全部が含まれるように形成している。また、図3(b)では、複数のヒューズ層が形成される領域に1つの開口部12を形成しているが、開口部12はヒューズ層の配置に応じて複数設けられてもよい。
続いて、図2(c)および図3(c)に示すように開口部12が形成された下層膜2a上に、金属膜2bおよび上層膜2cが順に堆積される。ここでは、金属膜2bとして膜厚が600nmのAlCu膜を堆積し、上層膜2cとして膜厚が35nmのTiN膜を堆積している。そして、図2(d)および図3(d)に示すように、半導体装置の内部回路の配線や外部に電気的信号を取り出すためのパッドとなる配線層2およびヒューズ層3のパターンが、公知のフォトリソグラフィ技術およびエッチング技術を適用することにより形成される。
以上のようにして形成された配線層2は、図2(d)に示すように、下層膜2a、金属膜2b、上層膜2cが下層から順に積層された3層構造を有している。また、図2(d)および図3(d)に示すように、ヒューズ層3の切断部35は、金属膜2bおよび上層膜2cが積層された2層構造を有し、切断部35以外のヒューズ層は、配線層2と同一の3層構造を有している。なお、ヒューズ層3の線幅は、切断の際に照射されるレーザー光のビーム径の1/5以下の有限値であり、かつ互いに隣接するヒューズ層の間隔が、当該レーザー光のビーム径よりも小さいことが好ましい。本実施形態では、各ヒューズ層3(切断部35を含む)の線幅は0.5μmであり、平行に配置された各ヒューズ層間のスペースは6.0μmである。
次に、図4(a)および図5(a)に示すように、最上位の配線層(配線層2、ヒューズ層3)を被覆する絶縁層4を形成する。絶縁層4は平坦性がよく少なくとも最上位の配線層間を隙間なく完全に充填するのに十分な厚さに形成される。具体的には絶縁層4は高密度プラズマによって形成されるHDP−NSG膜である。このようなHDPプロセスは高アスペクト比ギャップを充填できる優れたギャップ充填性を有し、絶縁膜4上に後続の層を平滑に堆積することができる。絶縁層4の膜厚は最上位の配線層間を完全に埋め込める十分な膜厚である1000nmとている。なお、絶縁層4は、プラズマSiN膜あってもよい。
続いて、図4(b)および図5(b)に示すように、絶縁層4の上に絶縁層4よりも優れた耐湿性を有する最終保護膜5が形成される。最終保護膜5は外部からの水分または不純物などの浸透に対して耐性がある必要がある。具体的に最終保護膜5はプラズマSiN膜であり、膜厚は例えば、600nmである。
最終保護層5の成膜が完了した後、図4(c)および図5(c)に示すように、ヒューズ層3の切断部35を含む領域の上方に存在する絶縁膜(ここでは絶縁層4と最終保護膜5)が最終保護膜5の表面から所定深さにわたって除去され、開口部6が形成される。開口部6の範囲は、ヒューズ層3の切断部35形成のために開口した開口部12の範囲と等しい、またはヒューズ層3の両端部のみが最終保護膜5で被覆される状態に形成することが望ましい。ここでは、図5(c)に示すように、ヒューズ3の切断部35上の絶縁膜を確実に薄化できるように、切断部35の両端に位置する、配線層2と同一の3層構造で形成されたヒューズ層3上に開口部6の端部を配置している。
なお、開口部6の形成には公知のエッチング技術を使用すればよい。例えば、最終保護膜5上に、開口部6の形成領域に開口を有するレジストパターンを形成し、当該レジストパターンをマスクとして、絶縁膜に応じたエッチングガス(例えば、CF4ガスやハロゲンガス)を用いて最終保護膜5および絶縁層4を順にドライエッチングする。
また、本実施形態では、絶縁層4の一部を被覆膜としてヒューズ層3上に残留させている。残留させる被覆膜の膜厚は150nm程度である。このように、ヒューズ層3の切断部35上の絶縁層4を薄化することにより、レーザー光照射の際、ヒューズ層3の溶解、さらには絶縁層4の押し上げが容易になり、ヒューズ層3を切断可能なレーザー光照射条件範囲を、レーザー光照射エネルギーおよびレーザー光のビーム径が小さい領域にまで拡大させることができる。なお、切断部35上の絶縁膜4を完全に除去し、ヒューズ層3の表面を露出させてもよい。
図4および図5には図示していないが、開口部6が形成された後、配線層2として形成された外部接続用のパッド上に開口が形成され、半導体装置が完成する。その後、パッドを介して半導体装置の電気特性の検査が行われ、検査の結果に基づいてヒューズ層3の切断の要、不要が判定される。
続いて、レーザー光照射によるヒューズ切断について説明する。図6および図7は、本実施形態における半導体装置のヒューズ層3の切断の様子を示す図である。図6はヒューズ切断部の平面図であり、図7は、図6に示すD−D線における要部断面図である。図6および図7に示すように、本実施形態の半導体装置のヒューズ層3は半導体装置の内部回路で使用されている配線層2と異なり、切断部35が下層に高融点金属を含む下層膜2aを有していない。そのため、レーザー光7を照射してヒューズ層3の切断部35を完全に溶解、蒸発させるのに必要なエネルギーおよびビーム径が、図10に示した従来のヒューズ層13に比べて小さくなる。すなわち、レーザー光のエネルギーやビーム径を従来に比べてより小さくした場合でも、ヒューズ切断痕8に金属残渣が残留しない。したがって、切断対象のヒューズ31にレーザー光を照射した場合でも、隣接ヒューズ層32にダメージを与えることなく安定してヒューズ層31を切断することが可能になる。なお、レーザー光7のビーム径は、切断部35の線幅の約5倍以上、かつ隣り合うヒューズ層との間隔より小さくするのが適切であり、ここでは、ヒューズ幅の5倍以上かつ10倍以下の値に設定している。
本実施形態によれば、隣接ヒューズ層32にダメージが付与されることを防止できるため、ヒューズ層間の間隔を従来構造に比べて縮小することができる。その結果、半導体装置に占める冗長部の面積縮小、微細化も可能となる。
図8は、異常のようにして形成したヒューズ層を切断可能なレーザー光照射条件範囲を示す模式図である。図8において、縦軸がレーザー光のエネルギーであり、横軸がレーザー光のビーム径である。また、図8(a)と図8(b)とではヒューズ層上の絶縁層の膜厚が異なっており、図8(b)よりも図8(a)の方が、絶縁膜の膜厚が小さくなっている。図8(a)および図8(b)に示すように、本実施形態の構成では、正常にヒューズ層を切断可能なレーザー照射条件範囲(領域G)が、従来(図15参照)に比べて大きくなっていることが理解できる。すなわち、本実施形態によれば、レーザー光のエネルギーやビーム径を従来に比べて小さくしても、正常にヒューズ層を切断することができる。また、図8(b)に示すように、ヒューズ層3上の絶縁膜の膜厚が大きくなった場合でも、正常にヒューズ層を切断できるレーザー照射条件範囲が大きくなっていることが理解できる。なお、本実施形態のヒューズ層3を切断する際に照射するレーザー光のエネルギーは、例えば、エネルギー密度0.03〜0.07μJ/μm2であり、ビーム径は2.0〜5.0μmである。
以上のように、本実施形態によれば、従来、ヒューズ層の最下層に形成されており、ヒューズ層の主要部である金属膜よりも高融点である高融点金属を含む下層膜が、ヒューズ層の切断部に存在しないため、従来に比べて、容易にヒューズ層を溶解することができる。そのため、切断対象のヒューズ層へのレーザー光のエネルギーとビーム径を従来に比べて小さくすることができる。これにより、ヒューズ層を安定して切断することができる。また、レーザー光のエネルギーとビーム径を従来に比べて小さくすることができるため、隣接ヒューズ層へのダメージが付与されることを防止できる。そのため、ヒューズ層とヒューズ層との間隔を縮小することができ、その結果、ヒューズ層形成領域の面積縮小、微細化が可能となる。
以上説明したように、本発明によれば、容易にヒューズ層を溶解することができる。このため、ヒューズ層切断の際に照射するレーザー光のエネルギーやビーム径を従来に比べて小さくすることができる。その結果、隣り合うヒューズ層にダメージが付与されることを抑制でき、ヒューズ層を安定して切断することが可能となる。また、隣り合うヒューズ層へのダメージを抑制できるのでヒューズ層間隔を従来構造より縮小してヒューズ層の占有面積を縮小することができる。
本発明は、以上で説明した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。例えば、本発明は、上記構造に限らず、他のヒューズ層を有するあらゆる半導体装置に適用することが可能である。また、本明細書内で論じた材料および製造方法は、様々な等価な材料およびプロセスで代用することができる。例えば、上記では、高融点金属をチタンとしたが、タンタルやタングステンを使用することもできる。
本発明は、安定したヒューズ切断を可能にすることができ、ヒューズを有するDRAM、SRAM、Flashメモリ、FeRAMなどの半導体装置およびその製造方法として有用である。
1 下地絶縁層
2 配線層
2a 下層膜
2b 金属膜
2c 上層膜
3 ヒューズ層
31 切断対象のヒューズ層
32 隣接ヒューズ層
4 絶縁層
5 最終保護膜
6 開口部
7 レーザー光
8 ヒューズ切断痕
9 熱エネルギー
10 ダメージ
11 金属残渣
12 開口部
2 配線層
2a 下層膜
2b 金属膜
2c 上層膜
3 ヒューズ層
31 切断対象のヒューズ層
32 隣接ヒューズ層
4 絶縁層
5 最終保護膜
6 開口部
7 レーザー光
8 ヒューズ切断痕
9 熱エネルギー
10 ダメージ
11 金属残渣
12 開口部
Claims (11)
- 半導体基板上の絶縁膜上に、前記半導体基板に形成された回路の構成を変更するために切断される線状のヒューズ層を備える半導体装置であって、
複数のヒューズ層が、絶縁膜上に、互いに隣接して平行に配列されるとともに、少なくとも前記ヒューズ層の切断部が、下層から順に、高融点金属を含有しない第1の導電膜と、高融点金属を含む第2の導電膜とを積層した積層膜からなることを特徴とする半導体装置。 - 前記ヒューズ層が、レーザー光照射により切断される請求項1記載の半導体装置。
- 前記ヒューズ層と同一レベルの配線層が、下層から順に、高融点金属を含有する第3の導電膜と、前記第1の導電膜と、前記第2の導電膜とを積層した積層膜からなる請求項1または2記載の半導体装置。
- 前記切断部を除く前記ヒューズ層が、下層から順に、前記第3の導電膜と、前記第1の導電膜と、前記第2の導電膜とを積層した積層膜からなる請求項3記載の半導体装置。
- 前記第1の導電膜がアルミニウムまたはアルミニウムを主成分とする膜であり、前記第2の導電膜が窒化チタンを含む膜である請求項1または2記載の半導体装置。
- 前記第1の導電膜がアルミニウムまたはアルミニウムを主成分とする膜であり、前記第2の導電膜および前記第3の導電膜が窒化チタンを含む膜である請求項3または4記載の半導体装置。
- 前記ヒューズ層の線幅が、前記レーザー光のビーム径の1/5以下の有限値であり、かつ互いに隣接するヒューズ層の間隔が、前記レーザー光のビーム径よりも小さい、請求項2から6のいずれか1項に記載の半導体装置。
- 半導体基板上の絶縁膜上に、前記半導体基板に形成された回路の構成を変更するために切断される線状のヒューズ層を備える半導体装置の製造方法であって、
前記絶縁膜上に、高融点金属膜、高融点金属の窒化物膜またはそれらの積層膜からなる下層導電膜を形成する工程と、
前記下層導電膜に開口部を形成する工程と、
前記開口部が形成された下層導電膜上に上層導体膜を形成する工程と、
前記上層導電膜上に、少なくとも一部が前記開口部上に配置された線状のパターンを含むマスクパターンを形成する工程と、
前記マスクパターンをマスクとしたエッチングにより、前記上層導体膜および前記下層導体膜を除去し、前記上層導電膜のみからなる切断部を備える線状のヒューズ層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記線状のパターンが、前記開口部を横断する状態で配置され、前記切断部を除く前記線状のヒューズ層が、下層から順に、前記下層導電膜と前記上層導電膜とを積層した積層膜からなる請求項8記載の半導体装置の製造方法。
- 前記上層導電膜が、下層から順に、高融点金属を含有しない導電膜と、高融点金属を含む導電膜とを積層した積層膜である請求項8または9記載の半導体装置の製造方法。
- 前記下層導電膜が、下層から順に、チタン膜と窒化チタン膜とを積層した積層膜であり、前記上層導電膜が、下層から順に、アルミニウム膜またはアルミニウムを主成分とする膜と、窒化チタン膜とを積層した積層膜である請求項10記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007230269A JP2009064892A (ja) | 2007-09-05 | 2007-09-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007230269A JP2009064892A (ja) | 2007-09-05 | 2007-09-05 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009064892A true JP2009064892A (ja) | 2009-03-26 |
Family
ID=40559240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007230269A Pending JP2009064892A (ja) | 2007-09-05 | 2007-09-05 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009064892A (ja) |
-
2007
- 2007-09-05 JP JP2007230269A patent/JP2009064892A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005109145A (ja) | 半導体装置 | |
JP2000114382A (ja) | 半導体装置 | |
US8642399B2 (en) | Fuse of semiconductor device and method of forming the same | |
JP3584928B2 (ja) | 半導体装置 | |
JP2009049034A (ja) | 半導体装置 | |
US7928532B2 (en) | Fuse box including a guard ring electrically connected to the fuse pattern and method of forming the same | |
US7863177B2 (en) | Fuse in a semiconductor device and method for fabricating the same | |
JP3551944B2 (ja) | 半導体装置 | |
KR20010037795A (ko) | 퓨즈를 갖는 반도체 소자 및 그 제조방법 | |
JP4921949B2 (ja) | 半導体装置 | |
US7804153B2 (en) | Semiconductor device preventing bridge between fuse pattern and guard ring | |
JP5459941B2 (ja) | 半導体素子のヒューズボックス及びその形成方法 | |
JP2009064892A (ja) | 半導体装置およびその製造方法 | |
JP2007201485A (ja) | 半導体集積回路装置及びその製造方法 | |
JP2009064893A (ja) | 半導体装置 | |
KR100790976B1 (ko) | 레이저 블로잉으로 인한 손상과 크로스 토크를 줄일 수있는 퓨즈 박스 및 그 형성방법 | |
KR100605608B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
JP2009044079A (ja) | 半導体装置、及びその製造方法 | |
KR100578224B1 (ko) | 반도체 메모리 장치의 제조방법 | |
KR101149052B1 (ko) | 반도체 소자의 퓨즈 및 그 형성 방법 | |
JP2003037164A (ja) | 半導体装置 | |
KR101096922B1 (ko) | 반도체 소자의 퓨즈 및 그의 형성 방법 | |
KR100909755B1 (ko) | 반도체소자의 퓨즈 및 그 형성방법 | |
KR100792442B1 (ko) | 퓨즈 패턴을 구비하는 반도체 소자 및 그의 제조방법 | |
KR20110088675A (ko) | 반도체 소자의 퓨즈 및 그의 형성방법 |