JP4921949B2

JP4921949B2 - 半導体装置

Info

Publication number: JP4921949B2
Application number: JP2006338719A
Authority: JP
Inventors: 英敏小池
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-01-20
Filing date: 2006-12-15
Publication date: 2012-04-25
Anticipated expiration: 2026-12-15
Also published as: JP2007221102A; US20070170544A1

Description

本発明は、半導体装置に係り、特にメタルヒューズを有する半導体装置のヒューズ領域下方におけるダミー素子分離領域の配置に関するもので、例えばメモリＬＳＩ、メモリを混載したＬＳＩに使用されるものである。

半導体メモリの高密度化、大容量に伴ってチップ全体が無欠陥であることを要求することは不可能になっており、不良救済回路を内蔵した冗長構成（リダンダンシー：Redundancy）を採用することがメモリＬＳＩおよびメモリを混載したＬＳＩの常識となっている。不良セルに代えてスペアセルを使用するためには、一般的には、テスターによって不良セルの番地を記憶した後、ＣｕやＡｌなどの多層メタル配線層で形成されたヒューズ（Fuse）をレーザー光の照射によって溶断（レーザーブロー）し、不良セルに代えてスペアセルが選択されるようにする。一方、近年のＬＳＩの大容量化に伴う歩留まり低下を避けるため、ヒューズの本数も極めて多く、ヒューズ領域の面積が増大してきている。

ところで、通常、半導体基板の広い素子形成領域内にダミー素子分離領域を配置して、ＣＭＰ（Chemical Mechanical Polishing）によるディッシング（Dishing）を防止するようにしている。ディッシングとは、絶縁層などに対するＣＭＰによってその表面が皿のように削られ、絶縁層などの膜厚が薄くなってしまう現象をいう。

従来は、ヒューズに対するレーザーブロー時における半導体基板の破壊を避けるために、ヒューズ領域の下方に広い素子分離領域を配置している。この結果、素子分離領域形成後のＣＭＰ時に、ヒューズ領域の下方の素子分離領域にディッシングが発生する。このディッシング発生領域上にヒューズ用の多層メタル配線層を形成する際、最下層のメタル配線が充分に平坦化されず、メタル残りが生じ、ヒューズ相互間の短絡（メタルショート）が発生するという問題がある。この問題を回避するために、ヒューズ領域を複数に分割して相互間にダミー素子分離領域を配置すると、チップ面積の増大を招く。

なお、特許文献１には、半導体基板上に、トレンチ型のダミーパターンを有する素子分離領域を形成し、後に行われるサリサイド工程の前に、基板表面のサリサイド化防止用の保護膜でヒューズ素子形成予定領域下のダミーパターンを覆い、その後、ヒューズ素子を形成する点が開示されている。
特開２００４−３１９５６６号公報

本発明は前記した従来の問題点を解決すべくなされたもので、多層メタル配線で複数のメタルヒューズが形成された領域内の下方におけるＣＭＰによるディッシングおよびヒューズブローによるダミー素子分離領域の損傷を防止し、ヒューズメタル相互間の短絡の発生を防止し得る半導体装置を提供することを目的とする。

本発明の半導体装置は、ヒューズ領域を有する半導体基板と、前記半導体基板に形成されたトレンチ型のダミー素子分離領域と、前記ダミー素子分離領域によって囲まれるように前記半導体基板内に形成され、前記ヒューズ領域内での占有率が所定値以上である複数のダミー素子領域と、前記ダミー素子分離領域およびダミー素子領域を含む半導体基板上に層間絶縁膜を介して前記ヒューズ領域内に形成された、多層メタル配線からなる複数のメタルヒューズとを具備し、前記複数のダミー素子領域は、前記複数のメタルヒューズの少なくとも一部のメタルヒューズの下方にのみ形成されていることを特徴とする。

本発明の半導体装置によれば、多層メタル配線で複数のメタルヒューズが形成された領域内の下方におけるＣＭＰによるディッシングおよびヒューズブローによるダミー素子分離領域の損傷を防止し、ヒューズメタル相互間のメタルショートの発生を防止することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、第１の実施形態に係るメタル、例えばＣｕからなる４層配線を有する半導体集積回路（ＬＳＩ）における最上層メタル配線からなるヒューズ領域およびその近傍の平面配置を概略的に示している。ここで、１１はヒューズ領域、１２はメタルヒューズ、１３はヒューズ制御回路配線、１４はメタルヒューズとヒューズ制御回路配線の接続部、１５はヒューズ開口窓である。

図２は、図１のＬＳＩにおける最下層のメタル配線およびコンタクト部のパターンの一例を概略的に示す。ここで、１６はメタル配線、１７は上層メタル配線とのコンタクト部である。

図３は、図１のＬＳＩにおけるメタル配線下方に配置されたトレンチ型のダミー素子分離領域のパターンの一例を概略的に示す。ここで、図中、左下がりの斜線を施した領域はダミー素子分離領域１８である。１９はヒューズ領域１１の周囲の領域においてダミー素子分離領域１８によって囲まれるように形成された複数のダミー素子領域であり、２０はヒューズ領域１１内でダミー素子分離領域１８によって囲まれるように形成された複数のダミー素子領域である。ダミー素子領域１９、２０はそれぞれ、ダミー素子分離領域１８によって囲まれている元の基板表面が露出している領域であり、各ダミー素子領域１９、２０の表面は、製造プロセスの態様によっては、サリサイド化される場合とサリサイド化されない場合がある。

図９は、図１のＬＳＩにおけるヒューズ領域１１に着目し、図１乃至図３中のIX−IX線に沿う断面構造を概略的に示している。なお、本例では、ダミー素子領域２０の表面がサリサイド化されない場合を例示している。ここで、２１は半導体基板（シリコン基板）、１４はメタルヒューズとヒューズ制御回路配線の接続部、２３は表面上に形成されたパッシベーション膜である。１８はヒューズ領域１１の下方の半導体基板２１内に形成されたトレンチ型のダミー素子分離領域である。ダミー素子分離領域１８によって囲まれるように複数のダミー素子領域２０が基板２１内に形成されている。これら複数のダミー素子領域２０は、ヒューズ領域１１における占有率が所定値以上となるように形成されている。また、これら複数のダミー素子領域２０は、複数のメタルヒューズ１２の少なくとも一部のメタルヒューズの下方に形成されている。しかし、複数のダミー素子領域２０は、複数のメタルヒューズ１２の全部のメタルヒューズの下方に形成してもよい。

本例では、図１乃至図３に示したように、複数の各ダミー素子領域２０は対応する上方のメタルヒューズ１２と同じ平面位置で同じ平面形状を有するように形成されている。

図４乃至図９は、図１乃至図３に示したＬＳＩの製造工程について図１乃至図３中のIX−IX線に沿う断面構造を概略的に示している。

まず、図４に示すように、シリコン基板２１にＳＴＩ（Shallow Trench Isolation）技術によりトレンチ型の素子分離領域１８およびダミー素子領域２０を形成し、さらに拡散層やポリシリコンゲート（図示せず）を形成する。

次に、図５に示すように、ＢＰＳＧ膜のような第１層間絶縁膜２２を堆積し、ＣＭＰ法を用いて第１層間絶縁膜２２を平坦化する。その後、フォトリソグラフィ法を用いて層間絶縁膜２２に第１コンタクトホールを開口し、このコンタクトホールに第１のタングステンを埋め込む。さらに、ＳｉＯ₂膜のような第２層間絶縁膜２４を堆積し、フォトリソグラフィ法を用いて第２層間絶縁膜２４に所定の形状の第１配線溝を形成する。その後、第１のＣｕ層２５を全面に堆積し、ＣＭＰ法を用いて第１のＣｕ層２５を平坦化する。そして、Ｃｕ酸化防止およびＣｕ拡散防止のため、薄いＳｉＮのようなバリア膜２６を堆積する。これまでの工程は、Ｃｕ配線のシングルダマシン工程である。

次に、図６に示すように、ＳｉＯ₂膜のような第３層間絶縁膜２７を堆積し、フォトリソグラフィ法を用いて第３層間絶縁膜２７に第２コンタクトホール２８を開口し、さらにフォトリソグラフィ法を用いて第３層間絶縁膜２７に所定の形状の第２配線溝を形成する。その後、第２のＣｕ層２９を全面に堆積し、ＣＭＰ法を用いて第２のＣｕ層２９を平坦化する。そして、Ｃｕ酸化防止およびＣｕ拡散防止のため、薄いＳｉＮ膜のようなバリア膜３０を堆積する。これまでの工程は、Ｃｕ配線のデュアルダマシン工程である。

次に、図７に示すように、ＳｉＯ₂膜のような第４層間絶縁膜３１を堆積し、フォトリソグラフィ法を用いて第４層間絶縁膜３１に第３コンタクトホール３２を開口し、さらにフォトリソグラフィ法を用いて第４層間絶縁膜３１に所定の形状の第３配線溝を形成する。その後、第３のＣｕ層３３を全面に堆積し、ＣＭＰ法を用いて第３のＣｕ層３３を平坦化する。そして、Ｃｕ酸化防止およびＣｕ拡散防止のため、薄いＳｉＮ膜のようなバリア膜３４を堆積する。

次に、図８に示すように、ＳｉＯ₂膜のような第５層間絶縁膜３５を堆積し、フォトリソグラフィ法を用いて第５層間絶縁膜３５に第４コンタクトホール３６を開口し、さらにフォトリソグラフィ法を用いて第５層間絶縁膜３５に所定の形状の第４配線溝を形成する。その後、第４のＣｕ層を全面に堆積し、ＣＭＰ法を用いて第４のＣｕ層を平坦化してメタルヒューズ１２（図示せず）およびメタルヒューズとヒューズ制御回路配線の接続部１４を形成する。そして、Ｃｕ酸化防止およびＣｕ拡散防止のため、薄いＳｉＮ膜のようなバリア膜３７を堆積する。

次に、図９に示すように、ＰＳＧ膜のようなパッシベーション膜２３を堆積し、フォトリソグラフィ法を用いてヒューズ領域上のパッシベーション膜２３をエッチングすることによってヒューズ窓（図示せず）を開口する。

上記実施形態のＬＳＩにおいては、図３に示したように広い素子分離領域にダミー素子分離領域１８を配置していると共に、ヒューズ領域１２の下方にダミー素子領域２０を配置している。この場合、各ダミー素子領域２０は、メタルヒューズ１２とこれに連なるヒューズ制御回路配線接続部１４の下方まで延長して形成されている。

上記構成により、図３に示したように、ダミー素子分離領域１８を形成するために、素子分離絶縁膜を素子分離溝内に埋め込んでＣＭＰを行った際にディッシングが生じない。そのため、図５に示したように、第１層間絶縁膜２２を堆積してＣＭＰ法により平坦化した後、第１のＣｕ層２５を堆積してＣＭＰ法により平坦化した際、第１のＣｕ層２５が充分に平坦化される。したがって、図２に示したように、メタル配線１６相互間にＣｕ残りが生じないので、メタルヒューズ相互間で短絡が発生することはない。

また、メタルヒューズ（図１中１２）の下方で、メタルヒューズと同じ平面位置かつ同じ平面形状にダミー素子領域２０が配置されている。換言すれば、各ダミー素子領域２０は対応する上方のメタルヒューズ１２と同じ平面位置で同じ平面形状を有するように形成されている。これにより、メタルヒューズ１２に対するレーザーブロー時に、レーザー光がメタルヒューズ１２にブロックされてメタルヒューズ下方のダミー素子領域２０の表面に到達することがないので、ダミー素子領域２０の破壊は生じない。したがって、ディッシングを回避するためにヒューズ領域１１を分割して相互間にダミー素子分離領域を配置する必要はなく、チップ面積の増大を招くこともない。

なお、ＣＭＰの際にディッシングが生じないように表面を平坦化するために、ヒューズ領域１１内でダミー素子領域２０が占める面積の合計が、ヒューズ領域１１の面積の２０％以上となるようにする。さらなる平坦化のためには、ヒューズ領域１１内でダミー素子領域２０が占める面積の合計がヒューズ領域１１の面積の２０％以上で、かつ、ヒューズ領域１１内の１００μｍ×１００μｍの方形からなる任意の領域内においてダミー素子領域２０が占める面積が２０００μｍ²以上となるようにする。

＜第２の実施形態＞
図１０は、第２の実施形態に係る４層のメタル配線を有するＬＳＩにおけるメタル配線下方に配置されたトレンチ型のダミー素子分離領域のパターンの一例を概略的に示す。図３の場合と同様に、１５はヒューズ開口窓、１８はダミー素子分離領域、１９はヒューズ領域１１の周囲の領域においてダミー素子分離領域１８によって囲まれるように形成された複数のダミー素子領域、２０はヒューズ領域１１内でダミー素子分離領域１８によって囲まれるように形成された複数のダミー素子領域である。ダミー素子領域１９、２０はそれぞれ、ダミー素子分離領域１８によって囲まれている元の基板表面が露出している領域である。

第２の実施形態では、第１の実施形態と比べて、メタルヒューズとヒューズ制御回路配線の接続部１４の下方にはダミー素子領域２０は形成されておらず、ダミー素子分離領域１８が延長して形成されている点が異なる。通常、ダミー素子領域２０の面積が大きい方が、ディッシングが発生し難くなる。

＜第３の実施形態＞
図１１は、第３の実施形態に係る４層のメタル配線を有するＬＳＩにおけるメタル配線下方に配置されたトレンチ型のダミー素子分離領域のパターンの一例を概略的に示す。図３の場合と同様に、１５はヒューズ開口窓、１８はダミー素子分離領域、１９はヒューズ領域１１の周囲の領域においてダミー素子分離領域１８によって囲まれるように形成された複数のダミー素子領域、２０はヒューズ領域１１内でダミー素子分離領域１８によって囲まれるように形成された複数のダミー素子領域である。ダミー素子領域１９、２０はそれぞれ、ダミー素子分離領域１８によって囲まれている元の基板表面が露出している領域である。

第３の実施形態では、ヒューズ領域１２の下方の各ダミー素子領域２０は、対応する上方のメタルヒューズ１２と同じ平面位置内で当該メタルヒューズ１２よりも小さい平面形状を有する。換言すれば、メタルヒューズ下方でメタルヒューズと同じ平面位置、かつメタルヒューズよりも小さい平面形状にダミー素子領域２０が配置されている。

このようにしても、ダミー素子分離領域１８に対するＣＭＰ時にディッシングが生じないので、図５に示したように第１のＣｕ層２５が充分に平坦化され、Ｃｕ残りが生じない。このため、メタルヒューズ相互間の短絡が起きる問題が回避できる。また、先と同様の理由により、メタルヒューズ１２に対するレーザーブロー時に、メタルヒューズ下方のダミー素子領域２０の破壊は起こらない。したがって、ディッシングを回避するためにヒューズ領域１１を分割して相互間にダミー素子分離領域を配置する必要がなく、チップ面積の増大を招くこともない。

＜第４の実施形態＞
図１２は、第４の実施形態に係る４層のメタル配線を有するＬＳＩにおけるヒューズ領域１１の断面構造を概略的に示している。なお、基本的な構成は図９に第１の実施形態のものと同様であり、メタルヒューズの下方のダミー素子領域２０の表面がサリサイド化されて、サリサイド領域３８が形成されている点のみが異なる。

なお、この第４の実施形態において、メタルヒューズの下方のダミー素子領域２０は、図１に示す場合と同様に、対応する上方の各メタルヒューズと同じ平面位置で同じ平面形状を有するように形成されていてもよく、あるいは図１０および図１１に示す場合と同様に、対応する上方の各メタルヒューズと同じ平面位置内で当該メタルヒューズよりも小さい平面形状を有するように形成されていてもよい。

本発明の第１の実施形態に係るＬＳＩの平面図。図１のＬＳＩにおける最下層メタル配線およびコンタクト部のパターンの一例を概略的に示す平面図。図１のＬＳＩにおける４層メタル配線の下方に配置されたトレンチ型のダミー素子分離領域のパターンの一例を概略的に示す平面図。図１乃至図３に示したＬＳＩの製造方法の最初の工程を示す断面図。図４に続く工程を示す断面図。図５に続く工程を示す断面図。図６に続く工程を示す断面図。図７に続く工程を示す断面図。図８に続く工程を示す断面図。第２の実施形態に係るＬＳＩの平面図。第３の実施形態に係るＬＳＩの平面図。第４の実施形態に係るＬＳＩの断面図。

符号の説明

１１…ヒューズ領域、１２…メタルヒューズ、１３…ヒューズ制御回路配線、１４…メタルヒューズとヒューズ制御回路配線の接続部、１５…ヒューズ開口窓、１６…メタル配線、１７…コンタクト部、１８…ダミー素子分離領域、１９、２０…ダミー素子領域、２１…半導体基板、２２…層間絶縁膜、２３…パッシベーション膜、２４…第２層間絶縁膜、２５…第１のＣｕ層、２６…バリア膜、２７…第３層間絶縁膜、２８…第２コンタクトホール、２９…第２のＣｕ層、３０…バリア膜、３１…第４層間絶縁膜、３２…第３コンタクトホール、３３…第３のＣｕ層、３４…バリア膜、３５…第５層間絶縁膜、３６…第４コンタクトホール、３７…バリア膜、３８…サリサイド領域。

Claims

ヒューズ領域を有する半導体基板と、
前記半導体基板に形成されたトレンチ型のダミー素子分離領域と、
前記ダミー素子分離領域によって囲まれるように前記半導体基板内に形成され、前記ヒューズ領域内での占有率が所定値以上である複数のダミー素子領域と、
前記ダミー素子分離領域およびダミー素子領域を含む半導体基板上に層間絶縁膜を介して前記ヒューズ領域内に形成された、多層メタル配線からなる複数のメタルヒューズとを具備し、
前記複数のダミー素子領域は、前記複数のメタルヒューズの少なくとも一部のメタルヒューズの下方にのみ形成され、
前記複数の各ダミー素子領域は、対応する上方の各メタルヒューズと同じ平面位置で同じ平面形状を有することを特徴とする半導体装置。
ヒューズ領域を有する半導体基板と、
前記半導体基板に形成されたトレンチ型のダミー素子分離領域と、
前記ダミー素子分離領域によって囲まれるように前記半導体基板内に形成され、前記ヒューズ領域内での占有率が所定値以上である複数のダミー素子領域と、
前記ダミー素子分離領域およびダミー素子領域を含む半導体基板上に層間絶縁膜を介して前記ヒューズ領域内に形成された、多層メタル配線からなる複数のメタルヒューズとを具備し、
前記複数のダミー素子領域は、前記複数のメタルヒューズの少なくとも一部のメタルヒューズの下方にのみ形成され、
前記複数の各ダミー素子領域は、前記複数の各メタルヒューズに連なるヒューズ制御回路配線接続部の下方まで延長して形成されていることを特徴とする半導体装置。
前記複数の各ヒューズ領域の下方に形成された前記複数の各ダミー素子領域の基板表面がサリサイド化されていることを特徴とする請求項１又は２のいずれかに記載の半導体装置。