KR101376487B1 - 인터포저 칩, 그의 제조 방법 및 인터포저 칩을 갖는멀티-칩 패키지 - Google Patents

인터포저 칩, 그의 제조 방법 및 인터포저 칩을 갖는멀티-칩 패키지 Download PDF

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Abstract

인터포저 칩은 절연막, 도전 패턴들 및 더미 패턴을 포함한다. 도전 패턴들은 상기 절연막 상에 형성된다. 더미 패턴은 상기 절연막 상에 형성되어 상기 절연막의 휨을 억제한다. 또한, 더미 패턴은 상기 도전 패턴들 주위를 따라 형성된 제 1 절연홈에 의해 상기 도전 패턴들로부터 전기적으로 절연된다. 또한, 더미 패턴은 제 2 절연홈과 제 3 절연홈을 가질 수 있다. 따라서, 인터포저 칩이 휘어지는 현상이 억제된다. 또한, 파티클에 의해서 더미 패턴을 통해서 도전 패턴들이 전기적으로 쇼트되는 현상이 억제된다.
Figure R1020070068474
인터포저 칩, 절연홈

Description

인터포저 칩, 그의 제조 방법 및 인터포저 칩을 갖는 멀티-칩 패키지{INTERPOSER CHIP, METHOD OF MANUFACTURING THE INTERPOSER CHIP, AND MULTI-CHIP PACKAGE HAVING THE INTERPOSER CHIP}
본 발명은 인터포저 칩, 그의 제조 방법 및 인터포저 칩을 갖는 멀티-칩 패키지에 관한 것으로서, 보다 구체적으로는 서로 다른 면적들을 갖는 2개의 반도체 칩들을 전기적으로 연결시키기 위한 인터포저 칩, 그의 제조 방법, 및 이러한 인터포저 칩을 갖는 멀티-칩 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 멀티-칩 패키지에 대한 연구가 활발히 진행되고 있다. 적층된 반도체 칩들은 도전성 와이어를 매개로 전기적으로 연결된다.
여기서, 반도체 칩들의 크기가 서로 다를 경우, 도전성 와이어의 길이 제한으로 인해서 적층된 반도체 칩들을 도전성 와이어를 이용해서 직접 연결시키기가 어렵다. 이러한 경우, 반도체 칩들 사이에 인터포저 칩을 개재시켜서, 반도체 칩들을 인터포저 칩을 매개로 전기적으로 연결시키게 된다.
종래의 인터포저 칩은 절연막, 및 절연막 상에 형성된 도전 패턴을 포함한다. 도전 패턴을 매개로 크기가 서로 다른 반도체 칩들이 전기적으로 연결된다.
그러나, 종래의 인터포저 칩은 절연막의 약한 강도로 인해서 휘어지는 경우가 많다. 인터포저 칩이 휘어지게 되면, 도전 패턴도 부분적으로 휘어지게 된다. 결과적으로, 휘어진 도전 패턴에 도전성 와이어를 견고하게 연결시키기가 곤란하게 되어, 도전 패턴과 도전성 와이어 간의 전기적 접합 신뢰성이 매우 낮아지게 된다.
본 발명은 휨 현상을 억제할 수 있는 인터포저 칩을 제공한다.
또한, 본 발명은 상기된 인터포저 칩을 제조하는 방법을 제공한다.
아울러, 본 발명은 상기된 인터포저 칩을 갖는 멀티-칩 패키지를 제공한다.
본 발명의 일 견지에 따른 인터포저 칩은 절연막, 도전 패턴들 및 더미 패턴을 포함한다. 도전 패턴들은 상기 절연막 상에 형성된다. 더미 패턴은 상기 절연막 상에 형성되어 상기 절연막의 휨을 억제한다. 또한, 더미 패턴은 상기 도전 패턴들 주위를 따라 형성된 제 1 절연홈에 의해 상기 도전 패턴들로부터 전기적으로 절연된다.
본 발명의 일 실시예에 따르면, 상기 더미 패턴은 상기 하나의 도전 패턴 주 위를 둘러싸는 상기 더미 패턴 부분을 서로 전기적으로 절연된 복수개의 제 1 더미 영역들로 구획하는 복수개의 제 2 절연홈들을 가질 수 있다. 또한, 상기 제 2 절연홈들은 상기 도전 패턴의 양측 단부 가장자리들에 인접하는 상기 제 1 절연홈들로부터 상기 절연막의 양측면들까지 각각 연장되어, 상기 더미 패턴 부분을 4개의 상기 제 1 더미 영역들로 구획할 수 있다. 아울러, 상기 제 2 절연홈들의 연장 방향은 상기 도전 패턴의 길이 방향과 평행할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 더미 패턴은 상기 이웃하는 도전 패턴들 사이에 위치한 상기 더미 패턴 부분을 복수개의 제 2 더미 영역들로 구획하는 복수개의 제 3 절연홈들을 가질 수 있다. 또한, 상기 제 3 절연홈은 상기 도전 패턴의 길이 방향과 직교하는 방향을 따라 연장된 제 1 서브 홈, 및 상기 제 1 서브 홈과 연결되도록 상기 도전 패턴의 길이 방향과 평행한 방향을 따라 연장된 제 2 서브 홈을 포함할 수 있다. 아울러, 상기 제 1 서브홈은 2개로 이루어지고 상기 제 2 서브 홈은 상기 2개의 제 1 서브홈들 사이에 연결되어, 상기 제 2 절연홈이 I자 형상을 가질 수 있다. 반면에, 상기 제 1 서브홈과 상기 제 2 서브홈은 복수개로 이루어져 상기 제 2 절연홈이 격자 구조를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도전 패턴들과 상기 더미 패턴은 동일한 도전성 물질을 포함할 수 있다. 또한, 상기 도전 패턴들 각각은 2개의 패드들, 및 상기 패드들을 연결하고 상기 패드들의 폭보다 좁은 폭을 갖는 도전 라인을 포함할 수 있다.
본 발명의 다른 견지에 따른 인터포저 칩의 제조 방법에 따르면, 절연막 상 에 도전막을 형성한다. 그런 다음, 상기 도전막에 제 1 절연홈을 형성하여, 상기 제 1 절연홈에 의해 전기적으로 절연된 도전 패턴들과 더미 패턴을 형성한다.
본 발명의 일 실시예에 따르면, 상기 도전막에 제 2 절연홈을 형성하여, 상기 하나의 도전 패턴 주위를 둘러싸는 상기 더미 패턴 부분을 서로 전기적으로 절연된 복수개의 제 1 더미 영역들로 구획할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 도전막에 제 3 절연홈을 형성하여, 상기 이웃하는 도전 패턴들 사이에 위치한 상기 더미 패턴 부분을 복수개의 제 2 더미 영역들로 구획할 수 있다.
본 발명의 또 다른 견지에 따른 멀티-칩 패키지는 인쇄회로기판, 제 1 반도체 칩, 인터포저 칩 및 제 2 반도체 칩을 포함한다. 제 1 반도체 칩은 상기 인쇄회로기판 상에 적층되고, 상기 인쇄회로기판과 전기적으로 연결된다. 인터포저 칩은 제 1 반도체 칩 상에 적층되고, 상기 제 1 반도체 칩보다 작은 면적을 갖는다. 인터포처 칩은 절연막, 상기 절연막 상에 형성되어 상기 제 1 반도체 칩과 전기적으로 연결된 도전 패턴들, 및 상기 절연막 상에 형성되고 상기 도전 패턴들 주위를 따라 형성된 제 1 절연홈에 의해 상기 도전 패턴들로부터 전기적으로 절연되어 상기 절연막의 휨을 억제하는 더미 패턴을 포함한다. 제 2 반도체 칩은 상기 인터포저 칩 상에 적층되어 상기 도전 패턴과 전기적으로 연결된다. 또한, 제 2 반도체 칩은 상기 인터포저 칩보다 작은 면적을 갖는다.
본 발명의 일 실시예에 따르면, 상기 인쇄회로기판과 상기 제 1 반도체 칩, 상기 제 1 반도체 칩과 상기 인터포저 칩, 및 상기 인터포저 칩과 상기 제 2 반도 체 칩 각각은 도전성 와이어에 의해 전기적으로 연결될 수 있다.
상기된 본 발명에 따르면, 더미 패턴에 의해서 인터포저 칩의 강도가 강화된다. 따라서, 인터포저 칩이 휘어지는 현상이 억제된다. 또한, 인터포저 칩은 절연홈들을 가짐으로써, 파티클에 의해서 더미 패턴을 통해서 도전 패턴들이 전기적으로 쇼트되는 현상이 억제된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
인터포저 칩
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 인터포저 칩을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ’선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 인터포저 칩(100)은 절연막(110), 도전 패턴들(120) 및 더미 패턴(130)을 포함한다.
절연막(110)은 직사각형의 평판 형상을 갖는다. 본 실시예에서, 절연막(110)의 예로서는 산화막을 들 수 있다. 절연막(110)은 서로 다른 크기들을 갖는 적층된 반도체 칩들 사이에 개재된다.
도전 패턴(120)들은 절연막(110) 상에 형성된다. 본 실시예에서, 도전 패턴(120)들 각각은 2개의 패드(121)들, 및 패드(121)들을 연결하는 도전 라인(122)을 포함한다. 패드(121)들을 매개로 적층된 반도체 칩들이 전기적으로 연결된다. 도전 라인(122)은 패드(121)의 폭보다 좁은 폭을 갖는다. 따라서, 도전 패턴(120)은 대략 아령 형상을 갖는다. 또한, 도전 패턴(120)들은 서로 평행하게 배열된다. 본 실시예에서, 도전 패턴(120)의 재질로는 텅스텐, 알루미늄, 구리 등을 들 수 있다.
더미 패턴(130)은 도전 패턴(120)이 위치하지 않은 절연막(110) 부분 상에 형성된다. 더미 패턴(130)은 도전 패턴(120)들과 전기적으로 절연된다. 이를 위해서, 더미 패턴(130)과 도전 패턴(120)들 사이에는 제 1 절연홈(140)이 형성된다. 구체적으로, 제 1 절연홈(140)은 도전 패턴(120)들 주위를 따라서 형성되어, 도전 패턴(120)들과 더미 패턴(130)이 연결되지 않도록 한다. 본 실시예에서, 도전 패턴(120)이 대략 아령 형상을 가지므로, 제 1 절연홈(140)도 대략 아령 형상을 갖게 된다.
더미 패턴(130)은 절연막(110)의 강도를 강화시켜서, 절연막(110)이 휘어지는 것을 억제한다. 본 실시예에서, 더미 패턴(130)의 재질은 도전 패턴(120)과 실질적으로 동일할 수 있다. 따라서, 더미 패턴(130)의 재질로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 반면에, 더미 패턴(130)의 재질은 도전 패턴(120)과 다를 수도 있다.
본 실시예에 따르면, 더미 패턴이 절연막 상에 형성됨으로써, 절연막의 강도가 더미 패턴에 의해 대폭 강화된다. 따라서, 적층된 반도체 칩들 사이에 개재된 절연막이 휘어지는 현상이 억제된다.
실시예 2
도 3은 본 발명의 제 2 실시예에 따른 인터포저 칩을 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ’선을 따라 절단한 단면도이며, 도 5는 도 3의 Ⅴ-Ⅴ’선을 따라 절단한 단면도이다.
본 실시예에 따른 인터포저 칩(100a)은 제 2 절연홈과 제 3 절연홈을 더 갖는다는 점을 제외하고는 실시예 1의 인터포저 칩(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 3 내지 도 5를 참조하면, 본 실시예에 따른 인터포저 칩(100a)은 제 2 절연홈(150)들 및 제 3 절연홈(160)들을 갖는다.
제 2 절연홈(150)들은 더미 패턴(130)에 형성되어, 더미 패턴(130)을 복수개의 영역들로 구획한다. 따라서, 제 2 절연홈(150)들에 의해 구획된 각 영역들은 전기적으로 절연된다. 그러므로, 도전성 파티클들에 의해서 도전 패턴(120)들이 전기적으로 쇼트되는 현상이 억제될 수 있다.
본 실시예에서, 제 2 절연홈(150)들은 패드(121)의 양측 가장자리에 인접하는 제 1 절연홈(140)들 부분으로부터 절연막(110)의 양측면까지 연장된다. 본 실시예에서, 제 2 절연홈(150)들은 도전 패턴(120)의 길이 방향을 따라 평행하게 연장될 수 있다. 따라서, 제 2 절연홈(150)들에 의해서 하나의 도전 패턴(120) 주위에 형성된 더미 패턴(130) 부분이 제 1 영역(R1), 제 2 영역(R2) 및 제 3 영역(R3)으로 구획된다. 예를 들어서, 어느 한 도전 패턴(120)과 더미 패턴(130)의 제 1 영역(R1)이 도전성 파티클에 의해서 전기적으로 쇼트되더라도, 제 1 영역(R1)과 제 2 영역(R2)이 전기적으로 절연되어 있으므로, 상기 도전 패턴(120)과 다른 도전 패턴(120)이 전기적으로 쇼트되지 않게 된다.
제 3 절연홈(160)은 이웃하는 도전 패턴(120)들 사이에 위치하는 더미 패턴(130) 부분, 즉 제 3 영역(R3)에 형성되어, 이웃하는 도전 패턴(120)들 간의 전기적 쇼트를 방지한다. 본 실시예에서, 제 3 절연홈(160)은 제 1 서브홈(161) 및 제 2 서브홈(162)을 포함한다. 제 1 서브홈(161)은 도전 패턴(120)의 길이 방향에 대해서 실질적으로 직교하는 방향을 따라 형성된다. 또한, 제 1 서브홈(161)은 도전 패턴(120)의 중앙부에 배열된다. 제 2 서브홈(162)은 도전 패턴(120)의 길이 방향과 평행한 방향을 따라 절연막(110)의 양측면까지 형성된다. 즉, 제 2 서브홈(162)은 제 1 서브홈(161)과 교차되어, 제 3 절연홈(160)은 대략 십자형 구조를 갖게 된다. 결과적으로, 제 3 절연홈(160)에 의해서 제 3 영역(R3)은 전기적으로 절연된 4개의 서브 영역들로 구획된다. 따라서, 제 3 절연홈(160)에 의해서 이웃하는 도전 패턴(120)들 간의 전기적 쇼트 발생 확률이 줄어들게 된다.
본 실시예에 따르면, 제 2 절연홈과 제 3 절연홈에 의해서 더미 패턴이 전기적으로 절연된 복수개의 영역들로 구획된다. 따라서, 도전 패턴들이 도전성 파티클에 의해서 전기적으로 쇼트될 확률이 대폭 낮아지게 된다.
실시예 3
도 6은 본 발명의 제 3 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
본 실시예에 따른 인터포저 칩(100b)은 제 3 절연홈을 제외하고는 실시예 2의 인터포저 칩(100a)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 인터포저 칩(100b)의 제 3 절연홈(160b)은 2개의 제 1 서브홈(161b)들 및 제 2 서브홈(162b)을 포함한다. 제 1 서브홈(161b)들은 패드(121)들에 인접하게 위치한다. 제 2 서브홈(162)은 제 1 서브홈(161b)들을 연결한다. 따라서, 제 3 절연홈(160b)은 대략 I자 형상을 갖게 된다.
실시예 4
도 7은 본 발명의 제 4 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
본 실시예에 따른 인터포저 칩(100c)은 제 3 절연홈을 제외하고는 실시예 2의 인터포저 칩(100a)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들을 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 7을 참조하면, 본 실시예에 따른 인터포저 칩(100c)의 제 3 절연홈(160c)은 복수개의 제 1 서브홈(161c)들 및 복수개의 제 2 서브홈(162c)을 포함한다. 제 1 서브홈(161c)들은 도전 패턴(120)의 길이 방향에 대해서 실질적으로 직교하는 방향을 따라 형성된다. 또한, 제 1 서브홈(161c)들은 서로 평행하게 배열된다.
제 2 서브홈(162c)들 각각은 도전 패턴(120)의 길이 방향과 평행한 방향을 따라 형성된다. 또한, 제 2 서브홈(162c)들도 서로 평행하게 배열된다. 즉, 제 1 서브홈(161c)들과 제 2 서브홈(162c)들은 서로 교차되어, 제 3 절연홈(160c)은 대략 격자 구조를 갖게 된다. 결과적으로, 인접하는 도전 패턴(120)들 사이에 위치한 더미 패턴(130) 부분이 좁은 면적을 가지면서 서로 전기적으로 절연된 매우 많은 영역들로 구획된다.
본 실시예에 따르면, 격자 구조의 제 3 절연홈에 의해서 더미 패턴이 전기적으로 절연된 복수개의 영역들로 구획된다. 따라서, 도전 패턴들이 도전성 파티클에 의해서 전기적으로 쇼트될 확률이 더욱 낮아지게 된다. 또한, 더미 패턴의 면적이 줄어들게 되어, 더미 패턴으로 인한 정전용량의 증가가 억제된다.
인터포저 칩의 제조 방법
도 8은 도 6에 도시된 인터포저 칩을 제조하는 방법을 순차적으로 나타낸 흐름도이다.
도 6 및 도 8을 참조하면, 단계 S310에서, 도전막(미도시)을 절연막(110) 상 에 형성한다. 본 실시예에서, 도전막의 예로서는 알루미늄, 텅스텐, 구리 등을 들 수 있다. 또한, 도전막은 스퍼터링 공정이나 전기 도금 공정 등을 통해서 형성할 수 있다.
단계 S320에서, 도전막을 부분적으로 식각하여, 제 1 절연홈(140)을 형성한다. 그러면, 제 1 절연홈(140)에 의해 전기적으로 절연된 도전 패턴(120)들과 더미 패턴(130)이 절연막(110) 상에 형성된다. 제 1 절연홈(140)에 대해서는 실시예 3에서 상세히 설명하였으므로, 반복 설명은 생략한다.
단계 S330에서, 도전막을 부분적으로 식각하여, 제 2 절연홈(150)을 형성한다. 제 2 절연홈(150)에 대해서는 실시예 3에서 상세히 설명하였으므로, 반복 설명은 생략한다. 또한, 제 2 절연홈(150)은 제 1 절연홈(140)과 동시에 형성될 수 있다.
단계 S340에서, 도전막을 부분적으로 식각하여, 제 3 절연홈(160)을 형성함으로써, 도 6에 도시된 인터포저 칩(100b)을 완성한다. 제 3 절연홈(160)에 대해서는 실시예 3에서 상세히 설명하였으므로, 반복 설명은 생략한다. 또한, 제 3 절연홈(160)은 제 1 절연홈(140)과 동시에 형성될 수 있다. 즉, 제 1 절연홈(140), 제 2 절연홈(150) 및 제 3 절연홈(160)은 한 번의 식각 공정을 통해서 동시에 형성할 수 있다.
여기서, 본 실시예에서는, 실시예 3의 인터포저 칩을 제조하는 방법을 설명하였으나, 전술된 다른 실시예들의 인터포저 칩들을 제조하는 방법들도 절연홈들의 구조들을 제외하고는 본 실시예의 방법과 실질적으로 동일하다.
멀티-칩 패키지
도 9는 도 6의 인터포저 칩을 갖는 멀티-칩 패키지를 나타낸 단면도이다.
도 9를 참조하면, 본 실시예에 따른 멀티-칩 패키지(200)는 인쇄회로기판(210), 제 1 반도체 칩(220), 인터포저 칩(100b) 및 제 2 반도체 칩(230)을 포함한다. 여기서, 인터포저 칩(100b)은 실시예 3에서 상세히 설명하였으므로, 반복 설명은 생략한다.
인쇄회로기판(210)은 회로 패턴(미도시)을 갖는다. 또한, 회로 패턴과 전기적으로 연결된 패드들이 인쇄회로기판(210) 상에 형성된다.
제 1 반도체 칩(220)은 인쇄회로기판(210) 상에 부착된다. 제 1 반도체 칩(220)은 인쇄회로기판(210)의 패드들과 전기적으로 연결된 패드들을 갖는다. 본 실시예에서, 제 1 반도체 칩(220)과 인쇄회로기판(210)의 패드들은 도전성 와이어(240)를 매개로 전기적으로 연결된다. 또한, 제 1 반도체 칩(220)은 인쇄회로기판(210)보다 작은 면적을 갖는다.
인터포저 칩(100b)은 제 1 반도체 칩(220) 상에 부착된다. 인터포저 칩(100b)의 패드(161)가 제 1 반도체 칩(220)의 패드와 도전성 와이어(240)를 매개로 전기적으로 연결된다. 인터포저 칩(100b)은 제 1 반도체 칩(220)보다 작은 면적을 갖는다.
제 2 반도체 칩(230)은 인터포저 칩(100b) 상에 부착된다. 제 2 반도체 칩(230)의 패드가 인터포저 칩(100b)의 패드(161)와 도전성 와이어(240)를 매개로 전기적으로 연결된다. 제 2 반도체 칩(230)은 인터포저 칩(100b)보다 작은 면적을 갖는다. 즉, 제 2 반도체 칩(230)의 면적은 제 1 반도체 칩(220)보다 작다.
여기서, 본 실시예에서, 멀티-칩 패키지(200)가 실시예 3의 인터포저 칩(100b)을 갖는 것으로 예시하였으나, 멀티-칩 패키지(200)는 전술된 다른 실시예들의 인터포저 칩을 가질 수도 있다.
본 실시예에 따르면, 제 1 반도체 칩과 제 2 반도체 칩 사이에 개재된 인터포저 칩이 더미 패턴을 가짐으로써, 인터포저 칩의 강도가 대폭 강화된다. 결과적으로, 인터포저 칩이 휘어지는 현상이 억제된다.
상술한 바와 같이 본 발명에 의하면, 인터포저 칩이 더미 패턴을 가짐으로써, 인터포저 칩의 강도가 대폭 강화된다. 따라서, 인터포저 칩이 휘어지는 현상이 억제된다.
또한, 더미 패턴이 절연홈들에 의해서 전기적으로 절연된 복수개의 영역들로 구획됨으로써, 도전성 파티클에 의해서 도전 패턴들이 전기적으로 쇼트될 확률이 대폭 낮아지게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ’선을 따라 절단한 단면도이다.
도 3은 본 발명의 제 2 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ’선을 따라 절단한 단면도이다.
도 5는 도 3의 Ⅴ-Ⅴ’선을 따라 절단한 단면도이다.
도 6은 본 발명의 제 3 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 7은 본 발명의 제 4 실시예에 따른 인터포저 칩을 나타낸 평면도이다.
도 8은 도 6의 인터포저 칩을 제조하는 방법을 순차적으로 나타낸 흐름도이다.
도 9는 도 6의 인터포저 칩을 갖는 멀티-칩 패키지를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 절연막 120 : 도전 패턴
130 : 더미 패턴 140 : 제 1 절연홈
150 : 제 2 절연홈 160 : 제 3 절연홈

Claims (18)

  1. 절연막;
    상기 절연막 상에 형성된 도전 패턴들; 및
    상기 절연막 상에 형성되고, 상기 도전 패턴들 주위를 따라 형성된 제 1 절연홈에 의해 상기 도전 패턴들로부터 전기적으로 절연되어, 상기 절연막의 휨을 억제하는 더미 패턴을 포함하는 인터포저 칩.
  2. 제 1 항에 있어서, 상기 더미 패턴은 상기 도전 패턴들 각각의 주위를 둘러싸는 상기 더미 패턴 부분을 서로 전기적으로 절연된 복수개의 제 1 더미 영역들로 구획하는 복수개의 제 2 절연홈들을 갖는 것을 특징으로 하는 인터포저 칩.
  3. 제 2 항에 있어서, 상기 제 2 절연홈들은 상기 도전 패턴의 양측 단부 가장자리들에 인접하는 상기 제 1 절연홈 부분들로부터 상기 절연막의 양측면들까지 각각 연장되어, 상기 더미 패턴 부분을 4개의 상기 제 1 더미 영역들로 구획하는 것을 특징으로 하는 인터포저 칩.
  4. 제 3 항에 있어서, 상기 제 2 절연홈들의 연장 방향은 상기 도전 패턴의 길이 방향과 평행한 것을 특징으로 하는 인터포저 칩.
  5. 제 1 항에 있어서, 상기 더미 패턴은 상기 이웃하는 도전 패턴들 사이에 위치한 상기 더미 패턴 부분을 복수개의 제 2 더미 영역들로 구획하는 복수개의 제 3 절연홈들을 갖는 것을 특징으로 하는 인터포저 칩.
  6. 제 5 항에 있어서, 상기 제 3 절연홈은
    상기 도전 패턴의 길이 방향과 직교하는 방향을 따라 연장된 제 1 서브홈; 및
    상기 제 1 서브 홈과 연결되도록 상기 도전 패턴의 길이 방향과 평행한 방향을 따라 연장된 제 2 서브홈을 포함하는 것을 특징으로 하는 인터포저 칩.
  7. 제 6 항에 있어서, 상기 제 1 서브홈은 2개로 이루어지고 상기 제 2 서브홈은 상기 2개의 제 1 서브홈들 사이에 연결되어, 상기 제 2 절연홈이 I자 형상을 갖는것을 특징으로 하는 인터포저 칩.
  8. 제 6 항에 있어서, 상기 제 1 서브홈과 상기 제 2 서브홈은 복수개로 이루어져 상기 제 2 절연홈이 격자 구조를 갖는 것을 특징으로 하는 인터포저 칩.
  9. 삭제
  10. 삭제
  11. 절연막 상에 도전막을 형성하는 단계; 및
    상기 도전막에 제 1 절연홈을 형성하여, 상기 제 1 절연홈에 의해 전기적으로 절연된 도전 패턴들과 더미 패턴을 형성하는 단계를 포함하는 인터포저 칩의 제조 방법.
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  17. 인쇄회로기판;
    상기 인쇄회로기판 상에 적층되고, 상기 인쇄회로기판과 전기적으로 연결된 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 적층되고 상기 제 1 반도체 칩보다 작은 면적을 갖는 절연막, 상기 절연막 상에 형성되어 상기 제 1 반도체 칩과 전기적으로 연결된 도전 패턴들, 및 상기 절연막 상에 형성되고 상기 도전 패턴들 주위를 따라 형성된 제 1 절연홈에 의해 상기 도전 패턴들로부터 전기적으로 절연되어 상기 절연막의 휨을 억제하는 더미 패턴을 포함하는 인터포저 칩; 및
    상기 인터포저 칩 상에 적층되어 상기 도전 패턴과 전기적으로 연결되고, 상기 인터포저 칩보다 작은 면적을 갖는 제 2 반도체 칩을 포함하는 멀티-칩 패키지.
  18. 삭제
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