KR20080028821A - 휨 방지를 위한 회로기판 및 그 제조 방법 - Google Patents

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Abstract

개선된 휨 방지 특성을 갖는 회로기판 및 그 제조 방법이 제공된다. 이러한 회로기판은 기판; 및 상기 기판 상의 휨 방지패턴을 포함한다. 상기 휨 방지패턴은 상기 기판의 제 1 모서리에 제 1 패턴 및 상기 기판의 제 2 모서리에 제 2 패턴을 포함한다. 상기 제 1 모서리 및 상기 제 2 모서리는 서로 인접하게 배치된다. 상기 제 1 패턴의 전체적인 방위는 상기 기판에 대한 상기 제 2 패턴의 전체적인 방위와 다르다. 반도체 패키지의 휨은 상기 회로기판의 모서리들에서 스트레스 라인을 끊음으로써 크게 감소될 수 있다. 상기 휨 방지패턴의 다양한 배치 및 방위가 상기 회로기판 내의 스트레스 집중을 효과적으로 차단하기 위해서 제공될 수 있다.
회로기판, 반도체 칩, 휨, 휨 방지패턴, 휨 방지부재

Description

휨 방지를 위한 회로기판 및 그 제조 방법{Circuit substrate for preventing warpage and method of fabricating the same}
본 발명은 회로기판 및 이러한 회로기판을 포함하는 패키지에 관한 것이다. 특히, 본 발명은 개선된 휨 방지 특성을 갖는 회로기판, 휨 방지 회로기판의 제조 방법 및 이러한 휨 방지 회로기판을 갖는 패키지의 제조 방법에 관한 것이다.
최근 전자 소자는 작은 크기, 큰 메모리 용량 및 고성능을 요하고, 모바일 장치 등에 이용될 수 있다. 이에 따라, 이러한 최근 전자 소자, 예컨대 모바일 전자 소자에 들어가는 반도체 패키지 또한 작은 크기, 큰 메모리 용량 및 고성능을 요한다. 전형적으로, 반도체 칩 패키지는 리드프레임 타입 또는 볼 그리드 어레이(Ball Grid Array; BGA)/랜드 그리드 어레이(Land Grid Array: LGA) 타입 패키지이다. 인쇄회로기판(PCB) 또는 필름 기판이 높은 신뢰성 및 반도체 칩 패키지의 작은 크기 및 무게를 얻기 위해서 BGA/LGA 타입 패키지에서 종종 사용된다.
PCB는 전형적으로 폴리이미드 물질 및 구리(Cu)와 같은 도전성 패턴으로 이루어진 절연 기판을 포함한다. 이러한 도전성 패턴은 반도체 기판들의 층들 사이에 배치되거나 또는 기판 표면들의 어느 하나 상에 배치될 수 있다. 칩 패키지가 전자 시스템, 예컨대 모바일 전자 소자 내의 메인보드에 이용될 때, 이러한 패키지는 본딩 목적의 열 단계에 노출될 수 있다. 이러한 열 단계로 인해, 칩 패키지 내의 다양한 구성들 사이의 열팽창율(Coefficient of Thermal Expansion; CTE) 차이로 인해서 패키지 휨이 발생할 수 있다. 이러한 구성으로는 반도체 칩, 기판, 몰딩 컴파운드가 포함될 수 있다.
도 1은 통상적인 반도체 칩 패키지 디자인을 보여준다. 반도체 칩(20)은 회로기판(10) 상에 배치된다. 반도체 칩(20)은 와이어(16)를 통해서 도전성 패턴(22)에 커플링된다. 와이어(16)의 일단은 칩패드(18)에 연결되고, 타단은 본드핑거(14)에 연결된다. 더미패턴(12)은 기판(10) 상에 배치되어 미국특허번호 US 6,864,434에 개시된 바와 같이 기판(10)의 강도를 증가시킨다. 더미패턴(12)은 반도체 칩 패키지의 파워 또는 접지 리드에 연결될 수 있다. 도전성 패턴(22)은 그 위에 솔더볼들이 형성되는 솔더볼 패드들을 포함할 수 있다. 솔더볼들은 솔더볼 패드들에 솔더 페이스트를 도포하고 열을 가하여 솔더 페이스로부터 형성될 수 있다.
도 2는 회로기판(40) 상에 실장된 반도체 칩 패키지의 단면도이고, 반도체 칩 패키지의 가장자리에서 휨을 보여준다. 반도체 칩을 갖는 전자 소자의 통상적인 제조 단계는 회로기판(10)에 반도체 칩(20)을 부착하는 단계를 포함한다. 반도체 칩(20)은 이어서 와이어(16)를 이용하여 회로 기판(10)에 전기적으로 연결된다. 이러한 단계는 해당 기술분야에서 통상적으로 알려진 표준 와이어-본딩 공정에 의해서 달성될 수 있다. 그 다음, 반도체 칩(20) 및 와이어(16)는 에폭시 몰딩 컴파운드(epoxy molding compound; EMC, 50)에 의해서 밀봉된다. 이어서, 솔더볼들 또는 솔더범프들(30)이 회로기판(10)에 부착된다. 그 다음, 단일화 단계에 의해서 개별적인 반도체 칩 패키지들로 분리된다. 이러한 단계는 웨이퍼 다이싱 공정에 의해서 달성될 수 있다. 마지막으로 솔더볼들 또는 솔더범프들(30)이 반도체 칩 패키지를 회로보드(40)의 볼랜드(42)에 부착하기 위해서 이용될 수 있다. 이러한 단계는 칩 패키지를 회로보드에 부착하기 위해서 솔더볼들 또는 다른 도전성 물질, 예컨대 솔더 페이스트를 녹이기 위해서 열처리를 포함할 수 있다.
통상적인 반도체 칩 패키지 디자인에 있어서 하나의 문제는 솔더볼들을 형성하거나 또는 칩 패키지를 회로보드에 결합시키기 위해서 이용되는 열 공정이 도 2에 "a" 로 도시된 바와 같이 반도체 칩 패키지의 휨을 초래할 수 있다. 이러한 휨은 반도체 칩(20), 회로기판(10) 및 EMC(50) 사이의 CTE 차이에 기인할 수 있다. 이러한 휨은 도 2의 회로보드의 가운데 부분에 도시된 바와 같이 칩 패키지 및 회로보드 사이에 단선을 초래할 수 있다. 나아가, 기판의 두께 방향 내의 물질들(예컨대, 기판 물질, 도전성 패턴 및 더미패턴)의 CTE 차이로부터 기인하는 스트레스가 칩 패키지의 휨을 초래하는 역할을 할 수 있다.
도 3a 및 도 3b는 칩 패키지를 회로보드에 실장하기 위한 열처리 단계 동안의 회로기판(10)의 스트레스 등고선 그래프이다. 도 3a 및 도 3b의 보다 어두운 영역은 보다 높은 스트레스를 나타낸다. 도시된 바와 같이, 회로기판의 중심 및 모서리가 회로기판(10)의 다른 영역에 비해서 비교적 높은 스트레스 성분을 갖는다. 그러나, 반도체 칩(20)이 회로기판(10)의 중심 영역에 배치되어 중심 영역에서 스트레스에 저항할 수 있기 때문에, 회로기판(10)의 중심 영역의 스트레스 성분은 비교 적 작다. 하지만, 이러한 저항은 회로기판(10)의 모서리들에서 스트레스를 밀어내기에는 충분하지 않다. 따라서, 회로기판(10)의 모서리들에서 스트레스가 휨을 야기한다. 나아가, 구리로 만들어진 도전성 패턴 및 더미패턴은 높은 CTE 또는 높은 수축율을 갖기 때문에 모서리들에 부가적인 스트레스 성분을 야기할 수 있다.
즉, 스트레스는 회로기판(10)의 네 모서리들("b"로 표시)에서 집중된다. 반도체 칩(20)의 열팽창율 또는 열수축율은 비교적 낮기 때문에, 반도체 칩(20)은 회로기판(10) 및 EMC(50) 사이에 발생된 스트레스에 저항한다. 따라서, 반도체 칩(20)이 부착된 회로기판(10) 영역의 휨은 비교적 작다. 반면에, 영역 "b"에서, 스트레스에 반대하는 물질, 예컨대 반도체 칩(20)이 충분하지 않다. 따라서, 스트레스는 큰 저항 없이 인가된다. 특히, 높은 수축율을 갖는 도전성 패턴은 회로기판(10)의 모서리를 향해서 열 스트레스를 초래할 수 있다. 더구나, 더미패턴(12)은 회로기판(10)의 수축을 더 조장하고, 이에 따라 영역 "b"에서 휨을 증가시킨다. 이러한 휨은 실장 단계에서 보드(40)에 대한 솔더볼들(30)의 높이의 불균형을 초래하여 도 2에 도시된 바와 같이 접촉 결함을 초래한다.
칩 패키지의 휨을 방지하기 위한 하나의 방법이 JP 2000-151035('035)에 개시된다. '035는 PCB 상에 배치된 휨 방지패턴을 교시한다. 휨을 방지하기 위한 다른 접근은 미국특허번호 US 6,864,434에 개시된다.
이러한 통상적인 방법들은 기판의 다른 모서리들에서 집중될 수 있는 스트레스 라인들의 다른 방향에 대해서 설명하지 못한다. 결과적으로, 스트레스가 기판의 모서리들에서 효과적으로 감소될 수 없다. 본 발명은 통상적인 기술의 이러한 또는 다른 단점을 해결한다.
이에 따라, 본 발명이 이루고자 하는 기술적 과제는 개선된 휨 방지 특성을 갖는 회로기판을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 휨 방지 회로기판의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 회로기판이 제공된다. 회로기판은 기판; 및 상기 기판 상의 휨 방지패턴을 포함한다. 상기 휨 방지패턴은 상기 기판의 제 1 모서리에 제 1 패턴 및 상기 기판의 제 2 모서리에 제 2 패턴을 포함한다. 상기 제 1 모서리 및 상기 제 2 모서리는 서로 인접하게 배치된다. 상기 제 1 패턴의 전체적인 방위(orientation)는 상기 기판에 대한 상기 제 2 패턴의 전체적인 방위와 다르다. 반도체 패키지의 휨은 상기 회로기판의 모서리들에서 스트레스 라인을 끊음으로써 크게 감소될 수 있다.
본 발명에 따른 회로기판에 따르면, 기판의 내부영역에서 모서리 방향으로 신장하는 스트레스 라인들을 휨 방지패턴들을 이용하여 끊어주거나 교차시킴으로써 회로기판의 모서리들에서 스트레스 농도를 크게 낮출 수 있다. 이에 따라, 열 공정 또는 솔더 리플로우 공정 동안 회로기판 또는 반도체 칩 패키지의 휨을 크게 줄일 수 있다. 그 결과, 반도체 칩 패키지와 회로보드 사이의 단선 결함을 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 나아가, 통상적으로 이용되는 사전에 정의된 용어들은 적절한 기술 분야에서 그 의미와 일관된 의미로 해석되어야 하며, 여기에 특별하게 정의되지 않는 한 이상화된 또는 과도하게 공식적인 의미로 해석되지 않는다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩 패키지를 보여주는 평면도이고, 도 5 및 도 6을 참조하여 아래에 기술된 발명의 개념들을 이용할 수 있다.
도 4를 참조하면, 반도체 칩 패키지는 회로기판(100) 및 반도체 칩(120)을 포함한다. 회로기판(100)은 회로기판(100) 내에 각각 정의된 도전성 패턴영역(102) 및 휨 방지영역(104)을 포함한다. 휨 방지영역(104)은 도전성 패턴영역(102)에 의해서 회로기판(100)의 모서리들 또는 주변에 정의될 수 있고, 도전성 패턴영역(102)은 예컨대 회로기판(100)의 내부영역 내에 휨 방지영역(104)에 인접하게 정의될 수 있다. 회로기판(100)은 절연성 코어기판, 예컨대 하나 또는 그 이상의 PCB들을 포함할 수 있고, 필름-타입 패키지 기판일 수 있다. 회로기판(100)은 다양한 전자 소자들, 예컨대 모바일 응용장치 또는 개인 컴퓨터의 메모리 소자, 디스플레이 소자, 또는 디스플레이 구동 소자(display driver IC; DDI)에 적절하게 이용되는 기판 형태일 수 있다. 도전성 패턴영역(102)은 도전성 패턴(112)을 포함할 수 있고, 도전성 패턴(112)은 본드핑거(bond finger, 106) 및 솔더볼 패드(solder ball pad, 미표시)를 포함할 수 있다. 도전성 패턴영역(102)은 더미패턴(미도시)을 또한 포함할 수 있다. 도전성 패턴영역(102)이 더미패턴을 포함하는 경우, 더미패턴은 도전성 패턴(112) 및 본드핑거(106)가 형성되는 영역 내에 배치되지 않는다. 더미패턴은 예를 들어, 판(pane), 메쉬(mesh) 또는 섬(island) 형상으로 형성될 수 있다. 반도체 칩(120)은 본드패드(bond pad, 110) 및 도전성 와이어(108)를 포함할 수 있고, 도전성 와이어(108)는 본드패드(110)를 본드핑거(106)에 연결한다. 해당기술 분야에서 통상의 지식을 가진 자라면 다른 알려진 방법들, 예컨대 플립칩(flip chip) 본딩이 본드패드(100)를 본드핑거(106)에 연결하기 위해서 사용될 수 있음을 이해한다.
휨 방지영역(104)은 회로기판(100)의 모서리들 상에서 여하의 적절한 형상을 가질 수 있고, 예를 들어 삼각형 모양을 가질 수 있다. 휨 방지영역(104)의 모양은 회로기판(100)의 모서리들의 위치에 따라서 또한 변화될 수 있다. 나아가, 스트레스를 보다 잘 방산하기 위해서, 도전성 패턴영역(102) 및 휨 방지영역(104)이 만나는 계면영역은 도시되지 않았지만 둥글거나 곡선일 수 있다. 휨 방지영역(104)의 크기는 도전성 패턴영역(102)을 수용하기 위해서 필요에 따라서 변형될 수 있다.
휨 방지패턴(P)은 회로기판(100)의 일부 또는 모든 모서리들에 배치될 수 있다. 예를 들어, 휨 방지패턴들(P)은 만일 회로기판(100)이 직사각형 모양을 갖는 경우 세 또는 네 모서리들 상에 형성될 수 있다.
휨 방지패턴(P)은 회로기판(100)의 제 1 모서리에 제 1 패턴(P1) 및 회로기판(100)의 제 2 모서리에 제 2 패턴(P2)을 포함할 수 있다. 회로기판(100)의 제 1 및 제 2 모서리들은 회로기판(100)의 두 인접한 모서리들이 될 수 있다. 제 1 및 제 2 패턴들(P1, P2)은 후술하는 바와 같이 하나 또는 그 이상의 휨 방지부재들(L0, L1)을 포함할 수 있다. 제 1 및 제 2 패턴들(P1, P2)은 서로 연결되지 않고 끊어질 수 있다.
본 발명의 일 측면에 따르면, 회로기판(100)에 대한 제 1 패턴(P1)의 전체적인 방위(orientation) 또는 방향은 회로기판(100)에 대한 제 2 패턴(P2)의 전체적인 방위 또는 방향과 다를 수 있다. 여기에서, 회로기판(100)의 가장자리(edge), 모서리(corner) 또는 전체 바디는 회로기판(100)에 대해서 제 1 및 제 2 패턴들(P1, P2)의 방위를 결정할 때 기준점이 될 수 있다. 예를 들어, 제 1 패턴(P1)의 휨 방지부재들의 전체적인 방위는 제 2 패턴(P2)의 휨 방지부재들의 전체적인 방위 와 다를 수 있다. 이러한 점에서, 제 1 패턴(P1)의 휨 방지부재들은 회로기판(100)의 제 1 모서리에서 집합적으로 제 1 방위를 정의하고, 제 2 패턴(P2)의 휨 방지부재들은 회로기판(100)의 제 2 모서리에서 집합적으로 제 2 방위를 정의한다. 도 4에서, 제 1 패턴(P1)은 회로기판(100)에 대해서 바닥-좌측에서 정상-우측으로 또는 그 반대로 일반적으로 방향지어지고, 그리고 제 2 패턴(P2)은 바닥-우측에서 정상-좌측 또는 그 반대로 일반적으로 방향지어질 수 있다.
일부 실시예들에서, 제 1 모서리 내의 휨 방지부재들의 실질적인 모두는 회로기판(100)에 대해서 실질적으로 동일한 방위로 배열되고, 제 2 모서리 내의 휨 방지부재들의 실질적인 모두는 회로기판(100)에 대해서 실질적으로 동일한 방위로 배열될 수 있다. 예를 들어, 제 1 모서리 내의 휨 방지부재들의 실질적인 모두는 제 1 방위, 예컨대 바닥-좌측에서 정상-우측으로 또는 그 반대로 배열되고, 제 2 모서리 내의 휨 방지부재들의 실질적인 모두는 제 2 방위, 예컨대 바닥 우측에서 정상-좌측으로 또는 그 반대로 배열될 수 있다.
일부 경우에 있어서, 해당기술 분야에서 통상의 지식을 가진 자라면, 휨 방지부재들의 일부는 휨 방지부재들의 나머지와 다른 방향으로 배치될 수 있음을 이해한다.
일 관점에서, 제 1 패턴(P1)의 적어도 일부의 장축은 제 2 패턴(P2)의 적어도 일부의 장축에 대해서 각을 갖도록 배치될 수 있다.
도 4에서, 휨 방지패턴(P)은 후술하는 바와 같이 직선 타입으로 도시된다. 그러나, 휨 방지패턴(P)이 예를 들어 도 15에 도시된 바와 같이 하나 또는 그 이상 의 곡선 또는 호(arc)를 포함한다면, 휨 방지패턴(P)의 전체적인 방위는 현(chord), 예컨대 호의 곡선 상의 두 점을 잇는 직선의 방위에 의해서 결정될 수 있다. 직선 또는 호와 다른 모양을 갖는 휨 방지패턴(P)의 전체적인 방위는 전술한 호의 방위를 결정하는 방법을 이용하여 결정될 수 있다.
다른 관점에서, 제 1 패턴(P1)의 적어도 일부는 제 1 모서리를 양분하는 축에 대해서 실질적으로 직교하는 방향을 따라서 신장할 수 있다. 또한, 제 2 패턴(P2)은 제 2 모서리를 양분하는 축에 실질적으로 직교하는 방향을 따라서 신장할 수 있다.
반도체 칩 패키지의 일부 구성들은 회로기판(100)의 일면 상에 배치되고, 다른 구성들은 회로기판(100)의 다른 면상에 배치될 수 있다. 예를 들어, 본드핑거(106)는 회로기판(100)의 제 1 면상에 배치되고, 솔더볼 패드는 회로기판(100)의 반대쪽 제 2 면상에 배치될 수 있다. 나아가, 더미 패턴 및/또는 휨 방지패턴(P)은 회로기판(100)의 일면 또는 다른 면상에 배치될 수 있고 나아가 양면 상에 배치될 수도 있다. 회로기판(100)이 한층 이상을 포함하는 경우, 휨 방지패턴(P)은 도시되지는 않았지만 한층 이상에 배치될 수 있다. 특히, 회로기판(100)이 다층 PCB를 포함하는 경우, 휨 방지패턴(P)은 다층 PCB의 최하층, 최상층 또는 중간층의 어디에도 형성될 수 있다. 따라서, 제 1 패턴(P1)은 다층 PCB의 제 2 패턴(P2)과 다른 층상에 형성될 수 있다. 휨 방지패턴(P)은 스크린 프린팅, 도금, 포토리소그래피 또는 다른 적절한 공정을 이용하여 형성될 수 있다.
도 4에 도시된 바와 같이, 회로기판(100)의 모서리들의 일부 또는 모두 내에 서 휨 방지패턴(P)의 적어도 일부는 하나 또는 그 이상의 휨 방지부재들(예컨대, L1, L2)을 포함할 수 있다. 휨 방지부재들(예컨대 L1, L2)의 모두 또는 일부는 서로 실질적으로 평행하게 달릴 수 있다. 또한, 휨 방지부재들의 일부는 예를 들어, 도 6 또는 도 10에 도시된 바와 같이, 일부 모서리들에서 다른 휨 방지부재들과 예각 또는 둔각을 이룰 수 있다. 휨 방지부재들은 도전성 패턴(112)과 동일한 물질로 형성될 수 있고, 예를 들어 약 100 마이크론 폭을 가질 수 있다. 휨 방지부재들의 폭은 장치들에 따라서 100 마이크론 보다 크거나 작을 수도 있다. 부가적으로, 휨 방지부재들(L1, L2)은 단일 휨 방지패턴(예컨대, P1, P2) 내에 순서대로 배열될 수 있다. 예를 들어, 모서리에 가장 가까운 휨 방지부재(L1)는 제 1 차수 휨 방지부재로 불리고, 모서리에 그 다음 가까운 휨 방지부재(L2)는 제 2 차수 휨 방지부재로 불리고, 나머지도 이와 유사하다. 각 모서리 휨 방지패턴(P1, P2)은 다른 휨 방지패턴들의 다른 휨 방지부재들에 순서대로 대응하는 휨 방지부재들을 포함할 수 있다. 휨 방지부재들(예컨대, L1, L2)의 길이는 회로기판(100)의 모서리들로부터 멀어질수록 점차 증가할 수 있다. 즉, 회로기판(100)의 모서리에 가장 근접하게 배치된 휨 방지 부재들(L1)은 회로기판(100)의 모서리들에 보다 멀리 배치된 휨 방지부재들(L2)보다 작다.
본 발명의 일부 실시예들에서, 휨 방지부재들의 적어도 하나는 도 6을 참조하여 아래에 설명되는 바와 같이, 회로기판(100)의 중심으로부터 제 1 모서리로 신장하는 축에 대해서 약 90도를 이룬다.
휨 방지부재들은 회로기판(100)의 가장자리까지 신장하거나 또는 휨 방지부 재들은 회로기판(100)의 가장자리에 단지 근접하게 (접촉하지 않으면서) 신장할 수 있다. 휨 방지부재들을 형성하기 위해서 포토리소그래피가 이용되는 경우, 휨 방지부재들은 회로기판(100)의 가장자리까지 내내 신장하지는 않는다. 따라서, 제 1 및 제 2 패턴들의 하나 또는 둘 다는 모서리들을 이루는 가장자리로부터 서로 이격될 수 있다.
일부 실시예들에서, 휨 방지부재들은 실질적으로 직선, 구불구불한 선, 꺾인 선, 곡선 또는 부분적인 곡선이거나 이들의 조합일 수 있다. 특히, 휨 방지부재들은 부분적으로 직선이고/또는 부분적으로 곡선일 수 있다. 휨 방지부재들은 균일한 폭을 갖고, 그 폭은 휨 방지패턴(P)의 장축을 따라서 변할 수 있다. 휨 방지부재들 사이의 이격 거리는 휨 방지부재들의 폭과 대략 같을 수 있지만, 반드시 그러한 것은 아니다. 휨 방지부재들의 피치는 도전성 패턴영역(102) 내의 스트레스의 크기에 따라서 변할 수 있다. 휨 방지패턴(P) 내의 휨 방지부재들의 수는 반도체 칩 패키지의 형태 또는 크기에 따라서 변할 수 있다. 만일 스트레스가 도전성 패턴영역(102) 내에서 보다 크다면, 보다 많은 휨 방지부재들이 이용될 수 있다.
도 4에 도시된 실시예들에서, 휨 방지부재들(예컨대, L1, L2)은 직선 형태이다. 이 실시예에서, 직선 휨 방지부재들의 일단은 회로기판(100)의 가장자리에서 끝난다. 즉, 본 발명의 일 측면에 따르면, 패턴들(예컨대, P1, P2)의 적어도 일부의 장축은 회로기판(100)의 모서리들을 형성하는 두 면들 또는 가장자리들과 교차하도록 방향지어질 수 있다.
도 4를 참조하여 설명되는 본 발명의 전술한 측면들의 모두 또는 일부는 도 6 내지 도 22를 참조하여 아래에 설명되는 본 발명의 다른 실시예들에 적용될 수 있다.
도 5는 본 발명의 개념을 더 도시하기 위한 스트레스 라인들을 보여주기 위한 회로기판의 개략도이다
도 5를 참조하면, 도전성 패턴영역(102) 및 휨 방지영역(104)은 서로 다른 열팽창율(CTE)을 가질 수 있다. 부가적으로, 회로기판(100) 및 반도체 칩(120)은 다른 CTE를 가질 수 있다. CTE에 있어서 이러한 차이는 열 공정, 예컨대 칩 패키지를 회로 보드에 표면 실장하기 위한 솔더 리플로우 공정 동안 칩 패키지 내에 스트레스를 유발할 수 있다. 칩 패키지의 모서리에서 경험된 총 스트레스(S)는 긴 가장자리 스트레스(S1), 중심 스트레스(S2) 및 짧은 가장자리 스트레스(S3)의 조합이다. 도 6에서, S2는 회로기판(100)의 점(O)에 근접한 중심부로부터 생성된 스트레스를 나타내고, S1 및 S3은 회로기판(100)의 모서리들에 인접한 영역에서 생성된 스트레스를 나타낸다. 이러한 다른 스트레스들은 스트레스 필드를 형성하도록 조합된다. 휨 방지패턴(P)의 기능은 도전성 패턴영역(102)에서 모서리들 방향으로 신장하는 스트레스 라인들을 끊어주거나 교차함으로써 회로기판(100)의 모서리들에서 스트레스 농도를 크게 낮추는 것이다. 휨 방지패턴(P)은 약간의 각도로 스트레스 라인들을 가로지를 수 있다. 바람직하게는, 휨 방지패턴(P)은 약 90도 각도로(오른쪽 각도) 스트레스 라인들을 가로지를 수 있지만, 이러한 특정 배치는 휨 방지패턴(P)이 적어도 그 일부분에서 스트레스 라인들과 평행하게 달리지 않는 한 필수적이지 않다. 즉, 휨 방지패턴(P)의 장축(길이방향 축) 또는 곡선(호)의 방향은 스트 레스 라인들을 가로지른다. 이러한 식으로, 스트레스 라인들이 휨 방지패턴(P)을 만날 경우, 스트레스의 방향이 변화되고 스트레스가 방산되고, 이에 따라 회로기판(100)의 휨을 최소화하거나 크게 줄일 수 있다. 스트레스의 라인들을 교차시킴으로써, 휨 방지패턴(P)은 회로기판(100)의 내부영역으로부터 회로기판(100)의 모서리들로의 방향지어진 스트레스들에 반대한다. 이에 따라, 열 공정 또는 솔더 리플로우 공정 동안 칩 패키지의 휨이 줄게된다. 또한, 일부 실시예들에서, 휨 방지패턴(P)을 형성하는 휨 방지부재들이 예를 들어 도 5에 도시된 바와 같이 서로 이격되거나 또는 서로 끊긴 경우, 회로기판(100)의 휨을 야기하는 스트레스는 보다 효율적으로 방지될 수 있다. 예를 들어, 출원인은 특정 동작 이론에 제한되길 원하지 않지만, 만일 휨 방지부재들이 연결되면 스트레스 필드가 연결된 휨 방지 부재들을 통해서 모서리로 이동될 수 있다고 믿는다. 즉, 만일 휨 방지부재들이 연결되면, 그들은 스트레스 필드를 막기보다는 기판의 모서리로 스트레스 필드를 인도할 것이다. 이러한 경우에, 휨 방지부재들은 기판의 모서리에서 스트레스를 효율적으로 감소시키지 못할 것이다. 그러나, 본 발명의 일부 실시예들에서, 스트레스 라인들 또는 필드들은 그들과 교차하는 휨 방지부재를 만날 때마다 방지될 수 있다. 휨 방지부재들이 회로 기판과 다른 물질을 포함하는 경우, 스트레스 라인 또는 필드는 기판이 모서리 방향으로 다른 물질을 통하여 지나가기 때문에 보다 효율적으로 차단될 수 있다. 특히, 스트레스 라인들 또는 필드들은 연결되지 않는 연속적인 물질 계면을 통과할 때 감소되거나 방산될 수 있다. 이러한 식으로, 본 발명의 복수의 연결되지 않은 휨 방지부재들은 스트레스 라인들 또는 필드들을 효율적으로 차단하 여, 기판의 모서리들에서 이들이 집중되는 것을 막아줄 수 있다.
도 6은 본 발명의 기본 개념을 보다 상세하게 설명하기 위해서 본 발명의 일부 실시예들을 포함하는 회로기판의 모서리의 일 예를 보여주는 분해도이다.
도 6을 참조하면, 본 발명의 휨 방지패턴들은 회로기판(100)의 모서리 영역들에 형성될 수 있고, 회로기판(100)의 모서리를 양분하는 축에 실질적으로 직교하는 방향으로 신장될 수 있다. 휨 방지패턴들은 또한 회로기판(100)의 중심영역에서 모서리로 신장하는 축에 직교하는 방향으로 신장할 수 있다. 회로기판(100) 상에서 이러한 그리고 다른 방향들로 신장하는 휨 방지패턴들을 가짐으로써, 회로기판의 내부영역에서 모서리들로 신장하는 스트레스 라인들이 효율적으로 차단될 수 있다. 그러나, 휨 방지패턴들은 스트레스 라인들이 회로기판(100)의 휨을 줄이도록 효율적으로 차단되는 한, 스트레스 라인들에 직교할 필요는 없다. 따라서, 스트레스 라인들은 휨 방지부재들의 장축과 예각 또는 둔각을 이룰 수 있다.
도 7은 본 발명의 일 실시예에서 도전성 패턴영역(102)에서 끝나는 휨 방지패턴의 휨 방지부재들(예컨대, L2)을 보여주는 회로기판의 평면도이다.
도 7을 참조하면, 휨 방지패턴의 휨 방지부재들(L2)의 하나는 도전성 패턴영역(102)과 접촉할 수 있다. 특히, 휨 방지부재(L2)의 일단은 회로기판(100)의 가장자리에 접촉하기보다는 도전성 패턴영역(102)에 접촉할 수 있다. 이 실시예에서, 휨 방지부재(L2)는 도 4를 참조하여 전술한 휨 방지패턴(P)의 휨 방지부재들보다는 회로기판(100)의 면에 대해서 다른 각도를 가진다.
도 8은 본 발명의 일 실시예에서 회로기판의 긴 가장자리 상에서 만나는 다 른 모서리들로부터의 휨 방지패턴을 보여주는 회로기판의 평면도이다.
도 8을 참조하면, 인접한 모서리들로부터의 휨 방지영역(104)(또는 도시되지 않았지만 휨 방지패턴들(P1, P2))은 회로기판(100)의 긴 가장자리를 따라서 만날 수 있다. 교차점은 도 8에 긴 가장자리의 약 중심으로 도시되지만, 교차점은 긴 가장자리를 따라서 다른 점이 될 수도 있다. 도 8에 도시된 바와 같이, 삼각형 휨 방지영역(104)은 전술한 도 4 및 도 7의 것들에 비해서 긴 사면(oblique side)을 갖는다. 휨 방지부재들(L3)은 휨 방지영역(104)의 보다 긴 사면에 실질적으로 평행하게 신장하거나 또는 보다 긴 사면과 교차할 수 있다.
도 9는 본 발명의 다른 실시예에서 회로기판의 짧은 가장자리 상에서 만나는 다른 모서리들로부터의 휨 방지영역(104)(또는 도시되지 않았지만 휨 방지패턴(P1, P2))을 보여주는 회로기판의 평면도이다.
도 9를 참조하면, 인접한 모서리들로부터 휨 방지패턴들(P1, P2)은 회로기판(100)의 짧은 가장자리를 따라서 만날 수 있다. 두 인접한 휨 방지패턴들(P1, P2)은 또한 도시되지는 않았지만 회로기판(100)의 짧은 가장자리를 따라서 한 점(point)에서 도전성 패턴영역(102)을 만날 수 있다. 교차점은 도 9에서 짧은 가장자리의 대략 중심으로 도시되지만, 교차점은 짧은 가장자리를 따라서 다른 점이 될 수도 있다. 도 9에 도시된 바와 같이, 삼각형 휨 방지영역(104)은 전술한 도 4 및 도 7의 것보다 긴 사면을 가질 수 있다. 휨 방지부재들(l4)은 휨 방지영역(104)의 보다 긴 사면에 실질적으로 평행하게 신장할 수 있고, 선택적으로 보다 긴 사면과 교차할 수 있다.
도 10은 본 발명의 또 다른 실시예에서 동일한 모서리에서 다른 휨 방지패턴과 다른 기울기를 갖는 하나의 휨 방지패턴을 보여주는 회로기판(100)의 평면도이다.
도 10을 참조하면, 하나의 휨 방지부재(L2)는 동일한 모서리 내의 단일 휨 방지패턴(P2) 내에서 다른 휨 방지부재(L1)와 다른 경사를 가질 수 있다. 특히, 휨 방지부재(L2)는 휨 방지부재(L1)에 대해서 각도를 갖도록 배치될 수 있다. 즉, 적어도 하나의 차수의 휨 방지부재들은 적어도 하나의 다른 차수의 휨 방지부재들에 대해서 다른 각도로 배치될 수 있다. 단일 휨 방지패턴(P2) 내에서 휨 방지부재들을 다른 각도로 배치하는 것은 회로기판(100)의 길고 짧은 면들로부터의 스트레스들을 분산시키는 것을 도와준다. 특히, 다양한 방향으로부터 모서리로 들어오는 스트레스가 서로 각도를 갖는 휨 방지부재들(L1, L2)에 의해서 효율적으로 차단될 수 있다.
도 11은 본 발명의 일 실시예에서 휨 방지패턴을 침투하는 도전성 패턴을 보여주는 회로기판의 평면도이다.
도 11을 참조하면, 도전성 패턴(112)은 휨 방지패턴(P) 내로 침투할 수 있다. 도전성 패턴(112)은 하나 또는 그 이상의 휨 방지부재들을 휨 방지서브부재들(L7)로 나눌 수 있다. 단일 휨 방지부재는 두 휨 방지서브부재들로 나누어질 수 있다. 이러한 배치는 도전성 패턴(112)에 대해 회로기판(100)의 표면 영역을 유지하는 데에 도움이 되고, 이에 의해서 보다 작은 전체적인 반도체 칩 패키지를 가능하게 한다. 즉, 휨 방지패턴(P) 내로 도전성 패턴(112)을 침투시키는 것은 보다 우 수한 디자인 융통성을 발휘하게 한다.
도 12는 본 발명의 다른 실시예에서 휨 방지패턴을 침투하는 솔더볼 패드를 보여주는 회로기판의 평면도이다.
도 12를 참조하면, 솔더범프(140)의 솔더볼 패드(142)는 휨 방지부재 내로 침투할 수 있다. 솔더볼 패드(142)는 하나 또는 그 이상의 휨 방지부재들을 휨 방지서브부재들(L9)로 분할할 수 있다. 단일 휨 방지부재(L)는 두 휨 방지서브부재들로 나누어질 수 있다.
도 13 및 도 14는 본 발명의 일부 실시예들에서 구부러진 휨 방지부재들을 갖는 휨 방지패턴을 보여주는 회로기판의 평면도들이다.
도 13 및 도 14를 참조하면, 휨 방지부재들(L8, L9)은 구부러진(또는 꺾인) 모양을 가질 수 있다. 구부러진 형상의 휨 방지부재들(L8, L9)의 꺾인 점들은 도전성 패턴영역(102)(L8) 또는 도 13에 도시된 바와 같이 회로기판(100)의 중심부를 가리키거나, 또는 도 14에 도시된 바와 같이 회로기판(100)의 중심부(L9)를 가리킬 수 있다.
도 15 및 도 16은 본 발명의 일부 실시예들에서 곡선 형상의 휨 방지부재들을 갖는 휨 방지패턴들(P)을 보여주는 회로기판의 평면도들이다.
도 15 및 도 16을 참조하면, 휨 방지부재들은 곡선 모양(또는 호 모양)을 가질 수 있다. 곡선 형상의 휨 방지부재들의 오목 부분들은 도 15에 도시된 바와 같이 회로기판(100)의 모서리를 지시하거나 또는 도 16에 도시된 바와 같이 회로기판(100)의 중심부를 지시할 수 있다. 곡선 형상의 휨 방지부재들(C1, C2)은 많은 다른 방향으로부터 모서리로 접근하는 스트레스 라인들을 효과적으로 분산시키거나 차단시킬 수 있다.
도 17은 본 발명의 일 실시예에서 회로기판(100)의 긴 가장자리를 따라서 보조패턴(A1)에 의해서 연결되는 다른 모서리들로부터의 휨 방지패턴(P)을 보여주는 회로기판(100)의 평면도이다.
도 17을 참조하면, 인접한 휨 방지패턴들(P)은 회로기판(100)의 긴 가장자리를 따라서 보조패턴(A1)에 의해서 연결될 수 있다. 회로기판(100)의 긴 가장자리를 따라서 보조패턴(A1)은 순서대로 배열되고 도 4를 참조하여 전술한 제 1 및 제 2 패턴들(P1, P2)과 유사하게 휨 방지부재들(CL3, CL4)을 포함할 수 있다. 이 경우, 제 1 패턴(P1) 및 제 2 패턴(P2)의 휨 방지부재들(L0, L1)은 해당 차수들이 서로 연결되도록 보조패턴(A1)의 휨 방지부재들(CL3)에 연결될 수 있다. 이러한 배열은 반도체 칩(120)이 직사각형 모양이고 회로기판(100)의 긴 가장자리를 따라서 긴 경우에 특히 유용하다.
도 18은 본 발명의 다른 실시예에서 회로기판(100)의 짧은 가장자리를 따라서 보조패턴(A1)에 의해서 연결되는 다른 모서리들로부터의 휨 방지패턴(P)을 보여주는 회로기판(100)의 평면도이다.
도 18을 참조하면, 인접한 휨 방지패턴들(P1, P2)은 회로기판(100)의 짧은 가장자리를 따라서 보조패턴(A1)에 의해서 연결될 수 있다. 회로기판(100)의 짧은 가장자리를 따라서 보조패턴(A1)은 순서대로 배열되고 도 4를 참조하여 전술한 제 1 및 제 2 패턴들(P1, P2)과 유사하게 휨 방지부재들(CL3, CL4)을 포함할 수 있다. 이 경우, 제 1 패턴(P1) 및 제 2 패턴(P2)의 휨 방지부재들(L0, L1)은 해당 차수들이 서로 연결되도록 보조패턴(A1)의 휨 방지부재들(CL3)에 연결될 수 있다. 이러한 배열은 반도체 칩(120)이 직사각형 모양이고 회로기판(100)의 짧은 가장자리를 따라서 긴 경우에 특히 유용하다.
도 19는 본 발명의 또 다른 실시예에서 동일 차수가 서로 연결된 휨 방지부재들을 보여주는 회로기판(100)의 평면도이다.
도 19를 참조하면, 모든 휨 방지패턴들은 보조패턴들(A1)에 의해서 서로 연결될 수 있다. 예를 들어, 특정 차수의 휨 방지부재들 모두는 서로 연결될 수 있다. 이러한 배열은 LCD 구동 IC(LDI)에 특히 유용할 수 있는데, 왜냐하면 반도체 칩(120)의 크기가 작고 그 긴 면으로부터 신장하는 수많은 배선패턴들이 있기 때문이다.
도 20은 본 발명의 일 실시예에서 두 모서리 휨 방지패턴들 사이에 삽입된 또 다른 휨 방지패턴을 보여주는 회로기판의 평면도이다.
도 20을 참조하면, 부가적인(보조적인) 휨 방지패턴(A2)이 모서리들 사이의 교차 스트레스를 줄이기 위해서 두 모서리 휨 방지패턴들 사이에 삽입될 수 있다. 부가적인 휨 방지패턴(A2)은 모서리 휨 방지패턴들(P1, P2)의 휨 방지부재들(L0, L1)에 대해서 각을 이루는 하나 또는 그 이상의 부가 휨 방지부재들(CL5)을 포함할 수 있다. 이러한 배열은 회로기판(100)의 가장자리를 따라서, 즉 부가적인 휨 방지패턴(A2)에 직교하여 전파하는 스트레스를 차단하는데 특히 유용하다. 부가적인 휨 방지패턴(A2)은 휨 방지패턴(P)에 대해서 전술한 여하의 형상, 예컨대 호, 직선, 꺾인 선, 구불구불한 선 등을 가질 수 있다. 부가적인 휨 방지패턴(A2)의 휨 방지부재들(CL5)은 또한 다양한 방향으로 전파하는 스트레스를 차단하기 위해서 회로기판(100)의 가장자리를 따라서 다양한 방향으로 배치될 수 있다.
도 21은 본 발명의 일부 실시예들에서 더미영역을 보여주는 회로기판의 평면도이다.
도 21을 참조하면, 더미패턴(160)은 도전성 패턴(102) 내에 배치될 수 있다. 더미패턴(160)은 회로기판(100)의 모서리들에서 스트레스 집중을 줄이거나 최소화하기 위해서 휨 방지패턴(P)과 조화롭게 배치될 수 있다. 더미패턴(160)은 예를 들어, 메쉬, 판, 또는 섬 타입 패턴의 어느 것이 될 수 있다. 전술한 통상적인 기술에서, 더미 패턴은 휨 방지패턴 없이 형성되었고, 그에 의해서 전술한 휨 문제를 악화시켰다. 하지만, 더미패턴(160)이 본 발명의 휨 방지패턴(P)과 함께 형성되면, 더미패턴(160)은 휨 문제를 줄이는 데 도움을 줄 수 있다.
도 22a 내지 도 22c는 회로기판들의 다양한 형태를 보여준다.
도 22a 내지 도 22c를 참조하면, 회로기판(100)은 적어도 세 모서리들 또는 꼭지점들을 갖는 다양한 형태의 다각형, 예컨대 도 22a에서 삼각형 모양, 도 22b에서 오각형 모양, 도 22c에서 다각 형상으로 형성될 수 있다. 즉, 휨 방지패턴(P)의 이용은 회로기판의 모양과 독립적이다. 휨 방지패턴(P)은 다양한 형상의 회로기판들의 모든 모서리들에 형성될 수 있고, 또한 모서리들의 일부에만 형성될 수도 있다. 나아가, 삼각형 및 오각형 모양의 회로기판들의 휨 방지패턴(P)은 직사각형 회로기판(100)에 대해서 전술한 다양한 실시예들의 특징을 포함할 수 있다.
도 23은 솔더 리플로우 공정과 같은 열처리 공정 동안 칩 패키지의 휨을 보여주는 그래프이다.
도 23을 참조하면, 칩 패키지 내에 휨 방지패턴(P)을 개재하는 것은 열처리 공정 동안 칩 패키지에 의해서 겪게되는 회로기판의 모서리에서 스트레스 집중을 감소시키고, 그 결과 휨을 감소시킨다. 도 23에 도시된 바와 같이, 리플로우 공정 동안 고온 범위에서, 통상적인 칩 패키지는 패키지의 모서리에서 휨을 초래하는 50 ㎛ 이상의 휨을 갖는다. 하지만, 고온 범위에서, 본 발명의 일부 실시예들에서 따라서 휨 방지부재들을 갖는 칩 패키지의 휨은 50 ㎛ 아래로 제한되었다. 따라서, 모서리 부분에서 칩 패키지의 휨은 실질적으로 감소되었다. 칩 패키지의 휨을 감소시킴으로써, 칩 패키지의 신뢰성이 향상되고 단선(open connection) 가능성이 감소될 수 있다.
다시 도 4 및 도 19를 참조하면, 반도체 칩 패키지는 사각형 회로기판(100)을 포함할 수 있고, 사각형 회로기판(100)은 두 긴 가장자리들과 두 짧은 가장자리들을 가질 수 있다. 반도체 칩 패키지는 또한 회로기판(100) 상에 배치된 도전성 패턴영역(102) 및 휨 방지패턴(P)을 포함할 수 있다. 휨 방지패턴(P)은 회로기판(100)의 제 1, 제 2, 제 3 및 제 4 모서리들에 각각 배치된 제 1 패턴, 제 2 패턴, 제 3 패턴, 및 제 4 패턴을 포함할 수 있다. 제 1 패턴의 전체적인 방위는 제 2 패턴의 전체적인 방위와 다를 수 있고, 제 1 모서리 및 제 2 모서리는 각각 인접할 수 있다. 제 1 모서리 및 제 3 모서리는 서로 반대편에 있고, 제 1 패턴 및 제 3 패턴은 실질적으로 서로 동일한 방향으로 배치될 수 있다. 제 1 패턴, 제 2 패 턴, 제 3 패턴 및 제 4 패턴은 각각 복수의 휨 방지부재들을 포함할 수 있다. 도 19에 도시된 바와 같이, 제 1 패턴은 제 2 패턴에 제 1 보조패턴에 의해서 연결되고, 제 2 패턴은 제 2 보조패턴에 의해서 제 3 패턴에 연결되고, 제 3 패턴은 제 3 보조패턴에 의해서 제 4 패턴에 연결되고, 제 4 패턴은 제 4 보조패턴에 의해서 제 1 패턴에 연결될 수 있다.
아래에서, 회로기판의 형성 방법에 대한 간략한 설명이 제공된다. 여기에서, 본 발명의 설명의 편의상, 잘-알려진 공정들은 생략된다.
일 실시예에 따르면, 회로기판, 예컨대 도 4에 도시된 바와 같이 휨 방지패턴(P)을 갖는 회로기판의 제조 방법은 전기적으로 절연성 기판(100)의 준비 단계, 기판(100)의 도전성 패턴영역(102) 내에 도전성 패턴(112)을 형성하는 단계, 기판(100)의 제 1 모서리에 제 1 휨 방지패턴을 형성하는 단계, 그리고 기판(100)의 제 2 모서리에 제 2 휨 방지패턴을 형성하는 단계를 포함할 수 있다. 제 1 및 제 2 모서리들은 서로 인접할 수 있다. 제 1 휨 방지패턴 및 제 2 휨 방지패턴은 기판의 내부영역으로부터 기판(100)의 제 1 및 제 2 영역들로 스트레스 필드들이 향하는 것을 막도록 방향지어질 수 있다. 제 1 휨 방지패턴의 전체적인 방위는 제 2 휨 방지패턴의 전체적인 방위와 기판에 대해서 다를 수 있다.
도 24는 부가 공정을 이용하여 휨 방지패턴을 형성하는 방법을 보여준다. 도 25는 식각 공정을 이용하여 휨 방지패턴을 형성하는 방법을 보여준다.
도전성 물질, 예컨대 구리로부터 휨 방지패턴(P)을 형성하는 것은 부가 타입(additive type) 공정 또는 식각 타입(etching type) 공정에 의해서 달성될 수 있다. 도 24에 도시된 바와 같이, 부가 공정에서, 건식 필름 패턴(170), 예컨대 포토레지스트 패턴이 예컨대 구리 포일층(174)과 같은 도전성 물질 포일층을 갖는 코어기판(172) 상에 먼저 형성된다. 코어기판(172)은 유전 물질, 예컨대 글래스 매트로 강화된 폴리머(예를 들어, 에폭시, 폴리이미드, TEFLON 또는 폴리에스테르), 또는 글래스 섬유로 강화된 폴리머로 구성된 라미네이트(laminate)를 포함할 수 있다. 코어기판(172)의 영의 계수(Young's modulus)는 약 233100 내지 약 23300 MPa 범위일 수 있다. 또한, 도전성 물질에 대한 영의 계수는 코어기판의 것보다 클 수 있고, 예컨대 구리의 경우에 120000 MPa일 수 있다. 이어서, 예를 들어 구리 도금이 구리 포일층(174) 위에 구리 패턴을 쌓기 위해서 이용될 수 있다. 건식 필름 패턴(170)에 의해서 덮인 구리 포일층(174) 영역은 그 위에 구리가 도금되지 않을 수 있다. 마지막으로, 건식 필름 패턴(170) 및 건식 필름 패턴(170)에 의해서 덮인 구리 포일층(174)의 일부분이 제거되고, 요구되는 휨 방지패턴(P)이 남겨진다.
도 25에 도시된 식각 공정에서, 적당한 도전성 물질, 예컨대 구리가 도전성 물질 포일층, 예컨대 구리 포일층(174)을 갖는 코어기판(172) 상에 먼저 도금된다.
그 다음, 건식 필름 패턴(170) 예컨대 포토레지스트 패턴이 도금된 구리층(174') 상에 형성된다. 그 다음, 도금된 구리층(174')이 식각되어 건식 필름 패턴(170)에 의해서 노출된 층(174')의 일부분이 제거된다. 마지막으로, 건식 필름 패턴(170)이 도금된 구리층(174')으로부터 벗겨지고, 요구되는 휨 방지패턴(P)이 남겨진다.
도 26a 내지 도 26c는 본 발명의 일부 실시예들에 따라서 코어기판(172) 상 에 솔더 레지스트(도 4에 미도시)를 형성하는 방법을 보여준다.
일단 휨 방지패턴(P)이 코어기판(172) 상에 형성되면, 솔더 레지스트층(180)이 도 26a에 도시된 바와 같이 휨 방지패턴(P) 및 코어기판(172)의 적어도 일부분을 덮도록 형성된다. 솔더 레지스트층(180)은 도 26b에 도시된 바와 같이 휨 방지패턴(P) 위에는 형성되지 않을 수도 있다. 즉, 솔더 레지스트(180)는 휨 방지패턴(P)의 적어도 일부분을 노출한다.
휨 방지패턴(P)을 형성하기 위한 전술한 공정들은 기판(100) 상에 도전성 패턴을 형성하기 위한 공정들과 실질적으로 동시에 수행될 수도 있다. 나아가, 휨 방지패턴(P)은 구리 이외의 물질로 형성될 수도 있다. 예를 들어, 휨 방지패턴(P)은 도 26c에 도시된 바와 같이 솔더 레지스트층(180)을 형성하고 이를 패터닝하여 형성할 수도 있다.
또한, 기판(100)이 한 층 이상을 포함하는 경우, 휨 방지패턴(P)을 형성하기 위한 전술한 공정들은 한 층 이상에 반복될 수 있다. 예를 들어, 휨 방지패턴(P)의 일부분은 제 1 층상의 기판(100)의 제 1 모서리에 형성되고, 휨 방지패턴(P)의 다른 부분은 제 2 층상의 기판(100)의 제 2 모서리에 형성될 수 있다. 이어서 층들은 기판(100)으로 결합될 수 있고, 기판(100)은 하나의 표면 이상 또는 하나 이상의 모서리에 휨 방지패턴(P)을 가질 수 있다.
본 발명의 다른 실시예에서, 구체적으로 도시되지는 않았지만, 예컨대 도 4에 도시된 바와 같은 휨 방지패턴(P)을 갖는 회로기판의 제조 방법은 사각형 전기적 절연성 기판(100)을 준비하는 단계, 기판(100)의 도전성 패턴영역(102) 내에 도 전성 패턴을 형성하는 단계, 기판(100) 상에 도전성 패턴영역(102) 및 휨 방지영역(104)이 중첩되지 않도록 휨 방지영역(104)을 형성하는 단계, 그리고 휨 방지영역(104)의 제 1, 제 2, 제 3 및 제 4 모서리 영역들 각각 상에 제 1, 제 2, 제 3, 및 제 4 휨 방지패턴들을 형성하는 단계를 포함할 수 있다. 휨 방지영역(104)은 기판(100)의 네 모서리들을 포함할 수 있다. 제 1 휨 방지패턴 및 제 2 휨 방지패턴은 기판(100)의 내부영역으로부터 기판(100)의 제 1 및 제 2 모서리 영역들로 스트레스 필드들이 향하는 것을 막기 위해서 서로 다르게 방향지어질 수 있다.
다른 실시예에서, 제 1 휨 방지패턴을 형성하는 단계는 제 1 모서리 영역 상에 복수의 휨 방지부재들을 형성하는 단계를 포함하고, 제 2 휨 방지패턴을 형성하는 단계는 제 2 모서리 영역 상에 복수의 휨 방지부재들을 형성하는 단계를 포함할 수 있다. 이 경우에, 제 1 모서리 영역 상의 휨 방지부재들은 제 2 모서리 영역들 상의 휨 방지부재들에 대해서 각을 갖도록 배치될 수 있다.
휨 방지부재들은 도전성 패턴과 동일한 물질로 형성될 수 있다. 선택적으로, 휨 방지부재들은 도전성 패턴과 다른 물질로 형성될 수도 있다. 이 경우에, 휨 방지부재들은 솔더 레지스트 물질로 형성될 수 있다.
전술한 회로기판의 형성 방법의 모두가 여기에 제공되지는 않았지만, 해당기술 분야에서 통상의 지식을 가진 자라면 도 4 및 도 24 내지 도 26c 및 다른 알려진 어셈블리 기술을 참조하여 설명된 방법들을 이용하여 본 출원의 회로기판의 형성 방법을 이해할 수 있다.
이 명세서 전반에 걸쳐서, 참조 "일 실시예" 또는 "실시예"는 그 실시예와 관련하여 설명된 특정한 특색, 구조, 또는 특징이 본 발명의 적어도 하나의 실시예 내에 포함된 것을 의미한다. 따라서, 이 명세서의 전반에 걸쳐서, 문구 "일 실시예에서" 또는 "실시예에서"는 반드시 동일한 실시예를 지시하지는 않는다. 나아가, 특정한 특색, 구조 또는 특징들은 하나 또는 그 이상의 실시예들에서 적절한 방법으로 조합될 수 있다.
다양한 동작들이 본 발명을 이해하는 데 가장 도움이 되는 형태로 복수의 분리된 단계들로 설명될 수 있다. 그러나, 단계들이 설명된 순서는 그 단계들이 그 순서에 의존하거나 또는 그 단계들이 수행되는 순서가 그 단계들이 나타나는 순서에 따르는 것을 의미하지 않는다.
이상의 설명은 단지 본 발명을 넓은 범위에서 설명하기 위한 것이고, 본 발명을 제한하는 것으로 해석되지 않아야 한다. 본 발명의 일부 예시적인 실시예들이 설명되었지만, 해당 기술분야에서 통상의 지식을 가진 자라면 본 발명의 새로운 교시 및 장점 내에서 많은 변형이 가해질 수 있음을 이해할 수 있다. 이에 따라, 모든 이러한 변형이 청구항 내에 정의된 본 발명의 범위 내에 포함되어야 한다. 따라서, 이상의 설명은 본 발명의 예시의 목적으로 제공되고, 본 발명은 전술한 특정 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 본 발명은 하기의 청구항 및 그 등가물에 의해서 한정된다.
도 1은 반도체 칩을 포함하는 통상적인 반도체 칩 패키지를 보여주는 평면도이고;
도 2는 도 1에 도시된 반도체 칩 패키지를 포함하는 통상적인 전자 소자를 보여주는 단면도이고;
도 3a 및 도 3b는 회로기판의 스트레스 등고선을 보여주는 그래프이고;
도 4는 본 발명의 일 실시예에 따른 반도체 칩 패키지를 보여주는 평면도이고;
도 5는 스트레스 라인들을 보여주기 위한 회로기판의 개략도이고;
도 6은 본 발명의 일부 실시예들에서 회로기판의 모서리를 보여주는 분해도이고;
도 7은 본 발명의 일 실시예에서 도전성 패턴영역에서 끝나는 휨 방지패턴을 보여주는 회로기판의 평면도이고;
도 8은 본 발명의 일 실시예에서 회로기판의 긴 가장자리 상에서 만나는 다른 모서리들로부터의 휨 방지패턴을 보여주는 회로기판의 평면도이고;
도 9는 본 발명의 일 실시예에서 회로기판의 짧은 가장자리 상에서 만나는 다른 모서리들로부터의 휨 방지패턴을 보여주는 회로기판의 평면도이고;
도 10은 본 발명의 일 실시예에서 다른 휨 방지패턴과 다른 기울기를 갖는 하나의 휨 방지패턴을 보여주는 회로기판의 평면도이고;
도 11은 본 발명의 일 실시예에서 휨 방지패턴을 침투하는 도전성 패턴을 보 여주는 회로기판의 평면도이고;
도 12는 본 발명의 일 실시예에서 휨 방지패턴을 침투하는 솔더볼 패드를 보여주는 회로기판의 평면도이고;
도 13 및 도 14는 본 발명의 일부 실시예들에서 휨 방지부재들을 갖는 휨 방지패턴을 보여주는 회로기판의 평면도들이고;
도 15 및 도 16은 본 발명의 일부 실시예들에서 곡선 형상의 휨 방지부재들을 갖는 휨 방지패턴을 보여주는 회로기판의 평면도들이고;
도 17은 본 발명의 일 실시예에서 회로기판의 긴 가장자리를 따라서 보조패턴에 의해서 연결되는 다른 모서리들로부터의 휨 방지패턴을 보여주는 회로 기판의 평면도이고;
도 18은 본 발명의 일 실시예에서 회로기판의 짧은 가장자리를 따라서 보조패턴에 의해서 연결되는 다른 모서리들로부터의 휨 방지패턴을 보여주는 회로기판의 평면도이고;
도 19는 본 발명의 일 실시예에서 그 동일 차수가 서로 연결된 휨 방지부재들을 보여주는 회로기판의 평면도이고;
도 20은 본 발명의 일 실시예에서 두 모서리 휨 방지패턴들 사이에 삽입된 또 다른 휨 방지패턴을 보여주는 회로기판의 평면도이고;
도 21은 본 발명의 일부 실시예들에서 더미영역을 보여주는 회로기판의 평면도이고;
도 22a 내지 도 22c는 본 발명의 일부 실시예들에서 회로기판들의 다양한 형 태를 보여주는 평면도이고;
도 23은 열처리 공정 동안 칩 패키지의 휨을 보여주는 그래프이고;
도 24는 부가 공정을 이용하여 휨 방지패턴을 형성하는 방법을 보여주고;
도 25는 식각 공정을 이용하여 휨 방지패턴을 형성하는 방법을 보여주고; 그리고
도 26a 내지 도 26c는 본 발명의 일부 실시예들에 따라서 코어기판 상에 솔더 레지스트를 형성하는 방법을 보여준다.

Claims (50)

  1. 기판; 및
    상기 기판 상에 배치된 휨 방지패턴을 포함하고, 상기 휨 방지패턴은 상기 기판의 제 1 모서리에 제 1 패턴 및 상기 기판의 제 2 모서리에 제 2 패턴을 포함하고, 상기 제 1 모서리 및 상기 제 2 모서리는 서로 인접하고,
    상기 제 1 패턴의 전체적인 방위는 상기 기판에 대한 상기 제 2 패턴의 전체적인 방위와 다른 것을 특징으로 하는 회로기판.
  2. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴은 서로 끊어진 것을 특징으로 하는 회로기판.
  3. 제 1 항에 있어서, 상기 기판은 다층 인쇄회로기판(PCB)을 포함하고, 상기 제 1 패턴 및 상기 제 2 패턴은 상기 PCB 내의 서로 다른 층들 상에 배치된 것을 특징으로 하는 회로기판.
  4. 제 1 항에 있어서, 상기 제 1 패턴의 적어도 일부분의 장축은 상기 제 2 패턴의 적어도 일부분의 장축에 대해서 각을 이루도록 방향지어진 것을 특징으로 하는 회로기판.
  5. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴은 상기 기판의 내부영역으로부터 상기 기판의 제 1 및 제 2 모서리들로 향하는 스트레스 라인들과 교차하도록 방향지어진 것을 특징으로 하는 회로기판.
  6. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴 각각은 복수의 휨 방지부재들을 포함하는 것을 특징으로 하는 회로기판.
  7. 제 6 항에 있어서, 상기 휨 방지부재들은 직선, 구불구불한 선, 꺾인 선, 곡선, 부분적인 곡선 및 그 조합을 포함하는 것을 특징으로 하는 회로기판.
  8. 제 6 항에 있어서, 상기 기판의 내부영역 내에 배치된 도전성 패턴영역을 더 포함하고, 상기 휨 방지부재들의 적어도 하나의 일단은 상기 도전성 패턴영역과 접하는 것을 특징으로 하는 회로기판.
  9. 제 8 항에 있어서, 상기 도전성 패턴영역은 도전성 패턴을 포함하고, 상기 도전성 패턴은 상기 휨 방지부재들의 적어도 하나를 침투해서 상기 적어도 하나의 휨 방지부재가 복수의 휨 방지서브부재들로 분할된 것을 특징으로 하는 회로기판.
  10. 제 6 항에 있어서, 상기 기판 상에 배치된 복수의 솔더볼 패드들을 더 포함하고, 상기 솔더볼 패드들의 적어도 하나는 상기 제 1 패턴을 침투하여 상기 적어 도 하나의 휨 방지부재가 복수의 휨 방지서브부재들로 분할된 것을 특징으로 하는 회로기판.
  11. 제 6 항에 있어서, 상기 휨 방지부재들은 꺾인 형상이고, 상기 휨 방지부재들의 꺾인 점은 상기 회로기판의 중심부를 향하는 것을 특징으로 하는 회로기판.
  12. 제 6 항에 있어서, 상기 휨 방지부재들은 꺾인 형상이고, 상기 휨 방지부재들의 꺾인 점은 상기 회로기판의 중심부로부터 멀어지는 것을 특징으로 하는 회로기판.
  13. 제 6 항에 있어서, 상기 기판의 중심부로부터 상기 제 1 모서리로 신장하는 축은 상기 휨 방지부재들의 적어도 하나와 90도 각도로 교차하는 것을 특징으로 하는 회로기판.
  14. 제 6 항에 있어서, 상기 제 1 패턴 내의 상기 휨 방지부재들의 길이는 상기 제 1 모서리로부터 멀어질수록 점차 증가하는 것을 특징으로 하는 회로기판.
  15. 제 6 항에 있어서, 상기 제 1 및 제 2 패턴들의 상기 휨 방지부재들의 적어도 하나는 상기 제 1 및 제 2 패턴들의 다른 휨 방지부재와 평행한 것을 특징으로 하는 회로기판.
  16. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴은 상기 기판의 긴 가장자리를 따라서 보조패턴에 의해서 연결된 것을 특징으로 하는 회로기판.
  17. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴은 상기 기판의 짧은 가장자리를 따라서 보조패턴에 의해서 연결된 것을 특징으로 하는 회로기판.
  18. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴 사이에 배치된 부가 패턴을 더 포함하고, 상기 부가 패턴은 하나 또는 그 이상의 부가 휨 방지부재들을 포함하는 것을 특징으로 하는 회로기판.
  19. 제 18 항에 있어서, 상기 하나 또는 그 이상의 부가 휨 방지부재들은 상기 제 1 패턴 또는 상기 제 2 패턴의 휨 방지부재들에 대해서 각을 갖도록 배치된 것을 특징으로 하는 회로기판.
  20. 제 1 항에 있어서, 상기 제 1 패턴은 상기 기판의 긴 가장자리 상에서 상기 제 2 패턴과 접하는 것을 특징으로 하는 회로기판.
  21. 제 20 항에 있어서, 상기 제 1 패턴은 상기 긴 가장자리의 중심에서 상기 제 2 패턴과 접하는 것을 특징으로 하는 회로기판.
  22. 제 1 항에 있어서, 상기 제 1 패턴은 상기 기판의 짧은 가장자리 상에서 상기 제 2 패턴과 접하는 것을 특징으로 하는 회로기판.
  23. 제 1 항에 있어서, 상기 제 1 및 제 2 패턴들과 인접한 상기 기판의 내부영역 내에 배치된 더미패턴을 더 포함하는 것을 특징으로 하는 회로기판.
  24. 제 23 항에 있어서, 상기 더미패턴은 메쉬 타입 패턴, 판 타입 패턴 및 섬 타입 패턴의 하나인 것을 특징으로 하는 회로기판.
  25. 제 1 항에 있어서, 상기 기판은 적어도 세 모서리들을 갖는 다각형인 것을 특징으로 하는 회로기판.
  26. 제 25 항에 있어서, 상기 다각형은 직사각형 타입, 삼각형 타입 및 오각형 타입의 하나인 것을 특징으로 하는 회로기판.
  27. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴은 해당 모서리를 양분하는 축에 직교하는 방향을 따라서 신장하는 것을 특징으로 하는 회로기판.
  28. 제 1 항에 있어서, 상기 제 1 패턴 및 상기 제 2 패턴의 장축은 상기 기판의 해당 모서리를 형성하는 두 가장자리들을 교차하도록 배열된 것을 특징으로 하는 회로기판.
  29. 제 1 항에 있어서, 상기 제 1 및 제 2 패턴의 일단 또는 양단은 상기 모서리들을 형성하는 상기 가장자리들로부터 이격된 것을 특징으로 하는 회로기판.
  30. 도전성 패턴영역 및 상기 도전성 패턴영역에 의해서 한정된 휨 방지영역을 갖는 기판; 및
    상기 휨 방지영역 상에 배치된 휨 방지패턴을 포함하고, 상기 휨 방지패턴은 상기 기판의 제 1 모서리에서 상기 기판에 대해서 집합적으로 제 1 방위를 정의하는 제 1 군의 휨 방지부재들을 포함하는 제 1 패턴 및 상기 기판의 제 2 모서리에서 상기 기판에 대해서 집합적으로 제 2 방위를 정의하는 제 2 군의 휨 방지부재들을 포함하는 제 2 패턴을 포함하고, 상기 제 1 모서리 및 상기 제 2 모서리는 서로 인접하고,
    상기 제 1 방위는 상기 제 2 방위와 다르고,
    상기 제 1 및 제 2 패턴들의 상기 휨 방지부재들은 서로 끊긴 것을 특징으로 하는 회로기판.
  31. 제 30 항에 있어서, 상기 제 1 모서리 내의 상기 휨 방지부재들의 모두는 상기 가판에 대해서 동일한 방위로 배열되고, 상기 제 2 모서리 내의 상기 휨 방지부 재들의 모두는 상기 기판에 대해서 동일한 방위로 배열된 것을 특징으로 하는 회로기판.
  32. 제 30 항에 있어서, 상기 기판은 직사각형 기판이고, 상기 직사각형 기판은 두 긴 가장자리들 및 두 짧은 가장자리들을 갖고,
    상기 회로기판은 상기 도전성 패턴영역 상에 배치된 도전성 패턴을 더 포함하고,
    상기 휨 방지패턴은 상기 직사각형 기판의 제 3 모서리에 제 3 패턴을 더 포함하고, 상기 제 1 모서리 및 상기 제 3 모서리는 서로 반대로 배치되고, 상기 제 1 패턴 및 상기 제 3 패턴은 동일한 방향을 따라서 방향지어진 것을 특징으로 하는 회로기판.
  33. 제 30 항에 있어서, 상기 휨 방지부재들의 적어도 하나의 폭은 그 장축을 따라서 변하는 것을 특징으로 하는 회로기판.
  34. 제 30 항에 있어서, 상기 제 1 패턴 또는 상기 제 2 패턴의 휨 방지부재들 가운데 상기 기판의 해당 모서리에 인접하게 배치된 하나는 상기 기판의 상기 해당 모서리로부터 멀리 배치된 다른 휨 방지부재보다 작은 것을 특징으로 하는 회로기판.
  35. 제 30 항에 있어서, 상기 휨 방지패턴은 상기 도전성 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 회로기판.
  36. 제 30 항에 있어서, 상기 휨 방지패턴은 상기 도전성 패턴과 다른 물질을 포함하는 것을 특징으로 하는 회로기판.
  37. 제 30 항에 있어서, 상기 휨 방지패턴은 솔더 레지스트 물질을 포함하는 것을 특징으로 하는 회로기판.
  38. 기판;
    상기 기판의 내부영역 내에 한정된 도전성 패턴영역;
    상기 도전성 패턴영역의 외측에 상기 기판의 모서리들 내에 한정된 휨 방지영역;
    상기 도전성 패턴영역 상에 배치된 도전성 패턴;
    상기 도전성 패턴영역 상에 배치된 복수의 본드핑거들;
    상기 도전성 패턴영역 상에 배치된 복수의 솔더볼 패드들;
    상기 기판 상에 배치되고 복수의 본드패드들을 갖고, 상기 본드패드의 적어도 하나는 상기 본드핑거의 적어도 하나에 전기적으로 연결된, 반도체 칩; 및
    상기 휨 방지영역 상에 배치된 휨 방지패턴을 포함하고, 상기 휨 방지패턴은,
    상기 기판의 제 1 모서리에 제 1 패턴 및 상기 기판의 제 2 모서리에 제 2 패턴을 포함하고, 상기 제 1 모서리 및 상기 제 2 모서리는 서로 인접하고, 상기 제 1 패턴 및 상기 제 2 패턴은 서로 끊기고,
    상기 제 1 패턴의 전체적인 방위는 상기 제 2 패턴의 전체적인 방위와 상기 기판에 대해서 서로 다른 것을 특징으로 하는 회로기판.
  39. 전기적으로 절연성 기판을 제공하는 단계;
    상기 기판의 도전성 패턴영역 내에 도전성 패턴을 형성하는 단계;
    상기 기판의 제 1 모서리에 제 1 휨 방지패턴을 형성하는 단계; 및
    상기 기판의 제 2 모서리에 제 2 휨 방지패턴을 형성하는 단계를 포함하고,
    상기 제 1 모서리 및 상기 제 2 모서리는 서로 인접하고,
    상기 기판에 대한 상기 제 1 패턴의 전체적인 방위는 상기 기판에 대한 상기 제 2 패턴의 전체적인 방위와 서로 다른 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  40. 제 39 항에 있어서, 상기 제 1 휨 방지패턴 및 상기 제 2 휨 방지패턴은 서로 끊긴 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  41. 제 39 항에 있어서, 상기 기판은 다층 인쇄회로기판(PCB)을 포함하고, 상기 제 1 휨 방지패턴 및 상기 제 2 휨 방지패턴은 상기 PCB 내에의 서로 다른 층상에 형성된 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  42. 제 39 항에 있어서, 상기 제 1 휨 방지패턴 및 상기 제 2 휨 방지패턴 각각은 서로 이격된 하나 또는 그 이상의 휨 방지부재들을 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  43. 제 42 항에 있어서, 상기 제 1 모서리 내의 상기 휨 방지부재들 모두는 상기 기판에 대해서 동일한 방위로 배열되고, 상기 제 2 모서리 내의 상기 휨 방지부재들의 모두는 상기 기판에 대해서 동일한 방위로 배열된 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  44. 제 42 항에 있어서, 상기 휨 방지부재들은 상기 도전성 패턴과 다른 물질로 형성된 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  45. 제 39 항에 있어서, 상기 제 1 및 제 2 휨 방지패턴들을 형성하는 단계는,
    도전성 물질의 포일층을 갖는 코어기판 상에 건식 필름 패턴을 형성하는 단계;
    상기 포일층 상으로 도전성 물질을 도금하는 단계; 및
    상기 건식 필름 패턴 및 상기 포일층의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  46. 제 39 항에 있어서, 상기 제 1 및 제 2 휨 방지패턴들을 형성하는 단계는,
    도전성 물질의 포일층을 갖는 코어기판 상으로 도전성 물질을 도금하여 도금된 도전성 물질층을 형성하는 단계;
    상기 도금된 도전성 물질층 상에 건식 필름 패턴을 형성하는 단계;
    상기 건식 필름 패턴에 의해서 노출된 상기 도금된 도전성 물질층 부분을 제거하기 위해서 상기 도금된 도전성 물질층을 식각하는 단계; 및
    상기 건식 필름 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  47. 제 39 항에 있어서, 상기 제 1 및 제 2 휨 방지패턴을 형성하는 단계는 상기 기판 상에 솔더 레지스트층을 형성하고 상기 솔더 레지스트층을 패터닝하는 것을 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  48. 제 39 항에 있어서, 상기 기판 위에 솔더 레지스트층을 형성하는 단계를 더 포함하는 것을 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  49. 제 48 항에 있어서, 상기 솔더 레지스트층은 상기 제 1 및 제 2 휨 방지패턴들의 적어도 하나의 적어도 일부분을 덮는 것을 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
  50. 제 48 항에 있어서, 상기 솔더 레지스트층은 상기 제 1 및 제 2 휨 방지패턴들의 적어도 하나의 일부분을 노출하는 것을 포함하는 것을 특징으로 하는 휨 방지 회로기판의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10342127B2 (en) 2016-11-14 2019-07-02 Samsung Electronics Co., Ltd Electronic device including a reinforced printed circuit board
KR102154360B1 (ko) * 2019-10-24 2020-09-09 아시아나아이디티 주식회사 무선 자기센서 모듈

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5625250B2 (ja) * 2009-03-30 2014-11-19 凸版印刷株式会社 半導体装置
JP2011108929A (ja) * 2009-11-19 2011-06-02 Murata Mfg Co Ltd 回路基板および回路基板の製造方法
JP5184578B2 (ja) * 2010-05-20 2013-04-17 古河電気工業株式会社 プリント配線基板
US10090071B2 (en) 2012-12-28 2018-10-02 Ge-Hitachi Nuclear Energy Americas Llc Systems and methods for disposing of one or more radioactive components from nuclear reactors of nuclear plants
JP6281181B2 (ja) * 2013-02-15 2018-02-21 株式会社村田製作所 多層樹脂配線基板および基板モジュール
US9355967B2 (en) 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
CN108738366B (zh) 2017-02-20 2022-03-15 新电元工业株式会社 电子装置
EP3961690A4 (en) * 2019-05-15 2022-06-01 Huawei Technologies Co., Ltd. CHIP ENCAPSULATING APPARATUS AND METHOD FOR MAKING IT
KR20210101764A (ko) * 2020-02-11 2021-08-19 삼성전자주식회사 인쇄회로기판 조립체 및 이를 포함하는 전자 장치
KR20220027535A (ko) 2020-08-27 2022-03-08 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS609315B2 (ja) * 1981-12-01 1985-03-09 株式会社日本コインコ 磁気インキ文字読取装置
JPS6210463U (ko) * 1985-07-02 1987-01-22
JPH069315B2 (ja) * 1987-03-30 1994-02-02 株式会社日立製作所 多層プリント板及びその製造方法
JPH0451582A (ja) * 1990-06-20 1992-02-20 Nec Corp 混成集積回路装置
JPH0715144A (ja) * 1993-06-16 1995-01-17 Toshiba Corp マルチチップモジュール用セラミックス多層基板
JPH0997967A (ja) * 1995-09-29 1997-04-08 Fujikura Ltd フレキシブルプリント配線板の製造方法
JPH11103137A (ja) * 1997-09-29 1999-04-13 Canon Inc フレキシブルプリント回路基板および格子状に配列された複数の接続端子を有する電子部品を実装したプリント配線基板
JP4553466B2 (ja) * 2000-09-05 2010-09-29 パナソニック株式会社 プリント回路基板
JP2003218542A (ja) * 2002-01-25 2003-07-31 Dainippon Printing Co Ltd 多層配線基板多面付け体およびその製造方法
JP2004288660A (ja) * 2003-01-29 2004-10-14 Kyocera Corp 配線基板
JP2005167141A (ja) * 2003-12-05 2005-06-23 Ibiden Co Ltd プリント配線板の製造方法及び多層プリント配線板
JP2006108289A (ja) * 2004-10-04 2006-04-20 Yazaki Corp プリント配線板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10342127B2 (en) 2016-11-14 2019-07-02 Samsung Electronics Co., Ltd Electronic device including a reinforced printed circuit board
KR102154360B1 (ko) * 2019-10-24 2020-09-09 아시아나아이디티 주식회사 무선 자기센서 모듈

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