JPH09246384A - ヒューズ素子およびそれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ヒューズ構成部材のシート抵抗を低くしたり
膜厚を厚くしたり、さらには素子面積を拡大することな
く低抵抗化されたヒューズ素子を提供する。 【解決手段】 第１のヒューズ構成部材６および第２の
ヒューズ構成部材８が層間絶縁膜７を介して積層方向に
形成され、これらが相互に並列接続されたヒューズ素子
１である。各ヒューズ構成部材６，８はポリシリコンに
より形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体基板上に作り
込まれたヒューズ素子およびそれを用いた半導体集積回
路装置に適用して有効な技術に関する。

【０００２】

【従来の技術】半導体基板上に所定の回路素子を形成し
た半導体集積回路装置においては、たとえば不良ビット
の救済やＰＲＯＭ（Programmable Read Only Memory)に
おける情報の書き込みなどのためにヒューズ素子が用い
られている。

【０００３】すなわち、不良ビットの救済について具体
的に説明すれば、救済対象となる回路上のあるノードに
ヒューズ素子を形成しておき、通常はこのヒューズ素子
側の電位（たとえばLow)に固定し、救済の必要が生じた
場合には、ヒューズ素子を切断して反対の電位（たとえ
ばHigh）を開放して回路動作をさせるようにしている
（図４参照）。このときの救済がＳＲＡＭ（Static Ran
dom Access Memory)などにおけるメモリセルの場合に
は、ビット線をプリチャージする負荷ＭＯＳと電源との
間にヒューズ素子を形成しておき、電流不良ビット線で
はヒューズ素子を切断してこれを冗長ビット線と入れ替
えるようにしている（図５参照）。

【０００４】したがって、非切断の状態ではヒューズ素
子を介して電流が流れるため、ビット線のプリチャージ
など所望の性能を確保するためにはヒューズ素子にも通
常の配線と同程度に多くの電流が流れるようにしなけれ
ばならない。

【０００５】ここで、たとえば、株式会社培風館発行、
「超高速ディジタル・デバイス・シリーズ 超高速ＭＯ
Ｓデバイス」（昭和61年 2月10日発行）、P330〜P331に
て詳しく記載されているように、ヒューズ素子はポリシ
リコンにより形成された１層構造となっている。よっ
て、ヒューズ素子に流れる電流はポリシリコンのシート
抵抗で決まることになるので、電流を多くするには、
(1).ポリシリコンのシート抵抗を低くする、(2).ヒュー
ズ素子の膜厚を厚くする、(3).ヒューズ素子の幅を太く
する、(4).ヒューズ素子を同時に多数本作り込んで本数
を増やす、ことなどが考えられる。

【０００６】

【発明が解決しようとする課題】しかし、このような手
段では次のような問題があることが本発明者により指摘
された。つまり、(1) の場合では、一般にヒューズとな
るポリシリコンはたとえばＭＯＳトランジスタのゲート
などとしても用いられているため、シート抵抗を低くす
ると他の回路素子の特性が変動し製品全体の特性に影響
が出る、(2) の場合では、段差が大きくなりエッチング
残り等回路素子の加工性に問題が出る、(3) 、(4) の場
合では、ヒューズ素子の面積が大きくなってチップサイ
ズの増大となる、という問題である。

【０００７】そこで、本発明の目的は、ヒューズ構成部
材のシート抵抗を低くすることなくヒューズ素子を低抵
抗化することのできる技術を提供することにある。

【０００８】本発明の他の目的は、膜厚を厚くしたり素
子面積を拡大することなくヒューズ素子を低抵抗化する
ことのできる技術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】すなわち、本発明によるヒューズ素子は半
導体基板上に作り込まれて切断により電流経路を遮断す
るヒューズ素子であり、複数のヒューズ構成部材が絶縁
層を介して積層方向に形成され、これらが相互に並列接
続されていることを特徴とするものである。このヒュー
ズ素子においては、ヒューズ構成部材は２層に積層する
ことが望ましい。また、ヒューズ構成部材はポリシリコ
ンまたはポリシリコンと高融点金属シリサイドとからな
るポリサイドにより形成することができる。

【００１２】また、本発明による半導体集積回路装置は
このようなヒューズ素子が用いられていることを特徴と
するものである。

【００１３】上記した手段によれば、ヒューズ構成部材
自体のシート抵抗を低くすることなくヒューズ素子を低
抵抗化することができる。また、ヒューズ構成部材の膜
厚を厚くすることなく、あるいは、ヒューズ構成部材の
幅を太くしたりヒューズ素子を同時作り込んで本数を増
加したりすることなくヒューズ素子を低抵抗化すること
ができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００１５】（実施の形態１）図１は本発明の一実施の
形態であるヒューズ素子を示す平面図、図２は図１のII
−II線に沿う断面図、図３は図１のヒューズ素子形成の
ためのプロセスフローを示す断面図、図４は図１のヒュ
ーズ素子が用いられた半導体集積回路装置の一部を示す
回路図である。

【００１６】本実施の形態のヒューズ素子１はコンタク
ト層２を介して配線層３間に掛け渡すようにして形成さ
れたもので、図１に示す場合には２本のヒューズ素子１
が表されている。

【００１７】ヒューズ素子１は、図２に詳しく示すよう
に、半導体基板４に堆積されたたとえばＳｉＯ₂ よりな
るフィールド酸化膜（絶縁層）５上に下層に位置する第
１のヒューズ構成部材６が形成され、さらにたとえば同
じくＳｉＯ₂ よりなる層間絶縁膜（絶縁層）７上に上層
に位置する第２のヒューズ構成部材８が形成されてい
る。なお、第２のヒューズ構成部材８上にはたとえばＳ
ｉＮよりなる層間絶縁膜（絶縁層）９が形成されてい
る。

【００１８】第１のヒューズ構成部材６と第２のヒュー
ズ構成部材８とは第１のヒューズ構成部材６に到達する
ようにして層間絶縁膜７に穿孔されたコンタクトホール
１０に第２のヒューズ構成部材８が侵入して電気的に接
続されており、第２のヒューズ構成部材８とコンタクト
層２とは同じように第２のヒューズ構成部材８に到達す
るようにして層間絶縁膜９に穿孔されたコンタクトホー
ル１１にコンタクト層２が侵入して電気的に接続されて
いる。したがって、本実施の形態のヒューズ素子１で
は、第１および第２のヒューズ構成部材６，８が層間絶
縁膜７を介して積層方向に形成され、且つ、これらが相
互に並列接続された構造となっている。

【００１９】そして、コンタクト層２が配線層３と電気
的に接続されており、前記した構造のヒューズ素子１を
介して配線層３間が電気的に接続される。

【００２０】それぞれのヒューズ構成部材６，８はたと
えばリン処理されたポリシリコンにより形成されてい
る。但し、ポリシリコンにはヒ素など他の５価の原子、
あるいはホウ素など３価の原子がドーピングされていて
もよく、さらに、ヒューズ構成部材６，８にはこのよう
なポリシリコンと高融点金属シリサイドとからなるポリ
サイド（＝ポリシリコンの安定性とシリサイドの低抵抗
の２つの特徴を同時に満たすことができる）を用いても
よい。なお、これら以外にも、たとえばアルミニウムや
ニクロムのようなメタルを用いてもよい。但し、メタル
を用いた場合には、ヒューズ素子切断時のレーザパワー
マージンが小さく切断したメタルが飛散して異物となっ
たり、ヒューズ素子の下地が傷つけられたりする事態が
想定されるので、この点に十分配慮する必要があるもの
と思われる。

【００２１】このような構造を有するヒューズ素子１は
図３に示すプロセスを経て形成される。なお、ここでは
ヒューズ素子１がＭＯＳＦＥＴ１９と同時に形成される
場合が一例として示されているが、このような形成方法
に限定されるものではない。

【００２２】先ず、図３（ａ）に示すように、たとえば
ｐ形の半導体領域１２にｎ形のソース・ドレイン領域１
３ａ，１４ａが形成され、さらにゲート酸化膜１５およ
びフィールド酸化膜５が形成された半導体基板４上にポ
リシリコンを堆積して所定形状にエッチングし、ゲート
酸化膜１５上にゲート電極１６を、フィールド酸化膜５
上に第１のヒューズ構成部材６を構成する。

【００２３】次に、図３（ｂ）に示すように、層間絶縁
膜７を堆積してソース・ドレイン領域１３ａ，１４ａお
よび第１のヒューズ構成部材６の両端に到達するように
コンタクトホール１０を穿孔し、ここでもポリシリコン
を堆積して所定形状にエッチングしてそれぞれソース・
ドレイン電極１３ｂ，１４ｂおよび第２のヒューズ構成
部材８とする。

【００２４】その後、図３（ｃ）に示すように、層間絶
縁膜９を堆積して第２のヒューズ構成部材８の両端に到
達するようにコンタクトホール１１を穿孔し、たとえば
アルミニウムを堆積して所定形状にエッチングしてたと
えばＭＯＳＦＥＴ１９と接続される配線層１７および図
１に示す配線層３とヒューズ素子１とを接続するコンタ
クト層２とする。これにより、ＭＯＳＦＥＴ１９、なら
びに層間絶縁膜７を介して積層方向に形成された第１お
よび第２のヒューズ構成部材６，８が並列接続された構
造のヒューズ素子１が形成される。よって、ヒューズ素
子１を形成するための特別なプロセス工程は一切必要さ
れず、従来技術の延長で容易にヒューズ素子１の低抵抗
化が行なわれる。

【００２５】なお、本実施の形態では上層に位置する第
２のヒューズ構成部材８がコンタクト層２と接続されて
いるが、下層に位置する第１のヒューズ構成部材６を接
続するようにしてもよい。

【００２６】ここで、第１および第２のヒューズ構成部
材６，８が並列接続されたヒューズ素子１では、各ヒュ
ーズ構成部材６，８の抵抗値をｒ［Ω］とすると、全体
の合成抵抗ＲはＲ＝ｒ² ／２ｒ＝ｒ／２［Ω］となる。
１層構造の従来のヒューズ素子の場合の抵抗ＲはＲ＝ｒ
［Ω］であるから、本ヒューズ素子１では半分に低抵抗
化されたことになる。

【００２７】このように本実施の形態のヒューズ素子１
によれば、積層した複数のヒューズ構成部材６，８を並
列接続して抵抗値を低減しているので、ヒューズ構成部
材６，８自体のシート抵抗を低くすることなくヒューズ
素子１の低抵抗化が実現される。これにより、他の回路
素子に特性変動が発生することなくヒューズ素子１の抵
抗値を低くすることが可能になる。

【００２８】また、各ヒューズ構成部材６，８の膜厚を
厚くすることなくヒューズ素子１が低抵抗化できるの
で、段差の拡大による回路素子の加工性悪化を招来する
ことがない。

【００２９】さらに、ヒューズ構成部材６，８の幅を太
くしたり、ヒューズ素子を同時作り込んで本数を増加し
たりせずにヒューズ素子１が低抵抗化されるので、ヒュ
ーズ素子１の面積は従来のものより広くなることもな
く、チップサイズの増大にはならない。

【００３０】本ヒューズ素子１が用いられた半導体集積
回路装置の一例を図４に示す。この回路図ではヒューズ
素子１が用いられた部分が示されている。

【００３１】同図では救済対象となる回路上のノード１
８のグランド側にヒューズ素子１が形成され、電源側に
ｐＭＯＳ２０が形成されている。非救済時ではｐＭＯＳ
２０を駆動するゲート電極にはHighレベルの電位が印加
されており、よって、ノード１８にはヒューズ素子１側
の電位であるLow レベルが現れるようになっている。そ
して、救済する場合には、ヒューズ素子１を切断してｐ
ＭＯＳ２０のゲート電極にLow レベルの電位を印加すれ
ば、ノード１８はHighレベルとなって所定の回路が動作
される。

【００３２】ここで、救済するためにヒューズ素子１を
切断する場合、本実施の形態では、メタルではなくポリ
シリコンによりヒューズ素子１が低抵抗化されているの
で、切断時におけるレーザパワーマージンを大きくとる
ことが可能となり、切断したメタルの飛散による異物発
生やヒューズ素子１の下地毀損は未然に防止される。

【００３３】（実施の形態２）図５は本発明の一実施の
形態によるヒューズ素子が用いられた他の半導体集積回
路装置の一部を示す回路図である。

【００３４】図示する回路図ではＳＲＡＭにおける電流
不良の救済にヒューズ素子１が用いられており、ビット
線ＢＬをプリチャージする２つの負荷ＭＯＳ２１ａ，２
１ｂと電源Vcc との間にヒューズ素子１が形成され、メ
モリセル２２が不良の場合にはヒューズ素子１を切断し
てこれを冗長ビット線と入れ替え、ビット線ＢＬからデ
ータが出力されない構造となっている。

【００３５】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。

【００３６】たとえば、本実施の形態では２層構造のヒ
ューズ素子１が記載されているが、３層以上であっても
よい。なお、ｎ層では従来の１層のヒューズ素子と比較
して抵抗値が１／ｎに低減される。但し、ヒューズ切断
時のレーザパワーを考慮すると２層が最も好ましいもの
と想定される。

【００３７】また、実施の形態１および２においては、
何れもヒューズ素子１が不良ビットの救済に用いられて
いる場合が説明されているが、たとえば過電流パルスで
ヒューズ素子を切断してトランジスタを開放状態にする
ことで所定のデータの書き込みを行うヒューズ切断形の
ＰＲＯＭなど他の種々の半導体集積回路装置に用いるこ
とが可能である。

【００３８】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００３９】(1).すなわち、本発明のヒューズ素子技術
によれば、積層形成された複数のヒューズ構成部材を並
列接続しているので、ヒューズ構成部材自体のシート抵
抗を低くすることなくヒューズ素子の低抵抗化が実現さ
れる。

【００４０】(2).これにより、他の回路素子に特性変動
が発生することなくヒューズ素子の抵抗値を低くするこ
とが可能になる。

【００４１】(3).また、各ヒューズ構成部材の膜厚を厚
くすることなくヒューズ素子が低抵抗化できるので、段
差の拡大による回路素子の加工性悪化を招来することも
ない。

【００４２】(4).さらに、ヒューズ構成部材の幅を太く
したり、ヒューズ素子を同時作り込んで本数を増加した
りせずにヒューズ素子が低抵抗化されるので、ヒューズ
素子の面積は従来のものより広くなることもなく、チッ
プサイズを従来のレベルにとどめることができる。

【００４３】(5).ヒューズ構成部材をポリシリコンやポ
リサイドで形成すれば、切断時におけるレーザパワーマ
ージンを大きくとることが可能となり、切断したメタル
の飛散による異物発生やヒューズ素子の下地毀損が未然
に防止される。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるヒューズ素子を示
す平面図である。

【図２】図１のII−II線に沿う断面図である。

【図３】（ａ),（ｂ),（ｃ）は図１のヒューズ素子形成
のためのプロセスフローを示す断面図である。

【図４】図１のヒューズ素子が用いられた半導体集積回
路装置の一部を示す回路図である。

【図５】本発明の一実施の形態によるヒューズ素子が用
いられた他の半導体集積回路装置の一部を示す回路図で
ある。

【符号の説明】

１ ヒューズ素子 ２ コンタクト層 ３ 配線層 ４ 半導体基板 ５ フィールド酸化膜（絶縁層） ６ 第１のヒューズ構成部材 ７ 層間絶縁膜（絶縁層） ８ 第２のヒューズ構成部材 ９ 層間絶縁膜（絶縁層） １０ コンタクトホール １１ コンタクトホール １２ 半導体領域 １３ａ ソース領域 １３ｂ ソース電極 １４ａ ドレイン領域 １４ｂ ドレイン電極 １５ ゲート酸化膜 １６ ゲート電極 １７ 配線層 １８ ノード １９ ＭＯＳＦＥＴ ２０ ｐＭＯＳ ２１ａ，２１ｂ 負荷ＭＯＳ ２２ メモリセル ＢＬ ビット線 ＷＬ ワード線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に作り込まれて切断により
   電流経路を遮断するヒューズ素子であって、複数のヒュ
   ーズ構成部材が絶縁層を介して積層方向に形成され、こ
   れらが相互に並列接続されていることを特徴とするヒュ
   ーズ素子。
2. 【請求項２】 請求項１記載のヒューズ素子において、
   前記ヒューズ構成部材は２層に積層されていることを特
   徴とするヒューズ素子。
3. 【請求項３】 請求項１または２記載のヒューズ素子に
   おいて、前記ヒューズ構成部材はポリシリコンまたはポ
   リシリコンと高融点金属シリサイドとからなるポリサイ
   ドにより形成されていることを特徴とするヒューズ素
   子。
4. 【請求項４】 請求項１、２または３記載のヒューズ素
   子が用いられていることを特徴とする半導体集積回路装
   置。