JP2005191083A - 半導体集積回路および半導体集積回路の配線評価方法 - Google Patents
半導体集積回路および半導体集積回路の配線評価方法 Download PDFInfo
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Abstract
【課題】 評価用配線と評価用配線以外の不良を容易に判別し、半導体製造プロセスの開発期間を短縮する。
【解決手段】 入力回路は、評価用配線の一端に所定の論理レベルを書き込む。ラッチ回路は、評価用配線の他端の論理レベルをラッチする。第１スイッチ回路は、入力回路の出力をラッチ回路の入力に接続する。第２スイッチ回路は、入力回路の出力を評価用配線の一端に接続する。第３スイッチ回路は、評価用配線の他端をラッチ回路の入力に接続する。第１〜第３スイッチ回路をオン、オフ、オフすることで、評価用配線は切り離され、入力回路の出力はラッチ回路の入力に直接接続される。この状態で、入力回路から所定の論理レベル（期待値）を書き込み、ラッチ回路にラッチされた論理レベルを読み出すことで、評価用配線の不良と、それ以外の不良とを容易に判別でき、半導体製造プロセスの開発期間を短縮できる。
【選択図】 図３
【解決手段】 入力回路は、評価用配線の一端に所定の論理レベルを書き込む。ラッチ回路は、評価用配線の他端の論理レベルをラッチする。第１スイッチ回路は、入力回路の出力をラッチ回路の入力に接続する。第２スイッチ回路は、入力回路の出力を評価用配線の一端に接続する。第３スイッチ回路は、評価用配線の他端をラッチ回路の入力に接続する。第１〜第３スイッチ回路をオン、オフ、オフすることで、評価用配線は切り離され、入力回路の出力はラッチ回路の入力に直接接続される。この状態で、入力回路から所定の論理レベル（期待値）を書き込み、ラッチ回路にラッチされた論理レベルを読み出すことで、評価用配線の不良と、それ以外の不良とを容易に判別でき、半導体製造プロセスの開発期間を短縮できる。
【選択図】 図３
Description
本発明は、半導体製造プロセスの開発時等に、チップ上に形成される配線を評価するための配線評価回路を有する半導体集積回路および半導体集積回路の配線評価方法に関する。
一般に、新しく半導体製造プロセスを開発するとき、そのプロセスで製造される配線の形状および素子の特性等は、評価チップを用いて評価される。評価チップには、配線の評価回路、素子の評価回路等が形成される。配線評価回路には、配線幅および配線間隔が異なる複数種の評価用配線が形成される。そして、各評価用配線に発生する不良（断線およびショート等）を評価することで、最適な製造プロセス条件およびプロセスマージンが求められる。すなわち、半導体製造プロセスが開発される。
例えば、特許文献１には、評価用配線の入力側に書き込み回路を形成し、評価用配線の出力側にラッチ回路を介して読み出し回路を形成した配線評価回路が提案されている。この配線評価回路では、書き込み回路から評価用配線に所定の論理レベル（期待値）を与え、ラッチ回路に保持された論理レベルを読み出し回路で読み出し、読み出した値を期待値と比較することで、各評価用配線の不良を検出する。
特開平９−３０６９６５号公報
しかしながら、読み出し回路から読み出した論理レベルが、書き込み回路に与えた論理レベルと異なる場合（例えば、評価用配線に”論理０”が書き込まれ、”論理１”が読み出された場合）、評価チップ上で不良が発生していることは分かるが、評価用配線が断線しているのかショートしているのかは判別できない。これは、ラッチ回路は、評価用配線が断線している場合にも、”論理０”または”論理１”のいずれかを保持するためである。
さらに、読み出し回路から読み出した論理レベルが、期待値と異なる場合に、評価用配線に不良があるのか、評価用配線に隣接する周辺回路に不良があるのかを判別できない。
近時、半導体チップは、高い機能を実現するために集積度が高くなってきており、配線パターンの密度は、高くなってきている。このため、配線に起因して発生する不良を短時間で解析することは、困難になってきている。換言すれば、新しい半導体製造プロセスを迅速に開発するために、配線に起因して発生する不良を容易に解析することが望まれている。
本発明の目的は、配線に起因して発生する不良を容易に判別し、半導体製造プロセスの開発期間を短縮することにある。
本発明の別の目的は、評価用配線に発生する不良と、評価用配線以外で発生する不良とを容易に判別し、半導体製造プロセスの開発期間を短縮することにある。
請求項１の半導体集積回路では、入力回路は、評価用配線の一端に接続され、この一端に所定の論理レベルを書き込む。ラッチ回路は、評価用配線の他端に接続され、この他端
の論理レベルをラッチする。第１スイッチ回路は、入力回路の出力をラッチ回路の入力に接続する。第２スイッチ回路は、入力回路の出力を評価用配線の一端に接続する。第３スイッチ回路は、評価用配線の他端をラッチ回路の入力に接続する。出力回路は、ラッチ回路にラッチされた論理レベルを読み出す。
の論理レベルをラッチする。第１スイッチ回路は、入力回路の出力をラッチ回路の入力に接続する。第２スイッチ回路は、入力回路の出力を評価用配線の一端に接続する。第３スイッチ回路は、評価用配線の他端をラッチ回路の入力に接続する。出力回路は、ラッチ回路にラッチされた論理レベルを読み出す。
例えば、第１スイッチ回路をオンし、第２および第３スイッチ回路をオフすることで、評価用配線は、入力回路およびラッチ回路との接続が解除される。入力回路の出力は、ラッチ回路の入力に直接接続される。この状態で、入力回路から所定の論理レベル（期待値）を書き込み、ラッチ回路にラッチされた論理レベルを出力回路を介して読み出すことで、評価用配線以外の回路（例えば、入力回路またはラッチ回路）の不良を検出できる。評価用配線の不良と、それ以外の不良との判別を容易にできるため、半導体製造プロセスの開発期間を短縮できる。
請求項２の半導体集積回路では、スイッチ制御回路は、第１、第２および第３スイッチ回路のオン／オフを制御する第１スイッチ制御信号、第２スイッチ制御信号および第２スイッチ制御信号を出力する。このため、スイッチ制御回路により、第１〜第３スイッチ回路を所望の状態（オンまたはオフ）に設定できる。
請求項３の半導体集積回路および請求項８の半導体集積回路の配線評価方法では、スイッチ制御回路は、評価用配線を除く回路の不良を検出するためのバイパスモード中に、第１スイッチ回路をオンし、第２および第３スイッチ回路をオフする。そして、入力回路から所定の論理レベル（期待値）がラッチ回路に直接書き込まれる。出力回路により読み出された論理レベルが、期待値と異なるときに、評価用配線を除く回路に不良が存在すると判定される。出力回路により読み出された論理レベルが、期待値と同じときに、評価用配線を除く回路に不良が存在しないと判定される。このように、第１〜第３スイッチ回路の状態をバイパスモード用に設定することで、評価用配線の不良と、それ以外の不良とを容易に判別できる。
請求項４の半導体集積回路および請求項９の半導体集積回路の配線評価方法では、スイッチ制御回路は、評価用配線の不良を検出するための配線評価モード中に、第１スイッチ回路をオフし、第２および第３スイッチ回路をオンする。この後、入力回路により所定の論理レベル（期待値）が評価用配線に書き込まれる。ラッチ回路は、評価用配線を介して入力回路から出力された論理レベルをラッチする。出力回路により読み出された論理レベルが、期待値と異なるときに、評価用配線に断線不良またはショート不良が存在すると判定される。出力回路により読み出された論理レベルが、期待値と同じときに、評価用配線に不良が存在しないと判定される。このように、第１〜第３スイッチ回路の状態を配線評価モード用に設定することで、評価用配線に不良が存在するか否かを容易に判別できる。特に、バイパスモードの評価により評価用配線以外に不良が存在しないことが確認された後に、配線評価モードによる評価を実施することで、評価用配線の不良を確実に検出できる。この結果、半導体製造プロセスの開発期間を短縮できる。
請求項５の半導体集積回路および請求項１０の半導体集積回路の配線評価方法では、第３スイッチは、論理レベルを双方向に伝達可能な双方向スイッチである。評価用配線に存在する不良が断線不良またはショート不良のいずれかであるかを判別するための断線／ショートモード中に、まず、スイッチ制御回路は、第１および第３スイッチ回路をオンし、第２スイッチ回路をオンまたはオフする。この後、入力回路により所定の論理レベル（期待値）が評価用配線に書き込まれる。評価用配線が断線している場合にも、所定の論理レベルは、第１および第３スイッチを介して評価用配線の他端に書き込まれる。次に、スイッチ制御回路は、第１スイッチ回路をオフし、第２および第３スイッチ回路をオンする。この後、ラッチ回路にラッチされた論理レベルが出力回路により読み出される。読み出さ
れた論理レベルが、期待値と異なるときに、評価用配線にショート不良が存在すると判定される。読み出された論理レベルが、期待値と同じときに、評価用配線に断線不良が存在すると判定される。
れた論理レベルが、期待値と異なるときに、評価用配線にショート不良が存在すると判定される。読み出された論理レベルが、期待値と同じときに、評価用配線に断線不良が存在すると判定される。
このように、第１〜第３スイッチ回路の状態を断線／ショートモード用に設定することで、評価用配線の不良が、断線不良なのかショート不良なのかを容易に判別できる。特に、バイパスモードおよび配線評価モードの評価により評価用配線のみに不良が存在することが確認された後に、断線／ショートモードによる評価を実施することで、評価用配線の断線不良およびショート不良を確実に検出できる。
請求項６の半導体集積回路では、評価用配線は、複数の配線層を用いてそれぞれ形成された配線片と、異なる配線層の配線片を互いに接続するビアとにより構成されている。このため、配線片の不良だけでなく、ビアの不良も検出できる。
請求項７の半導体集積回路では、入力回路およびラッチ回路は、第１および第２ＮＡＮＤゲートを有するモニタ回路として構成されている。第１ＮＡＮＤゲートは、一方の入力で書き込みデータと同論理の信号を受け、他方の入力で第２ＮＡＮＤゲートの出力を受け、出力が前記第１および第２スイッチ回路に接続されている。第２ＮＡＮＤゲートは、一方の入力で書き込みデータと逆論理の信号を受け、他方の入力が第１および第３スイッチに接続され、出力が前記出力回路に接続されている。
例えば、入力回路に”論理１”が書き込まれるとき、第１ＮＡＮＤゲートは、一方の入力で”論理１’を受ける。第２ＮＡＮＤゲートは、一方のゲートで”論理０”を受け、”論理１”を出力する。このため、第１ＮＡＮＤゲートは、評価用配線に”論理０”を出力する。この後、第１および第２ＮＡＮＤゲートの一方の入力が、”論理１”にそれぞれ設定されることで、書き込まれた”論理１”は、第１および第２ＮＡＮＤゲートにより保持され、第１ＮＡＮＤゲートは、”論理０”を出力し続ける。
評価用配線に不良がない場合、第２ＮＡＮＤゲートの他方の入力は、”論理０”を受けるため、第２ＮＡＮＤゲートは、”論理１”を出力し続ける。一方、評価用配線に例えば、”論理１”ショート不良が存在する場合、第２ＮＡＮＤゲートの両入力は、”論理１”を受け、第２ＮＡＮＤゲートは、出力レベルを”論理１”から”論理０”に変化させる。このように、書き込んだ”論理１（期待値）”に対して逆の論理レベルが読み出されたときに、不良が検出される。入力回路およびラッチ回路を第１および第２ＮＡＮＤゲートにより構成することで、簡易な回路により評価用配線の不良を確実に検出できる。
本発明の半導体集積回路および半導体集積回路の配線評価方法では、配線に起因して発生する不良を容易に判別できる。また、評価用配線に発生する不良と、評価用配線以外で発生する不良とを容易に判別できる。この結果、半導体製造プロセスの開発期間を短縮できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。以降の説明では、「ライトイネーブル信号ＷＥ」を「ＷＥ信号」というように、信号名を略して表す場合がある。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路
は、シリコン基板上にＣＭＯＳプロセスを使用して、半導体製造プロセスを評価するための評価チップＣＨＩＰとして形成されている。評価チップＣＨＩＰには、チップ上に形成される配線の形状を評価するための配線評価回路１０と、トランジスタ、抵抗等の素子の特性を評価するための素子評価回路等（図示せず）とが配置されている。素子評価回路により、単体の素子の電気的特性（ＤＣ特性）および複数の素子で構成される回路の動作特性（ＡＣ特性）が評価される。配線評価回路１０により、配線が断線するプロセス条件およびショートするプロセス条件が評価される。換言すれば、配線を断線およびショートさせないためのプロセス条件およびプロセスマージンが評価される。
は、シリコン基板上にＣＭＯＳプロセスを使用して、半導体製造プロセスを評価するための評価チップＣＨＩＰとして形成されている。評価チップＣＨＩＰには、チップ上に形成される配線の形状を評価するための配線評価回路１０と、トランジスタ、抵抗等の素子の特性を評価するための素子評価回路等（図示せず）とが配置されている。素子評価回路により、単体の素子の電気的特性（ＤＣ特性）および複数の素子で構成される回路の動作特性（ＡＣ特性）が評価される。配線評価回路１０により、配線が断線するプロセス条件およびショートするプロセス条件が評価される。換言すれば、配線を断線およびショートさせないためのプロセス条件およびプロセスマージンが評価される。
評価チップＣＨＩＰ上には、複数の配線評価回路１０の他に、配線評価回路１０に共通のデコーダ１２、スイッチ制御回路１４および外部端子である複数のパッド１６とが形成されている。各配線評価回路１０は、評価用配線１８および制御回路２０を有している。配線評価回路１０の一部は、評価用配線１８を評価チップＣＨＩＰの縦方向に延在させて形成され、配線評価回路１０の別の一部は、評価用配線１８を評価チップＣＨＩＰの横方向に延在させて形成されている。各評価用配線１８は、両端が制御回路２０に接続されており、少なくとも一つの折り返し部１８ａを有している。
評価用配線１８に隣接する破線は、電源線ＶＤＤ（またはＶＳＳ）を示している。評価用配線１８および電源線ＶＤＤ（またはＶＳＳ）は、所定の配線間隔で互いに平行に配線されている。配線間隔は、配線評価回路１０毎に設定されている。評価用配線１８の配線幅も、配線評価回路１０毎に所定の値に設定されている。このように、配線評価回路１０は、複数種の評価用配線１８（配線幅および配線間隔が互いに異なる）のいずれかを有している。説明を簡単にするため、図では評価用配線１８および電源線ＶＤＤ（またはＶＳＳ）の配線幅および配線間隔の違いは示していない。図１に示した評価用配線１８の形状（Ｕ形状および蛇行形状）は、一例であり、図示した以外の形状も存在する。
図中、評価用配線１８上に示した矩形は、複数の配線層を用いてそれぞれ形成される配線片を互いに接続するためのビアＶＩＡを示している。すなわち、ビアＶＩＡを有する評価用配線１８は、複数の配線層を用いて形成されている。ビアＶＩＡを有しない評価用配線１８は、複数の配線層のいずれか一つを用いて形成されている。
デコーダ１２は、評価チップＣＨＩＰの外部から供給されるアドレス信号ＡＤをデコードし、配線評価回路１０にそれぞれ対応するデコード信号ＤＥＣ（ＤＥＣ０−ＤＥＣｎ）のいずれかを”論理１”に活性化する。
スイッチ制御回路１４は、後述する図５に示す評価モードに対応して評価チップＣＨＩＰの外部から供給されるモード信号ＭＯＤＥ１、ＭＯＤＥ０を受け、第１〜第３スイッチ制御信号Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮをそれぞれ所定の論理レベルに設定する。後述する図３に示す制御回路２０の第１〜第３スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、スイッチ制御信号Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮが”論理１（高レベル）”のときそれぞれオンし、”論理０（低レベル）”のときそれぞれオフする。
制御回路２０は、評価用配線１８の一端に所定の論理レベルを与え、評価用配線１８の他端の論理レベルを検出する機能を有している。この実施形態では、活性化されたデコード信号ＤＥＣ（ＤＥＣ０-ＤＥＣｎのいずれか）に対応する制御回路２０のみが活性化され動作する。活性化された制御回路２０は、ライトイネーブル信号ＷＥに応じて、データ入力信号ＤＩＮ（評価用配線１８に与える論理レベル）を受信し、アウトプットイネーブル信号ＯＥに応じてデータ出力信号ＤＯＵＴ（検出した評価用配線１８の論理レベル）を出力する。
評価用配線１８の評価は、動作する制御回路２０をアドレス信号ＡＤにより順次切り替えながら、評価用配線１８毎に行われる。ライトイネーブル信号ＷＥ、データ入力信号ＤＩＮ、アウトプットイネーブル信号ＯＥおよびデータ出力信号ＤＯＵＴの信号線は、配線評価回路１０に共通に配線されている。
図２は、ビアＶＩＡを有する評価用配線１８の一例を示している。評価用配線１８は、シリコン基板上の第１金属配線層Ｍ１〜第４金属配線層Ｍ４を用いてそれぞれ形成された配線片と、隣接する配線層（例えば、Ｍ１とＭ２）の配線片を互いに接続するビアＶＩＡとで構成されている。ビアＶＩＡの形成間隔は、配線評価回路１０毎に所定の値に設定されている。
図３は、図１に示した制御回路２０の詳細を示している。制御回路２０は、入力制御回路２２、モニタ回路２４、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３および出力制御回路２６を有している。
入力制御回路２２は、三つのＡＮＤ回路および二つのＮＡＮＤゲートを有している。ＡＮＤ回路は、対応するデコード信号ＤＥＣの活性化中に、ＷＥ信号、ＯＥ信号およびＤＩＮ信号を、内部ライトイネーブル信号ＷＥ１、内部アウトプットイネーブル信号ＯＥ１および内部データ入力信号ＤＩＮ１としてそれぞれ出力する。ＮＡＮＤゲートは、ＷＥ１信号の非活性化中（論理０）に高レベル（論理１）をノードＮＤ１、ＮＤ２にそれぞれ与える。また、ＮＡＮＤゲートは、ＷＥ１信号の活性化中（論理１）に、ＤＩＮ１信号と同じ論理の信号をノードＮＤ１に与え、ＤＩＮ１信号と逆の論理の信号をノードＮＤ２にそれぞれ与える。
モニタ回路２４は、第１ＮＡＮＤゲート２４ａおよび第２ＮＡＮＤゲート２４ｂの入力と出力とを互いに接続して構成されている。但し、第１ＮＡＮＤゲート２４ａの出力（ノード／ＯＵＴ）は、スイッチ回路ＳＷ１を介して、またはスイッチ回路ＳＷ２、評価用配線１８、スイッチ回路ＳＷ３を介して、第２ＮＡＮＤゲート２４ｂの入力（ノード／ＯＵＴ１）に接続されている。第１ＮＡＮＤゲート２４ａおよび第２ＮＡＮＤゲート２４ｂは、評価用配線１８の一端Ｗ１に所定の論理レベルを書き込む入力回路および評価用配線１８の他端Ｗ２の論理レベルをラッチするラッチ回路として動作する。
スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、ＣＭＯＳ伝達ゲートと、この伝達ゲートのｐＭＯＳトランジスタのゲートに接続されたインバータとでそれぞれ構成されている。スイッチ回路ＳＷ１の伝達ゲートは、スイッチ制御信号Ｓ１ＯＮが”論理１”のときオンし、ノード／ＯＵＴをノード／ＯＵＴ１に接続する。スイッチ回路ＳＷ２の伝達ゲートは、スイッチ制御信号Ｓ２ＯＮが”論理１”のときオンし、ノード／ＯＵＴを評価用配線１８の一端Ｗ１に接続する。スイッチ回路ＳＷ３の伝達ゲートは、スイッチ制御信号Ｓ３ＯＮが”論理１”のときオンし、評価用配線１８の他端Ｗ２をノード／ＯＵＴ１に接続する。
出力制御回路２６は、ＣＭＯＳ伝達ゲートと、この伝達ゲートのｐＭＯＳトランジスタのゲートに接続されたインバータとで構成されている。出力制御回路２６は、ＯＥ１信号が”論理１”のときにオンし、モニタ回路２４の出力ノードＯＵＴをＤＯＵＴ信号の信号線に接続する。すなわち、モニタ回路２４に保持されているデータは、出力制御回路２６のオン動作によりＤＯＵＴ信号として出力される。
図４は、図３に示したモニタ回路２４の基本的な動作を示している。ここでは、図３に示したノード／ＯＵＴとノード／ＯＵＴ１とが互いに接続されている場合、すなわち、配線評価回路１０に不良が存在しない場合について説明する。モニタ回路２４は、”スタンバイ”、”論理０書き込み”および”論理１書き込み”の三つの動作状態が存在する。
”スタンバイ”は、ＷＥ１信号が”論理０”のときの状態である。モニタ回路２４は、”スタンバイ”中、ＤＩＮ１信号の論理レベルに関わりなく以前の状態を保持する。”論理０書き込み”は、ＷＥ１信号が”論理１”でＤＩＮ１信号が”論理０”のときの状態である。モニタ回路２４は、この状態中、ノード／ＯＵＴに”論理１”を出力し、ノードＯＵＴに”論理０”を出力する。すなわち、”論理０”がモニタ回路２４に書き込まれる。”論理１書き込み”は、ＷＥ１信号が”論理１”でＤＩＮ１信号が”論理１”のときの状態である。モニタ回路２４は、この状態中、ノード／ＯＵＴに”論理０”を出力し、ノードＯＵＴに”論理１”を出力する。すなわち、”論理１”がモニタ回路２４に書き込まれる。
評価用配線１８の評価では、図３に示したスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３をオンまたはオフして、モニタ回路２４を”論理０書き込み状態”または”論理１書き込み状態”から”スタンバイ状態”に遷移させる。そして、図３の出力制御回路２６を介して読み出させるモニタ回路２４に保持されている論理レベルを期待値と比較することで、評価用配線１８等の不良が検出される。
図５は、第１の実施形態における配線評価回路１０の動作を示している。本発明では、配線評価回路１０を用いて、バイパスモード、配線評価モードおよび断線・ショートモードの３種類の評価が実施される。これ等モードは、外部端子を介して供給されるモード信号ＭＯＤＥ１、０の論理レベルにより切り替えられる。バイパスモードでは、評価用配線１８を除く回路（周辺回路）の不良が検出される。配線評価モードでは、評価用配線１８の不良が検出される。断線・ショートモードでは、評価用配線１８の不良が、断線またはショートであることが判別される。バイパスモード、配線評価モードおよび断線・ショートモードの評価は、この順序で実施される。
配線の評価は、評価チップＣＨＩＰをＬＳＩテスタ等に接続し、ＬＳＩテスタにより評価用チップＣＨＩＰを動作させることで実施される。すなわち、評価用配線１８は、ＬＳＩテスタが評価プログラムを実行することで評価される。
スイッチ制御回路１４がＬＳＩテスタからモード信号ＭＯＤＥ１、０＝（０、０）を受けている間、評価モードは、バイパスモードに設定される。スイッチ制御回路１４は、モード信号ＭＯＤＥ１、０に応じてスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を、それぞれオン、オフ、オフ（ＯＮ、ＯＦＦ、ＯＦＦ）に設定する。スイッチ回路ＳＷ１のオンおよびスイッチ回路ＳＷ２、ＳＷ３のオフにより、モニタ回路２４のノード／ＯＵＴは、評価用配線１８を経由することなく、ノード／ＯＵＴ１に直接接続される。すなわち、評価用配線１８は、フローティング状態になる。この状態で、図４に示した”論理０書き込み”および”論理１書き込み”が順次実施される。各書き込み後に、書き込んだ論理レベルと同じ論理レベルが全て読み出されたとき、評価用配線１８に隣接する周辺回路（例えば、モニタ回路２４またはスイッチ回路ＳＷ１〜ＳＷ３）に不良はないと判定される。書き込んだ論理レベルと異なる論理レベルが一つでも読み出されたとき、評価用配線１８に隣接する周辺回路に不良が存在すると判定される。このように、配線評価回路１０では、従来検出できなかった周辺回路の不良を検出できる。
スイッチ制御回路１４がＬＳＩテスタからモード信号ＭＯＤＥ１、０＝（０、１）を受けている間、評価モードは、配線評価モードに設定される。スイッチ制御回路１４は、モード信号ＭＯＤＥ１、０に応じてスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を、それぞれオフ、オン、オンに設定する。スイッチ回路ＳＷ１のオフおよびスイッチ回路ＳＷ２、ＳＷ３のオンにより、モニタ回路２４のノード／ＯＵＴは、評価用配線１８を経由してノード／ＯＵＴ１に接続される。この状態で、”論理０書き込み”および”論理１書き込み”が順
次実施される。各書き込み後に、書き込んだ論理レベルと同じ論理レベルが全て読み出されたとき、評価用配線１８に不良はないと判定される。書き込んだ論理レベルと異なる論理レベルが一つでも読み出されたとき、評価用配線１８に不良が存在すると判定される。しかし、この時点では、評価用配線１８が断線しているのか、他の配線とショートしているのか不明である。不良の原因が断線なのかショートなのかを判定するために、断線・ショートモードが実施される。
次実施される。各書き込み後に、書き込んだ論理レベルと同じ論理レベルが全て読み出されたとき、評価用配線１８に不良はないと判定される。書き込んだ論理レベルと異なる論理レベルが一つでも読み出されたとき、評価用配線１８に不良が存在すると判定される。しかし、この時点では、評価用配線１８が断線しているのか、他の配線とショートしているのか不明である。不良の原因が断線なのかショートなのかを判定するために、断線・ショートモードが実施される。
なお、評価用配線１８が高抵抗成分を介して電源線等にショートしているとき（弱いショート）、モニタ回路２４の駆動能力が高いと不良が検出できない場合がある。この種の不良を検出するために、読み出し動作の所定時間前に、スイッチ回路ＳＷ２をオフしてもよい。この際、所定時間を変化させて評価することで、不良モードの推定が容易になる。この時点では、評価用配線１８が断線しているのか、他の配線とショートしているのか不明である。不良の原因が断線なのかショートなのかを判定するために、断線・ショートモードが実施される。
スイッチ制御回路１４がＬＳＩテスタからモード信号ＭＯＤＥ１、０＝（１、０）または（１、１）を受けている間、評価モードは、断線・ショートモードに設定される。まず、スイッチ制御回路１４は、モード信号ＭＯＤＥ１、０＝（１、０）を受け、スイッチ回路ＳＷ１、ＳＷ３を、ともにオンに設定し、スイッチ回路ＳＷ２を、オンまたはオフにする。スイッチ回路ＳＷ１、ＳＷ３のオンにより、モニタ回路２４のノード／ＯＵＴは、スイッチ回路ＳＷ１、ノード／ＯＵＴ１およびスイッチ回路ＳＷ３を介して評価用配線１８の他端Ｗ２に接続される。この状態で、”論理０書き込み”または”論理１書き込み”が実施される。評価用配線１８は、”論理０書き込み”または”論理１書き込み”により、書き込む論理レベルと逆の論理レベルに対応する電圧に充電される。
評価用配線１８の充電後に、スイッチ制御回路１４は、モード信号ＭＯＤＥ１、０＝（１、１）を受け、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３を、それぞれオフ、オン、オンに設定する。この後、読み出し制御回路２６がＯＮし、モニタ回路２４に保持されているデータが読み出される。評価用配線１８が断線している場合、スイッチ回路ＳＷ２を介して供給されるモニタ回路２４の出力レベルは、評価用配線１８の他端Ｗ２まで伝わらず、評価用配線１８の他端Ｗ２側は、フローティング状態になる。このため、モニタ回路２４は、書き込まれた論理レベルを保持する。換言すれば、”論理０書き込み”および”論理１書き込み”後の読み出し動作において、書き込んだ論理レベルと同じ論理レベルが全て読み出されたとき、評価用配線１８に断線が存在すると判定される。
評価用配線１８が隣接する電源線（ＶＤＤまたはＶＳＳ）または回路とショートしている場合、評価用配線１８の電圧レベルは、モニタ回路２４の出力レベルに拘わらず、ショート先の電圧に依存して変化する。例えば、モニタ回路２４に”論理１”が書き込まれ、モニタ回路２４が出力ノード／ＯＵＴに”論理０”を出力する場合でも、評価用配線１８が電源線ＶＤＤにショートしていれば、ノード／ＯＵＴ１は、”論理１”になる。モニタ回路２４は、”論理１”から”論理０”に反転する。モニタ回路２４に”論理０”が書き込まれ、モニタ回路２４が出力ノード／ＯＵＴに”論理１”を出力する場合でも、評価用配線１８が接地線ＶＳＳにショートしていれば、ノード／ＯＵＴ１は、”論理０”になり、モニタ回路２４は”論理０”から”論理１”に反転する。なお、上述した配線評価モードと同様に、読み出し動作の所定時間前に、スイッチ回路ＳＷ２をオフすることで、抵抗性のショート（弱いショート）を検出できる。
このように、書き込んだ論理レベルと異なる論理レベルが一つでも読み出されるとき、評価用配線１８は、隣接する配線または隣接する周辺の回路とショートしていると判定される。より詳細には、書き込んだ論理レベルに拘わらず、常に”論理０”が読み出される
とき、評価用配線１８は、電源線ＶＤＤ等とショートしていると判定される。書き込んだ論理レベルに拘わらず、常に”論理１”が読み出されるとき、評価用配線１８は、電源線ＶＳＳ（接地線）等とショートしていると判定される。
とき、評価用配線１８は、電源線ＶＤＤ等とショートしていると判定される。書き込んだ論理レベルに拘わらず、常に”論理１”が読み出されるとき、評価用配線１８は、電源線ＶＳＳ（接地線）等とショートしていると判定される。
図６は、本発明の配線評価回路を使用して評価チップを評価する手順を示している。このフローは、評価チップが接続されるＬＳＩテスタが実行する。ステップＳ１００−Ｓ１０８は、バイパスモードでの評価を示している。ステップＳ２００−Ｓ２０８は、配線評価モードでの評価を示している。ステップＳ３００−３１６は、断線／ショートモードでの評価を示している。
まず、ステップＳ１００において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が図５に示したバイパスモード用の状態に設定される。ステップＳ１０２において、”論理１書き込み動作”が実行される。ステップＳ１０４において、期待値である”論理１”が読み出される場合、バイパスモードでの”論理１”不良はないと判定され、処理はステップＳ１０６に移行する。期待値である”論理１”が読み出されない場合（”論理０”が読み出される場合）、評価用配線１８以外に不良があると判定され、すなわち、評価用配線１８に隣接する周辺回路に不良があると判定され、評価は終了する。
ステップＳ１０６において、”論理０書き込み動作”が実行される。ステップＳ１０８において、期待値である”論理０”が読み出される場合、バイパスモードでの”論理０”不良はないと判定され、処理は、配線評価モードのステップＳ２００に移行する。期待値である”論理０”が読み出されない場合（”論理１”が読み出される場合）、評価用配線１８以外に不良があると判定され、評価は終了する。
次に、ステップＳ２００において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が図５に示した配線評価モード用の状態に設定される。ステップＳ２０２において、”論理１書き込み動作”が実行される。ステップＳ２０４において、期待値である”論理１”が読み出される場合、処理はステップＳ２０６に移行する。期待値である”論理１”が読み出されない場合（”論理０”が読み出される場合）、評価用配線１８に不良があると判定され、処理は、断線／ショートモードのステップＳ３００に移行する。
ステップＳ２０６において、”論理０書き込み動作”が実行される。ステップＳ２０８において、期待値である”論理０”が読み出される場合、評価チップＣＨＩＰに不良がないと判定され、評価は終了する。期待値である”論理０”が読み出されない場合（”論理１”が読み出される場合）、評価用配線１８に不良があると判定され、処理は、断線／ショートモードのステップＳ３００に移行する。
次に、ステップＳ３００において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が図５に示した断線／ショートモード用の書き込み状態に設定される。ステップＳ３０２において、”論理１書き込み動作”が実行される。ステップＳ３００において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が図５に示した断線／ショートモード用の読み出し状態に設定される。ステップＳ３０４において、期待値である”論理１”が読み出される場合、処理はステップＳ３０６に移行する。期待値である”論理１”が読み出されない場合（”論理０”が読み出される場合）、評価用配線１８に”論理１”のショート不良があると判定され、処理は終了する。
次に、ステップＳ３０８において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が図５に示した断線／ショートモード用の書き込み状態に設定される。ステップＳ３１０において、”論理０書き込み動作”が実行される。ステップＳ３１２において、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３が図５に示した断線／ショートモード用の読み出し状態に設定される。ス
テップＳ３１４において、期待値である”論理０”が読み出される場合、評価用配線１８に断線不良があると判定され、処理は終了する。期待値である”論理０”が読み出されない場合（”論理１”が読み出される場合）、評価用配線１８に”論理０”のショート不良があると判定され、処理は終了する。
テップＳ３１４において、期待値である”論理０”が読み出される場合、評価用配線１８に断線不良があると判定され、処理は終了する。期待値である”論理０”が読み出されない場合（”論理１”が読み出される場合）、評価用配線１８に”論理０”のショート不良があると判定され、処理は終了する。
以上、本実施形態では、第１〜第３スイッチ回路ＳＷ１〜ＳＷ３は、モニタ回路２４の出力ノード／ＯＵＴと入力ノード／ＯＵＴ１との間、モニタ回路２４の出力ノード／ＯＵＴと評価用配線１８の一端Ｗ１との間、および評価用配線１８の他端Ｗ２とモニタ回路２４の入力ノード／ＯＵＴ１との間にそれぞれ形成される。このため、第１〜第３スイッチ回路ＳＷ１〜ＳＷ３を所定の状態に設定することで、例えば、評価用配線１８をモニタ回路２４から切り離すことができる（バイパスモード）。したがって、評価用配線の不良と、評価用配線以外の回路の不良を容易に判別できる。また、評価用配線に不良が存在するか否かを容易に判別できる（配線評価モード）。さらに、評価用配線の不良が、断線不良またはショート不良のいずれかであるかを容易かつ確実に判別できる（断線／ショートモード）。この結果、半導体製造プロセスの開発期間を短縮できる。
ＬＳＩテスタから供給されるモード信号ＭＯＤＥ１、０に応じてスイッチ制御回路１４を動作させることで、第１〜第３スイッチ回路ＳＷ１〜ＳＷ３を所望の状態（オンまたはオフ）に設定できる。
評価用配線１８を、複数の金属配線層Ｍ１〜Ｍ４を用いてそれぞれ形成された配線片と、これ等配線片を互いに接続するビアＶＩＡとにより構成することで、配線片の不良だけでなく、ビアＶＩＡの不良も検出できる。
評価用配線１８の一端Ｗ１に所定の論理レベルを書き込む入力回路と、評価用配線１８の他端Ｗ２の論理レベルをラッチするラッチ回路とは、第１および第２ＮＡＮＤゲート２４ａ、２４ｂからなるモニタ回路２４として構成される。このため、一つのモニタ回路２４で入力回路とラッチ回路の機能を兼用でき、簡易な回路により評価用配線１８の不良を確実に検出できる。
評価用配線１８に沿って電源線ＶＤＤ（またはＶＳＳ）を配線することで、ショート不良が発生する場合に、評価用配線１８の電圧レベルを電源の電圧レベルにできる。この結果、評価用配線１８に”論理１”および”論理０”を順次書き込むだけで、ショート不良を容易に検出できる。
図７は、本発明の半導体集積回路の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の評価チップＣＨＩＰは、第１の実施形態の配線評価回路１０およびスイッチ制御回路１８の代わりに配線評価回路１０Ａおよびスイッチ制御回路１８Ａを有している。各配線評価回路１０Ａは、制御回路１２および評価用配線１８を有している。評価用配線１８の配線幅および配線間隔は、配線評価回路１０Ａ毎に設定されている。スイッチ制御回路１８Ａは、モード信号ＭＯＤＥ１、ＭＯＤＥ０に応じて、四つのスイッチ制御信号Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮ、Ｓ４ＯＮを所定の論理レベルに設定する。その他の構成は、第１の実施形態と同じである。
図８は、図７に示した制御回路２０Ａの要部の詳細を示している。制御回路２０Ａは、図３に示した入力制御回路２２、モニタ回路２４および出力制御回路２６以外に、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を有している。
スイッチ回路ＳＷ１は、第１の実施形態のスイッチ回路ＳＷ１と同じである。スイッチ回路ＳＷ２、ＳＷ３は、縦続接続されたインバータおよびゲーテットバッファと、ゲーテットバッファのｐＭＯＳトランジスタのゲートに接続されたインバータとでそれぞれ構成されている。スイッチ回路ＳＷ２のゲーテットバッファは、スイッチ制御信号Ｓ２ＯＮが”論理１”のときオンし、ノード／ＯＵＴの論理レベルを評価用配線１８の一端Ｗ１に伝達する。スイッチ回路ＳＷ３のゲーテットバッファは、スイッチ制御信号Ｓ３ＯＮが”論理１”のときオンし、評価用配線１８の他端Ｗ２の論理レベルをノード／ＯＵＴ１に伝達する。
スイッチ回路ＳＷ４は、ＣＭＯＳ伝達ゲートと、この伝達ゲートのｐＭＯＳトランジスタのゲートに接続されたインバータとで構成されている。スイッチ回路ＳＷ４の伝達ゲートは、スイッチ制御信号Ｓ４ＯＮが”論理１”のときオンし、ノード／ＯＵＴを評価用配線１８の他端Ｗ２に接続する。スイッチ回路ＳＷ４は、図９に示す断線／ショートモードの評価において、ノード／ＯＵＴ１の信号（論理レベル）を評価用配線１８の他端Ｗ２に伝達するために形成されている。これは、ノード／ＯＵＴ１の信号（論理レベル）が、スイッチ回路ＳＷ３を介して評価用配線１８の他端Ｗ２に伝達できないことを補うためである。
図９は、第２の実施形態における配線評価回路１０Ａの動作を示している。この実施形態においても、バイパスモード、配線評価モードおよび断線・ショートモードの３種類の評価が実施される。第１の実施形態（図５）と同じ動作については、詳細な説明を省略する。
スイッチ回路ＳＷ２の動作は、第１の実施形態と同じである。バイパスモード中および配線評価モード中および断線／ショートモードの読み出し動作中のスイッチ回路ＳＷ１、ＳＷ３の動作は、第１の実施形態と同じである。スイッチ回路ＳＷ４は、バイパスモード中および配線評価モード中にオフされる。バイパスモードおよび配線評価モードにおける制御回路２０Ａの動作は、第１の実施形態とほぼ同じである。
スイッチ回路ＳＷ１、ＳＷ３は、断線／ショートモードの書き込み動作中にオンまたはオフされる。スイッチ回路ＳＷ４は、断線／ショートモードの書き込み動作中にオンされ、断線／ショートモードの読み出し動作中にオフされる。スイッチ回路ＳＷ４のオンにより、スイッチ回路ＳＷ３をゲーテットバッファで構成する場合にも、モニタ回路２４の出力ノード／ＯＵＴを、評価用配線１８の他端Ｗ２に接続できる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
図１０は、本発明の半導体集積回路の第３の実施形態における制御回路２０Ｂの要部の詳細を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、制御回路２０Ｂのスイッチ回路ＳＷ４を介して評価用配線１８の他端Ｗ２に供給される論理信号が第２の実施形態と相違する。すなわち、スイッチ回路ＳＷ４の入力は、ノード／ＯＵＴでなく、ノードＩＮ１に接続されている。
ノードＩＮ１は、例えば、外部端子に直接接続されている。ノードＩＮ１の電圧は、評価チップに接続されるＬＳＩテスタから直接設定される。その他の構成は、第２の実施形態と同じである。外部端子に接続されたノードＩＮ１を形成することで、断線・ショートモードの書き込み動作において、ノードＩＮ１に所望の電圧を与えることができる。この
結果、断線・ショートモードの評価を、より詳細に実施できる。
結果、断線・ショートモードの評価を、より詳細に実施できる。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
図１１は、本発明の半導体集積回路の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態の評価チップＣＨＩＰは、スイッチ制御信号Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮを直接受ける外部端子を有している。このため、第１の実施形態のモード端子ＭＯＤＥ０、ＭＯＤＥ１およびスイッチ制御回路１４は、形成されていない。その他の構成は、第１の実施形態と同じである。制御回路２０のスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、外部端子を介して供給されるスイッチ制御信号Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮに応じてオンまたはオフする。スイッチ制御信号Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮは、評価チップＣＨＩＰに接続されるＬＳＩテスタ等から供給される。そして、第１の実施形態と同様に、上述した図６に示した評価が実施される。
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
なお、上述した第１〜第４の実施形態では、配線評価回路を、半導体製造プロセスを評価するための評価チップＣＨＩＰ内に形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、配線評価回路を、半導体ウエハ上に形成される複数の製品チップの接続部分に形成されるスクライブ領域に形成してもよい。すなわち、配線評価回路をスクライブＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）内に形成してもよい。この場合、製品チップの量産中にも、プロセス条件の変動を確認できる。
上述した第１〜第４の実施形態では、評価用配線１８を、第１〜第４金属配線層Ｍ１〜Ｍ４の少なくともいずれかを用いて形成された金属配線により構成し、金属配線の断線およびショートを評価する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、評価用配線を、ポリシリコン層を用いて形成されたポリシリコン配線により構成し、ポリシリコン配線の金属配線の断線およびショートを評価してもよい。
上述した第１〜第４の実施形態では、デコード信号ＤＥＣにより制御回路２０のいずれかを順次選択し、対応する評価用配線１８を順次評価する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ライトイネーブル信号およびアウトプットイネーブル信号等の制御信号のパッド１６および信号線を制御回路２０に対応してそれぞれ形成し、複数の制御回路２０を同時に動作させてもよい。この場合、評価時間を短縮できる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
評価用配線と、
前記評価用配線の一端に接続され、前記一端に所定の論理レベルを書き込む入力回路と、
前記評価用配線の他端に接続され、前記他端の論理レベルをラッチするラッチ回路と、
前記入力回路の出力を前記ラッチ回路の入力に接続する第１スイッチ回路と、
前記入力回路の出力を前記評価用配線の前記一端に接続する第２スイッチ回路と、
前記評価用配線の前記他端を前記ラッチ回路の入力に接続する第３スイッチ回路と、
前記ラッチ回路にラッチされた論理レベルを読み出す出力回路とを備えていること特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記第１、第２および第３スイッチ回路のオン／オフを制御する第１スイッチ制御信号、第２スイッチ制御信号および第２スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記スイッチ制御回路は、前記評価用配線を除く回路の不良を検出するためのバイパスモード中に、前記第１スイッチ回路をオンし、前記第２および第３スイッチ回路をオフすることを特徴とする半導体集積回路。
（付記４）
付記２記載の半導体集積回路において、
前記スイッチ制御回路は、前記評価用配線の不良を検出するための配線評価モード中に、前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンすることを特徴とする半導体集積回路。
（付記５）
付記２記載の半導体集積回路において、
前記第３スイッチ回路は、論理レベルを双方向に伝達可能な双方向スイッチであり、
前記スイッチ制御回路は、前記評価用配線に存在する不良が断線不良またはショート不良のいずれかであるかを判別するための断線／ショートモード中において、所定の論理レベルを前記入力回路により前記評価用配線に書き込む書き込み動作中に、前記第１および第３スイッチ回路をオンし、前記第２スイッチ回路をオンまたはオフし、前記ラッチ回路にラッチされた論理レベルを前記出力回路により読み出す読み出し動作中に、前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンすることを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記評価用配線は、複数の配線層を用いてそれぞれ形成された配線片と、異なる配線層の配線片を互いに接続するビアとにより構成されていることを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
前記評価用配線に沿って配線される電源線を備えていることを特徴とする半導体集積回路。
（付記８）
付記１記載の半導体集積回路において、
前記第１〜第３スイッチ回路の少なくともいずれかは、入力および出力がソースおよびドレインにそれぞれ接続され、ゲート電圧に応じてオンまたはオフするＭＯＳトランジスタにより構成されていることを特徴とする半導体集積回路。
（付記９）
付記８記載の半導体集積回路において、
前記第１〜第３スイッチ回路の少なくともいずれかは、ＣＭＯＳ伝達ゲートであることを特徴とする半導体集積回路。
（付記１０）
付記１記載の半導体集積回路において、
前記第１〜第３スイッチ回路の少なくともいずれかは、制御信号に応じてオンまたはオフするゲーテットバッファにより構成されていることを特徴とする半導体集積回路。
（付記１１）
付記１０記載の半導体集積回路において、
前記入力回路の出力を前記評価用配線の前記他端に接続する第４スイッチ回路を備え、
前記第３スイッチ回路は、ゲーテットバッファにより構成されていることを特徴とする半導体集積回路。
（付記１２）
付記１記載の半導体集積回路において、
前記入力回路および前記ラッチ回路は、第１および第２ＮＡＮＤゲートを有するモニタ回路として構成され、
前記第１ＮＡＮＤゲートは、一方の入力で書き込みデータと同論理の信号を受け、他方の入力で前記第２ＮＡＮＤゲートの出力を受け、出力が前記第１および第２スイッチ回路に接続され、
前記第２ＮＡＮＤゲートは、一方の入力で書き込みデータと逆論理の信号を受け、他方の入力が前記第１および第３スイッチに接続され、出力が前記出力回路に接続されていることを特徴とする半導体集積回路。
（付記１３）
付記１記載の半導体集積回路において、
前記第１、第２および第３スイッチ回路のオン／オフを制御する第１スイッチ制御信号、第２スイッチ制御信号および第２スイッチ制御信号をそれぞれ受ける外部端子を備えていることを特徴とする半導体集積回路。
（付記１４）
評価用配線と、
前記評価用配線の一端に接続され、前記一端に所定の論理レベルを書き込む入力回路と、
前記評価用配線の他端に接続され、前記他端の論理レベルをラッチするラッチ回路と、
前記入力回路の出力を前記ラッチ回路の入力に接続する第１スイッチ回路と、
前記入力回路の出力を前記評価用配線の前記一端に接続する第２スイッチ回路と、
前記評価用配線の前記他端を前記ラッチ回路の入力に接続する第３スイッチ回路と、
前記ラッチ回路にラッチされた論理レベルを読み出す出力回路とを備えている半導体集積回路の配線評価方法であって、
前記第１スイッチ回路をオンし、前記第２および第３スイッチ回路をオフし、
前記入力回路により前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線を除く回路に不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線を除く回路に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１５）
付記１４記載の半導体集積回路の配線評価方法において、
期待値として”論理１”および”論理０”を順次書き込んで評価を行い、
順次読み出された論理レベルのいずれかが前記期待値と異なるときに、前記評価用配線を除く回路に不良が存在すると判定し、
順次読み出された論理レベルがともに前記期待値と同じときに、前記評価用配線を除く回路に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１６）
付記１４記載の半導体集積回路の配線評価方法において、
前記評価用配線を除く回路または配線に不良が存在しないと判定した後に、
前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンし、
前記入力回路により前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線に断線不良またはショート不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１７）
付記１６記載の半導体集積回路の配線評価方法において、
期待値として”論理１”および”論理０”を順次書き込んで評価を行い、
順次読み出された論理レベルのいずれかが前記期待値と異なるときに、前記評価用配線に断線不良またはショート不良が存在すると判定し、
順次読み出された論理レベルがともに前記期待値と同じときに、前記評価用配線に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１８）
付記１６記載の半導体集積回路の配線評価方法において、
前記評価用配線に断線不良またはショート不良が存在すると判定した後に、
前記第１および第３スイッチ回路をオンし、前記第２スイッチ回路をオンまたはオフし、
前記入力回路により、前記第１および第３スイッチを介して前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンし、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線にショート不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線に断線不良が存在すると判定することを特徴とする半導体集積回路の配線評価方法。（付記１９）
付記１８記載の半導体集積回路の配線評価方法において、
期待値として”論理１”および”論理０”を順次書き込んで評価を行い、
順次読み出された論理レベルのいずれかが前記期待値と異なるときに、前記評価用配線にショート不良が存在すると判定し、
順次読み出された論理レベルがともに前記期待値と同じときに、前記評価用配線に断線不良が存在すると判定することを特徴とする半導体集積回路の配線評価方法。
（付記１）
評価用配線と、
前記評価用配線の一端に接続され、前記一端に所定の論理レベルを書き込む入力回路と、
前記評価用配線の他端に接続され、前記他端の論理レベルをラッチするラッチ回路と、
前記入力回路の出力を前記ラッチ回路の入力に接続する第１スイッチ回路と、
前記入力回路の出力を前記評価用配線の前記一端に接続する第２スイッチ回路と、
前記評価用配線の前記他端を前記ラッチ回路の入力に接続する第３スイッチ回路と、
前記ラッチ回路にラッチされた論理レベルを読み出す出力回路とを備えていること特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記第１、第２および第３スイッチ回路のオン／オフを制御する第１スイッチ制御信号、第２スイッチ制御信号および第２スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体集積回路。
（付記３）
付記２記載の半導体集積回路において、
前記スイッチ制御回路は、前記評価用配線を除く回路の不良を検出するためのバイパスモード中に、前記第１スイッチ回路をオンし、前記第２および第３スイッチ回路をオフすることを特徴とする半導体集積回路。
（付記４）
付記２記載の半導体集積回路において、
前記スイッチ制御回路は、前記評価用配線の不良を検出するための配線評価モード中に、前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンすることを特徴とする半導体集積回路。
（付記５）
付記２記載の半導体集積回路において、
前記第３スイッチ回路は、論理レベルを双方向に伝達可能な双方向スイッチであり、
前記スイッチ制御回路は、前記評価用配線に存在する不良が断線不良またはショート不良のいずれかであるかを判別するための断線／ショートモード中において、所定の論理レベルを前記入力回路により前記評価用配線に書き込む書き込み動作中に、前記第１および第３スイッチ回路をオンし、前記第２スイッチ回路をオンまたはオフし、前記ラッチ回路にラッチされた論理レベルを前記出力回路により読み出す読み出し動作中に、前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンすることを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記評価用配線は、複数の配線層を用いてそれぞれ形成された配線片と、異なる配線層の配線片を互いに接続するビアとにより構成されていることを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
前記評価用配線に沿って配線される電源線を備えていることを特徴とする半導体集積回路。
（付記８）
付記１記載の半導体集積回路において、
前記第１〜第３スイッチ回路の少なくともいずれかは、入力および出力がソースおよびドレインにそれぞれ接続され、ゲート電圧に応じてオンまたはオフするＭＯＳトランジスタにより構成されていることを特徴とする半導体集積回路。
（付記９）
付記８記載の半導体集積回路において、
前記第１〜第３スイッチ回路の少なくともいずれかは、ＣＭＯＳ伝達ゲートであることを特徴とする半導体集積回路。
（付記１０）
付記１記載の半導体集積回路において、
前記第１〜第３スイッチ回路の少なくともいずれかは、制御信号に応じてオンまたはオフするゲーテットバッファにより構成されていることを特徴とする半導体集積回路。
（付記１１）
付記１０記載の半導体集積回路において、
前記入力回路の出力を前記評価用配線の前記他端に接続する第４スイッチ回路を備え、
前記第３スイッチ回路は、ゲーテットバッファにより構成されていることを特徴とする半導体集積回路。
（付記１２）
付記１記載の半導体集積回路において、
前記入力回路および前記ラッチ回路は、第１および第２ＮＡＮＤゲートを有するモニタ回路として構成され、
前記第１ＮＡＮＤゲートは、一方の入力で書き込みデータと同論理の信号を受け、他方の入力で前記第２ＮＡＮＤゲートの出力を受け、出力が前記第１および第２スイッチ回路に接続され、
前記第２ＮＡＮＤゲートは、一方の入力で書き込みデータと逆論理の信号を受け、他方の入力が前記第１および第３スイッチに接続され、出力が前記出力回路に接続されていることを特徴とする半導体集積回路。
（付記１３）
付記１記載の半導体集積回路において、
前記第１、第２および第３スイッチ回路のオン／オフを制御する第１スイッチ制御信号、第２スイッチ制御信号および第２スイッチ制御信号をそれぞれ受ける外部端子を備えていることを特徴とする半導体集積回路。
（付記１４）
評価用配線と、
前記評価用配線の一端に接続され、前記一端に所定の論理レベルを書き込む入力回路と、
前記評価用配線の他端に接続され、前記他端の論理レベルをラッチするラッチ回路と、
前記入力回路の出力を前記ラッチ回路の入力に接続する第１スイッチ回路と、
前記入力回路の出力を前記評価用配線の前記一端に接続する第２スイッチ回路と、
前記評価用配線の前記他端を前記ラッチ回路の入力に接続する第３スイッチ回路と、
前記ラッチ回路にラッチされた論理レベルを読み出す出力回路とを備えている半導体集積回路の配線評価方法であって、
前記第１スイッチ回路をオンし、前記第２および第３スイッチ回路をオフし、
前記入力回路により前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線を除く回路に不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線を除く回路に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１５）
付記１４記載の半導体集積回路の配線評価方法において、
期待値として”論理１”および”論理０”を順次書き込んで評価を行い、
順次読み出された論理レベルのいずれかが前記期待値と異なるときに、前記評価用配線を除く回路に不良が存在すると判定し、
順次読み出された論理レベルがともに前記期待値と同じときに、前記評価用配線を除く回路に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１６）
付記１４記載の半導体集積回路の配線評価方法において、
前記評価用配線を除く回路または配線に不良が存在しないと判定した後に、
前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンし、
前記入力回路により前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線に断線不良またはショート不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１７）
付記１６記載の半導体集積回路の配線評価方法において、
期待値として”論理１”および”論理０”を順次書き込んで評価を行い、
順次読み出された論理レベルのいずれかが前記期待値と異なるときに、前記評価用配線に断線不良またはショート不良が存在すると判定し、
順次読み出された論理レベルがともに前記期待値と同じときに、前記評価用配線に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。
（付記１８）
付記１６記載の半導体集積回路の配線評価方法において、
前記評価用配線に断線不良またはショート不良が存在すると判定した後に、
前記第１および第３スイッチ回路をオンし、前記第２スイッチ回路をオンまたはオフし、
前記入力回路により、前記第１および第３スイッチを介して前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンし、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線にショート不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線に断線不良が存在すると判定することを特徴とする半導体集積回路の配線評価方法。（付記１９）
付記１８記載の半導体集積回路の配線評価方法において、
期待値として”論理１”および”論理０”を順次書き込んで評価を行い、
順次読み出された論理レベルのいずれかが前記期待値と異なるときに、前記評価用配線にショート不良が存在すると判定し、
順次読み出された論理レベルがともに前記期待値と同じときに、前記評価用配線に断線不良が存在すると判定することを特徴とする半導体集積回路の配線評価方法。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
１０ 配線評価回路
１２ デコーダ
１４、１４Ａ スイッチ制御回路
１６ パッド
１８ 評価用配線
１８ａ 折り返し部
２０、２０Ａ 制御回路
２２ 入力制御回路
２４ モニタ回路
ＡＤ アドレス信号
ＣＨＩＰ 評価チップ
ＤＥＣ デコード信号
ＤＩＮ データ入力信号
ＤＯＵＴ データ出力信号
Ｍ１ 第１金属配線層
Ｍ２ 第２金属配線層
Ｍ３ 第３金属配線層
Ｍ４ 第４金属配線層
ＯＥ アウトプットイネーブル信号
Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮ、Ｓ４ＯＮ スイッチ制御信号
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４ スイッチ回路
ＶＤＤ、ＶＳＳ 電源線
ＶＩＡ ビア
Ｗ１ 一端
Ｗ２ 他端
ＷＥ ライトイネーブル信号
１２ デコーダ
１４、１４Ａ スイッチ制御回路
１６ パッド
１８ 評価用配線
１８ａ 折り返し部
２０、２０Ａ 制御回路
２２ 入力制御回路
２４ モニタ回路
ＡＤ アドレス信号
ＣＨＩＰ 評価チップ
ＤＥＣ デコード信号
ＤＩＮ データ入力信号
ＤＯＵＴ データ出力信号
Ｍ１ 第１金属配線層
Ｍ２ 第２金属配線層
Ｍ３ 第３金属配線層
Ｍ４ 第４金属配線層
ＯＥ アウトプットイネーブル信号
Ｓ１ＯＮ、Ｓ２ＯＮ、Ｓ３ＯＮ、Ｓ４ＯＮ スイッチ制御信号
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４ スイッチ回路
ＶＤＤ、ＶＳＳ 電源線
ＶＩＡ ビア
Ｗ１ 一端
Ｗ２ 他端
ＷＥ ライトイネーブル信号
Claims (10)
- 評価用配線と、
前記評価用配線の一端に接続され、前記一端に所定の論理レベルを書き込む入力回路と、
前記評価用配線の他端に接続され、前記他端の論理レベルをラッチするラッチ回路と、
前記入力回路の出力を前記ラッチ回路の入力に接続する第１スイッチ回路と、
前記入力回路の出力を前記評価用配線の前記一端に接続する第２スイッチ回路と、
前記評価用配線の前記他端を前記ラッチ回路の入力に接続する第３スイッチ回路と、
前記ラッチ回路にラッチされた論理レベルを読み出す出力回路とを備えていること特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記第１、第２および第３スイッチ回路のオン／オフを制御する第１スイッチ制御信号、第２スイッチ制御信号および第２スイッチ制御信号を出力するスイッチ制御回路を備えていることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記スイッチ制御回路は、前記評価用配線を除く回路の不良を検出するためのバイパスモード中に、前記第１スイッチ回路をオンし、前記第２および第３スイッチ回路をオフすることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記スイッチ制御回路は、前記評価用配線の不良を検出するための配線評価モード中に、前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンすることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記第３スイッチ回路は、論理レベルを双方向に伝達可能な双方向スイッチであり、
前記スイッチ制御回路は、前記評価用配線に存在する不良が断線不良またはショート不良のいずれかであるかを判別するための断線／ショートモード中において、所定の論理レベルを前記入力回路により前記評価用配線に書き込む書き込み動作中に、前記第１および第３スイッチ回路をオンし、前記第２スイッチ回路をオンまたはオフし、前記ラッチ回路にラッチされた論理レベルを前記出力回路により読み出す読み出し動作中に、前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンすることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記評価用配線は、複数の配線層を用いてそれぞれ形成された配線片と、異なる配線層の配線片を互いに接続するビアとにより構成されていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記入力回路および前記ラッチ回路は、第１および第２ＮＡＮＤゲートを有するモニタ回路として構成され、
前記第１ＮＡＮＤゲートは、一方の入力で書き込みデータと同論理の信号を受け、他方の入力で前記第２ＮＡＮＤゲートの出力を受け、出力が前記第１および第２スイッチ回路に接続され、
前記第２ＮＡＮＤゲートは、一方の入力で書き込みデータと逆論理の信号を受け、他方の入力が前記第１および第３スイッチに接続され、出力が前記出力回路に接続されている
ことを特徴とする半導体集積回路。 - 評価用配線と、
前記評価用配線の一端に接続され、前記一端に所定の論理レベルを書き込む入力回路と、
前記評価用配線の他端に接続され、前記他端の論理レベルをラッチするラッチ回路と、
前記入力回路の出力を前記ラッチ回路の入力に接続する第１スイッチ回路と、
前記入力回路の出力を前記評価用配線の前記一端に接続する第２スイッチ回路と、
前記評価用配線の前記他端を前記ラッチ回路の入力に接続する第３スイッチ回路と、
前記ラッチ回路にラッチされた論理レベルを読み出す出力回路とを備えている半導体集積回路の配線評価方法であって、
前記第１スイッチ回路をオンし、前記第２および第３スイッチ回路をオフし、
前記入力回路により前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線を除く回路に不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線を除く回路に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。 - 請求項８記載の半導体集積回路の配線評価方法において、
前記評価用配線を除く回路または配線に不良が存在しないと判定した後に、
前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンし、
前記入力回路により前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線に断線不良またはショート不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線に不良が存在しないと判定することを特徴とする半導体集積回路の配線評価方法。 - 請求項９記載の半導体集積回路の配線評価方法において、
前記評価用配線に断線不良またはショート不良が存在すると判定した後に、
前記第１および第３スイッチ回路をオンし、前記第２スイッチ回路をオンまたはオフし、
前記入力回路により、前記第１および第３スイッチを介して前記評価用配線に所定の論理レベル（期待値）を書き込み、
前記第１スイッチ回路をオフし、前記第２および第３スイッチ回路をオンし、
前記出力回路により読み出された論理レベルが、前記期待値と異なるときに、前記評価用配線にショート不良が存在すると判定し、
前記出力回路により読み出された論理レベルが、前記期待値と同じときに、前記評価用配線に断線不良が存在すると判定することを特徴とする半導体集積回路の配線評価方法。
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