JP3720910B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、形成された配線評価用モニタを評価する評価回路を搭載する半導体集積回路に関する。
近年、半導体装置の高機能化、高集積化に伴って、搭載されるチップに形成されるパターンや素子が高密度化してきている。そして、製造プロセスが異なると配線パターンの幅やピッチ等が異なってくることから、チップ上にパターンや素子のモニタを形成してプロセス立上げの評価することが行われるもので、この際に不良箇所の推定や不良モードの解析の容易化が望まれている。そのためには所定の信号を与えるだけで不良箇所推定や不良モード解析を行う評価回路が必要となる。
【０００２】
【従来の技術】
従来、配線モニタの評価方法としては、チップ上に配線評価用モニタを数種のモードで単体で配置して個々に検査し、また個々のモニタ評価を単体で行うのが一般的である。
【０００３】
ここで、図６に、従来の配線評価用モニタの説明図を示す。図６（Ａ）は、チップ上に配線評価用モニタとして平行なパターン１１（１１1 〜）を所定太さ、所定ピッチでモニタモードに応じて所定数単体で形成される。そして、各パターン１１の両端にパッド１２ａ1 〜，１２ｂ〜が形成される。なお、これらパターン１１は、チップ上で多層で形成される場合には、ビアにより導通されて該当のパッドが表面上に形成される。
【０００４】
また、図６（Ｂ）は、チップ上に多層で、かつチェーン状にパターン１３（１３1 〜）が所定列で形成され、各列で各チェーンの節目部分にパッド１４1 〜が形成される。
そして、各パターン１１，１３の短絡や断線等の評価モードに従って、対応のパッド（１２ａ1 〜，１２ｂ1 〜，１４1 〜）にプローブを個々に接触させて検査して評価を行うものである。
【０００５】
また、図示しないが、評価用モニタとしてチップ上に形成された素子等のバルク系に対しての評価は、各素子又は素子で形成される回路の入力端及び出力端にパッドを形成し、該当のパッドに信号を入力し、該当のパッドより出力状態を検査することにより正常動作を行うか否かの評価を行うものである。
【０００６】
【発明が解決しようとする課題】
しかし、上述のように配線パターンやバルク系の評価用のモニタをチップに単体で配置して評価することは、各評価用モニタ毎に、チップに形成される層条件（上層、下層等）や配置条件等を考慮して、評価モードに従って総てのパッドについてプローブで検査を行わなければならず、さらに評価項目が複数の場合に各評価項目に対応する評価モードで検査、評価を行う必要があって、評価解析、評価判定までに多大の時間を要するという問題がある。
【０００７】
そこで、本発明は上記課題に鑑みなされたもので、不良箇所推定及び不良モード解析の容易化を図る半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１では、半導体製造におけるプロセス条件を設定するための評価用モニタが搭載される半導体集積回路において、前記評価用モニタを一部とし、判定用信号に応じて該評価用モニタの状態の出力を行うメモリ手段が形成されてなり、前記評価用モニタは、所定形成層で所定幅の所定ピッチで形成される配線パターンであることを特徴とする半導体集積回路が構成される。
【０００９】
請求項２では、請求項１記載の半導体集積回路において、前記メモリ手段がアレイ状に配列されたメモリブロックが形成されてなる。
【００１０】
請求項３では、請求項２記載の半導体集積回路において、前記メモリブロックの所定のメモリ手段に対して、水平方向の両端及び垂直方向の両端で該メモリ手段を対とすべく前記評価用モニタが形成されてなる。
【００１１】
請求項４では、請求項２または３記載の半導体集積回路において、前記メモリブロックをアレイ状に配列してアレイブロックを形成させ、該メモリブロック毎に同種又は異種の評価対象の前記評価用モニタが形成されてなる。
請求項５では、請求項４記載の半導体集積回路において、前記同種の評価対象の評価用モニタが形成される前記メモリブロックを、前記アレイブロック内で均一に配置されてなる。
【００１２】
上述のように請求項１の発明では、半導体上に、所定の幅、ピッチ等の配線パターンの評価用モニタを一部とするメモリ手段が設けられ、該メモリ手段に判定用信号を供給して該評価用モニタの状態を出力して判定、評価を行わせる。これにより、複数の評価項目に応じて単体でモニタ評価を行う必要がなく、メモリ手段のメモリ状態で不良箇所推定や不良モード解析を容易に行うことが可能となる。
【００１３】
請求項２又は４の発明では、メモリ手段をアレイ状に配列してメモリブロックを形成させ、また適宜メモリブロックをアレイ状に配列してアレイブロックを形成させる。これにより、複数種の評価項目に対して、不良箇所推定や不良モード解析の容易化が図られ、ブロックごとの不良率、欠陥率の算出が可能となって判定、評価の容易化を図ることが可能となる。
【００１４】
請求項３の発明では、メモリブロックにおける水平方向及び垂直方向のそれぞれの両端でメモリ手段を対とするように前記評価用モニタを形成させる。これにより、対となるメモリ手段が評価用モニタの評価モードによっては同一状態の結果となり、容易に評価モードの不良種別の判定、評価を行うことが可能となる。
【００１５】
請求項５の発明では、メモリブロックがアレイ状に配列されたアレイブロック内で、同種の評価用モニタが形成されるメモリブロックを均一に配置させる。これにより、容易に位置依存性の不良の判定、評価を行うことが可能となる。
【００１６】
【発明の実施の形態】
図１に、本発明の一実施例の要部構成図を示す。図１は、メモリ手段としてのラッチセル２１の一例の回路図を示したもので、水平方向にライトイネーブルローアドレスライン（ＷＥＲ）２２及びリードイネーブルライン（ＲＥ）２３が配置され、垂直方向にライトイネーブルカラムアドレスライン（ＷＥＣ）２４，ドライブライン（ＤＬＶ）２５及びデータ出力ライン（Ｄout ）２６が配置される。
【００１７】
ナンド回路ＮＡＮＤ１は、２つの入力端が、それぞれＷＥＲ２２とＷＥＣ２４に接続され、出力端はインバータ回路ＩＮＶ１に接続される。一方、第１の電源ＶDDと第２の電源ＧＮＤ間に２のＰチャンネルＦＥＴ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のトランジスタＴ1 ，Ｔ2 の直列回路と、２つのＮチャンネルＦＥＴのトランジスタＴ3 ，Ｔ4 の直列回路とが直列に接続される。トランジスタＴ1 ，Ｔ4 のゲートはＤＬＶ２５に接続され、トランジスタＴ2 のゲートはナンド回路ＮＡＮＤ１の出力端に接続される。また、トランジスタＴ3 のゲートはインバータ回路ＩＮＶ１の出力端に接続される。上記ナンド回路ＮＡＮＤ１、インバータ回路ＩＮＶ１及びトランジスタＴ1 〜Ｔ4 が後述のラッチ回路への書き込み回路となる。
【００１８】
また、双方向に接続された２つのインバータ回路ＩＮＶ２，ＩＮＶ３でラッチ回路２７が構成され、インバータ回路ＩＮＶ２の出力端（インバータ回路ＩＮＶ１の出力端）とトランジスタＴ2 とＴ3 の接続点とに評価用モニタである配線パターン２８が接続される。そして、ラッチ回路２７のインバータ回路ＩＮＶ３の出力端がノア回路ＮＯＲ１の一方の入力端に接続されると共に、ナンド回路ＮＡＮＤ２の一方の入力端に接続される。
【００１９】
一方、インバータ回路ＩＮＶ４は、入力端がＲＥ２３に接続され、出力端はインバータ回路ＩＮＶ５の入力端に接続されると共に、ノア回路ＮＯＲ１の他方の入力端に接続される。また、インバータ回路ＩＮＶ５の出力端がナンド回路ＮＡＮＤ２の他方の入力端に接続される。
【００２０】
また、第１の電源ＶDDと第２の電源ＧＮＤとの間でＰチャンネルＦＥＴのトランジスタＴ5 とＮチャンネルＦＥＴのトランジスタＴ6 が直列に接続され、各トランジスタＴ5 ，Ｔ6 の接続点がＤout ２６に接続される。そして、トランジスタＴ5 のゲートがナンド回路ＮＡＮＤ２の出力端に接続され、トランジスタＴ6 のゲートがノア回路ＮＯＲ１の出力端に接続されたものである。
【００２１】
上記インバータ回路ＩＮＶ４、ＩＮＶ５、ナンド回路ＮＡＮＤ２、ノア回路ＮＯＲ１、及びトランジスタＴ5 ，Ｔ6 がラッチ回路２７への読み出し回路となる。
また、上記配線パターン２８は評価用モニタとなるのは前述の通りであるが、このメモリ回路２１を構成するナンド回路ＮＡＮＤ１等の総ての回路素子が評価用モニタとなるものである。
【００２２】
ここで、上記ラッチセル２１の動作を簡単に説明する。ここでは、配線パターン２８及び各回路素子は不良のものがないものとして説明する。ラッチ回路２７への書き込み時は、ＷＥＲ２２及びＷＥＣ２４に「１」の信号が供給されるとナンド回路ＮＡＮＤ１の出力が「０」となってトランジスタＴ2 ，Ｔ3 をオン状態とし、このときにＤＬＶ２５に「１」の信号を供給するとトランジスタＴ4 がオン状態となってラッチ回路２７には第２の電源ＧＮＤの情報「０」がラッチされる。また、ＤＬＶ２５に「０」の信号が供給された場合にはトランジスタＴ1 がオン状態となってラッチ回路２７には第１の電源ＶDDの情報「１」がラッチされる。
【００２３】
一方、ラッチ回路２７からのラッチ情報の読み出し時は、ＲＥ２３に「１」の信号が供給されるとナンド回路ＮＡＮＤ２の他方の入力端には「１」の信号が入力され、ノア回路ＮＯＲ１の他方の入力端には「０」の信号が入力される。そこで、ラッチ回路２７のラッチ情報が「１」の場合にはナンド回路ＮＡＮＤ２及びノア回路ＮＯＲ１の一方の入力端にそれぞれ「１」が入力され、ナンド回路ＮＡＮＤ２の出力が「０」、ノア回路ＮＯＲ１の出力が「０」となり、トランジスタＴ5 のみがオン状態となってＤout ２６に「１」の信号が出力される。
【００２４】
また、ラッチ回路２７のラッチ情報が「０」のときにはナンド回路ＮＡＮＤ２及びノア回路ＮＯＲ１の一方の入力端にそれぞれ「０」が入力され、ナンド回路ＮＡＮＤ２の出力が「１」、ノア回路ＮＯＲ１の出力が「１」となり、トランジスタＴ6 のみがオン状態となってＤout ２６に「０」の信号が出力されるものである。
【００２５】
そこで、図２に、図１のラッチセルが配列されるラッチブロックの平面図を示す。図２は、図１のラッチセル２１がアレイ状に配列させて、メモリブロックとしてのラッチブロック３１を形成したもので、等価的なメモリ回路（ＳＲＡＭ）が構成されたものである。このラッチブロック３１上には、垂直方向に１列分で所定数（例えば往復１本として２本）の配線パターン２８ａ（２８ａ1 ，２８ａ2 ）が所定数形成され、水平方向に１行分で所定数（例えば往復１本として２本）の配線パターン２８ｂ（２８ｂ1 ，２８ｂ2 ）が所定数形成される。この場合、各配線パターン２８ａ，２８ｂは互いに短絡しないように多層に、評価モードに対応した所定幅の所定ピッチで形成される。
【００２６】
なお、評価モードに応じて各配線パターン２８ａ，２８ｂには適宜ビアが形成されて該ビアにビア被り部分が形成させ、また各層に対応するビア間でビアチェーンの配線パターンを形成してもよい。
そして、ラッチブロック３１を構成するラッチセル２１のうち、水平方向の各配線パターン２８ｂ（２８ｂ1 ，２８ｂ2 ）の両端部分のラッチセル２１同士を対とし、また垂直方向の配線パターン２８ａ（２８ａ1 ，２８ａ2 ）の両端部分のラッチセル２１同士を対とする。なお、上記以外のラッチセルは配線パターン２８以外の回路素子の評価用モニタの評価を行うものとする。この場合、図１の配線パターン２８を接続せずに、トランジスタＴ2 ，Ｔ3 の接続点とラッチ回路２７とが直接接続されるもので、各回路素子の配線パターンがウェハ上の所定形成層に形成される。
【００２７】
そこで、図３に、図１のラッチセルのラッチ回路と配線評価用モニタの接続状態の要部回路図を示す。図３に示すように、垂直方向に配線された配線パターン２８に対して、一端のラッチセル２１（２１A1とする）におけるラッチ回路２７の入力部分には配線パターン２８ａ1 が接続され、他端のラッチセル２１（２１A2とする）におけるラッチ回路２７の入力部分には該配線パターン２８ａ1 と近接して配置される配線パターン２８ａ2 が接続される。この接続状態が垂直方向の配線パターン２８（２８ａ1 ，２８ａ2 ）の各列で行われる。
【００２８】
また、水平方向に配線された配線パターンに対して、一端のラッチセル２１（２１B1とする）におけるラッチ回路２７の入力部分には配線パターン２８ｂ1 が接続され、他端のラッチセル２１（２１B2とする）におけるラッチ回路２７の入力部分には該配線パターン２８ｂ1 と近接して配置される配線パターン２８ｂ2 が接続される。この接続状態が水平方向の配線パターン２８（２８ｂ1 ，２８ｂ2 ）の各行で行われるものである。
【００２９】
上記のような接続状態で、各ラッチセル２１のラッチ回路２７に書き込みを行わせる場合、接続された配線パターン２８が例えば断線している場合にはラッチ回路２７の入力はフロー状態となり、これを何れかのラッチセル２１で検出することで対応する何れの配線パターン２８が断線しているかを容易に判断することができる。
【００３０】
また、近接の配線パターン２８（例えば２８ａ1 と２８ａ2 ，２８ｂ1 と２８ｂ2 ）が短絡している場合には、対となるラッチセル２１（２１A1と２１A2，２１B1と２１B2）のラッチ回路２７の読み出しにより出力結果が同じになる。これによって、短絡しているか否かが容易に判別することができ、何れの配線パターン２８（２８ａ1 ，２８ａ2 ，２８ｂ1 ，２８ｂ2 ）が短絡しているかの判断をも容易に行うことができるものである。
【００３１】
このように、配線パターンや回路素子の不良箇所の推定や評価モードにおける不良モードの解析の容易化を図ることができるものである。
続いて、図４に、図２のラッチブロックをアレイ状に配置した場合の説明図を示す。図４に示すラッチブロック３１は、上記ラッチセル２１をアレイ状に配置したもので、図面上の１つの升には当該ラッチブロック３１のロウアドレス（ａａ〜ａｈ）とカラムアドレス（ｂａ〜ｂｈ）で認識、選択されるものであって、一つのアドレスには図のように２つのラッチセル２１が配置される。これは、形成される配線パターン２８の本数や製造上のものとして適宜配置したものである。なお、図４に示すラッチブロック３１では、図２に示すような配線パターン２８は省略してある。
【００３２】
上記ラッチブロック３１は、チップ（半導体）４１上にアレイ状に配列されてＡＡ〜ＡＨ，ＢＡ〜ＢＨのようにアレイブロック４２が例えば２つのブロック４２ａ，４２ｂに形成される。そして、チップ４１上のアレイブロック４２の周辺にはリングオシレータ４３や制御部４４等が配置されて形成されたものである。そして、リングオシレータ４３及び制御部４４によりアレイブロック４２のアドレスＡＡ〜ＡＨ，ＢＡ〜ＢＨでラッチブロック３１を選択してロウアドレス（ａａ〜ａｈ）及びカラムアドレス（ｂａ〜ｂｈ）にそれぞれの評価モードに応じた物理入力値（「１」又は「０」）を各ラッチセル２１に書き込み、配線パターン２８及び各回路素子の状態の判定、評価を行うものである。
【００３３】
これによって、それぞれの評価用モニタの不良箇所の推定や不良となって評価用モニタの種類及びその内容を容易に掌握することができるものである。
次に、図５に、図４のアレイブロックにおけるラッチブロックの配置の説明図を示す。図５（Ａ）は、チップ４１上に、図４に示すようにラッチブロック３１をアレイ状に配置した場合の評価対象ごとのラッチブロック３１の配置を示したものである。すなわち、例えば８つの評価対象（図５（Ｂ）で説明する）に対応するラッチブロック（ブロックＮｏ．１〜８で表示する）３１をアレイブロック４２の各ブロック４２ａ，４２ｂごとに均一に配置した場合を示している。
【００３４】
ここで、評価対象は、例えば配線パターンを評価対象として図５（Ｂ）に一例として示される。この場合、配線パターンは４層（ＬＡ〜ＬＤ）で形成されているものとし、縦（垂直）方向でＬＡとＬＤの配線パターンが形成され、横（水平）方向でＬＢとＬＣの配線パターンが形成される。そして、図５（Ｂ）に示すように、各ラッチブロック３１のブロックＮｏ．に応じた評価対象が定められる。なお、図５（Ｂ）に記載のビア被りとは、ビアを形成する際のパターン幅を越えたビア形成部分が存在（すなわち、パターン間がこのビア被り部分で狭くなる）することを意味する。
【００３５】
また、ブロックＮｏ．７，８に示すＮＢビアチェーンはＡ層とＢ層間でビアチェーン（図６（Ｂ）参照）を形成させて評価を行う場合を示しており、同様にＮＣはＢ層とＣ層間、ＮＤはＣ層とＤ層間でのビアチェーンの評価を行う場合を示している。
【００３６】
このように、同一の評価対象のラッチブロック３１をアレイブロック４１内で均一に配置することで、位置合わせ時のずれや、半導体製造プロセスにおけるウエハの反りなどによる位置依存による不良の判定、評価を行うことができるものである。
【００３７】
【発明の効果】
以上のように請求項１の発明によれば、半導体上に、所定の幅、ピッチ等の配線パターンの評価用モニタを一部とするメモリ手段が設けられ、該メモリ手段に判定用信号を供給して該評価用モニタの状態を出力して判定、評価を行わせることにより、複数の評価項目に応じて単体でモニタ評価を行う必要がなく、メモリ手段のメモリ状態で不良箇所推定や不良モード解析を容易に行うことができる。
【００３８】
請求項２又は４の発明によれば、メモリ手段をアレイ状に配列してメモリブロックを形成させ、また適宜メモリブロックをアレイ状に配列してアレイブロックを形成させることにより、複数種の評価項目に対して、不良箇所推定や不良モード解析の容易化が図られ、ブロックごとの不良率、欠陥率の算出が可能となって判定、評価の容易化を図ることができる。
【００３９】
請求項３の発明によれば、メモリブロックにおける水平方向及び垂直方向のそれぞれの両端でメモリ手段を対とするように前記評価用モニタを形成させることにより、対となるメモリ手段が評価用モニタの評価モードによっては同一状態の結果となり、容易に評価モードの不良種別の判定、評価を行うことができる。
【００４０】
請求項５の発明によれば、メモリブロックがアレイ状に配列されたアレイブロック内で、同種の評価用モニタが形成されるメモリブロックを均一に配置させることにより、容易に位置依存性の不良の判定、評価を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部構成図である。
【図２】図１のラッチセルが配列されるラッチブロックの平面図である。
【図３】図２のラッチセルのラッチ回路と配線評価用モニタの接続状態の要部回路図である。
【図４】図２のラッチブロックをアレイ状に配置した場合の説明図である。
【図５】図４のアレイブロックにおけるラッチブロックの配置の説明図である。
【図６】従来の配線評価用モニタの説明図である。
【符号の説明】
２１ ラッチセル
２２ ＷＥＲ
２３ ＲＥ
２４ ＷＥＣ
２５ ＤＬＶ
２６ Ｄout
２７ ラッチ回路
２８ 配線パターン
２８ａ 垂直パターン
２８ｂ 水平パターン
３１ ラッチブロック
４１ チップ
４２ アレイブロック
４３ リングオシレータ
４４ 制御部
【発明の属する技術分野】
本発明は、形成された配線評価用モニタを評価する評価回路を搭載する半導体集積回路に関する。
近年、半導体装置の高機能化、高集積化に伴って、搭載されるチップに形成されるパターンや素子が高密度化してきている。そして、製造プロセスが異なると配線パターンの幅やピッチ等が異なってくることから、チップ上にパターンや素子のモニタを形成してプロセス立上げの評価することが行われるもので、この際に不良箇所の推定や不良モードの解析の容易化が望まれている。そのためには所定の信号を与えるだけで不良箇所推定や不良モード解析を行う評価回路が必要となる。
【０００２】
【従来の技術】
従来、配線モニタの評価方法としては、チップ上に配線評価用モニタを数種のモードで単体で配置して個々に検査し、また個々のモニタ評価を単体で行うのが一般的である。
【０００３】
ここで、図６に、従来の配線評価用モニタの説明図を示す。図６（Ａ）は、チップ上に配線評価用モニタとして平行なパターン１１（１１1 〜）を所定太さ、所定ピッチでモニタモードに応じて所定数単体で形成される。そして、各パターン１１の両端にパッド１２ａ1 〜，１２ｂ〜が形成される。なお、これらパターン１１は、チップ上で多層で形成される場合には、ビアにより導通されて該当のパッドが表面上に形成される。
【０００４】
また、図６（Ｂ）は、チップ上に多層で、かつチェーン状にパターン１３（１３1 〜）が所定列で形成され、各列で各チェーンの節目部分にパッド１４1 〜が形成される。
そして、各パターン１１，１３の短絡や断線等の評価モードに従って、対応のパッド（１２ａ1 〜，１２ｂ1 〜，１４1 〜）にプローブを個々に接触させて検査して評価を行うものである。
【０００５】
また、図示しないが、評価用モニタとしてチップ上に形成された素子等のバルク系に対しての評価は、各素子又は素子で形成される回路の入力端及び出力端にパッドを形成し、該当のパッドに信号を入力し、該当のパッドより出力状態を検査することにより正常動作を行うか否かの評価を行うものである。
【０００６】
【発明が解決しようとする課題】
しかし、上述のように配線パターンやバルク系の評価用のモニタをチップに単体で配置して評価することは、各評価用モニタ毎に、チップに形成される層条件（上層、下層等）や配置条件等を考慮して、評価モードに従って総てのパッドについてプローブで検査を行わなければならず、さらに評価項目が複数の場合に各評価項目に対応する評価モードで検査、評価を行う必要があって、評価解析、評価判定までに多大の時間を要するという問題がある。
【０００７】
そこで、本発明は上記課題に鑑みなされたもので、不良箇所推定及び不良モード解析の容易化を図る半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、請求項１では、半導体製造におけるプロセス条件を設定するための評価用モニタが搭載される半導体集積回路において、前記評価用モニタを一部とし、判定用信号に応じて該評価用モニタの状態の出力を行うメモリ手段が形成されてなり、前記評価用モニタは、所定形成層で所定幅の所定ピッチで形成される配線パターンであることを特徴とする半導体集積回路が構成される。
【０００９】
請求項２では、請求項１記載の半導体集積回路において、前記メモリ手段がアレイ状に配列されたメモリブロックが形成されてなる。
【００１０】
請求項３では、請求項２記載の半導体集積回路において、前記メモリブロックの所定のメモリ手段に対して、水平方向の両端及び垂直方向の両端で該メモリ手段を対とすべく前記評価用モニタが形成されてなる。
【００１１】
請求項４では、請求項２または３記載の半導体集積回路において、前記メモリブロックをアレイ状に配列してアレイブロックを形成させ、該メモリブロック毎に同種又は異種の評価対象の前記評価用モニタが形成されてなる。
請求項５では、請求項４記載の半導体集積回路において、前記同種の評価対象の評価用モニタが形成される前記メモリブロックを、前記アレイブロック内で均一に配置されてなる。
【００１２】
上述のように請求項１の発明では、半導体上に、所定の幅、ピッチ等の配線パターンの評価用モニタを一部とするメモリ手段が設けられ、該メモリ手段に判定用信号を供給して該評価用モニタの状態を出力して判定、評価を行わせる。これにより、複数の評価項目に応じて単体でモニタ評価を行う必要がなく、メモリ手段のメモリ状態で不良箇所推定や不良モード解析を容易に行うことが可能となる。
【００１３】
請求項２又は４の発明では、メモリ手段をアレイ状に配列してメモリブロックを形成させ、また適宜メモリブロックをアレイ状に配列してアレイブロックを形成させる。これにより、複数種の評価項目に対して、不良箇所推定や不良モード解析の容易化が図られ、ブロックごとの不良率、欠陥率の算出が可能となって判定、評価の容易化を図ることが可能となる。
【００１４】
請求項３の発明では、メモリブロックにおける水平方向及び垂直方向のそれぞれの両端でメモリ手段を対とするように前記評価用モニタを形成させる。これにより、対となるメモリ手段が評価用モニタの評価モードによっては同一状態の結果となり、容易に評価モードの不良種別の判定、評価を行うことが可能となる。
【００１５】
請求項５の発明では、メモリブロックがアレイ状に配列されたアレイブロック内で、同種の評価用モニタが形成されるメモリブロックを均一に配置させる。これにより、容易に位置依存性の不良の判定、評価を行うことが可能となる。
【００１６】
【発明の実施の形態】
図１に、本発明の一実施例の要部構成図を示す。図１は、メモリ手段としてのラッチセル２１の一例の回路図を示したもので、水平方向にライトイネーブルローアドレスライン（ＷＥＲ）２２及びリードイネーブルライン（ＲＥ）２３が配置され、垂直方向にライトイネーブルカラムアドレスライン（ＷＥＣ）２４，ドライブライン（ＤＬＶ）２５及びデータ出力ライン（Ｄout ）２６が配置される。
【００１７】
ナンド回路ＮＡＮＤ１は、２つの入力端が、それぞれＷＥＲ２２とＷＥＣ２４に接続され、出力端はインバータ回路ＩＮＶ１に接続される。一方、第１の電源ＶDDと第２の電源ＧＮＤ間に２のＰチャンネルＦＥＴ（Ｆｉｅｌｄ Ｅｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）のトランジスタＴ1 ，Ｔ2 の直列回路と、２つのＮチャンネルＦＥＴのトランジスタＴ3 ，Ｔ4 の直列回路とが直列に接続される。トランジスタＴ1 ，Ｔ4 のゲートはＤＬＶ２５に接続され、トランジスタＴ2 のゲートはナンド回路ＮＡＮＤ１の出力端に接続される。また、トランジスタＴ3 のゲートはインバータ回路ＩＮＶ１の出力端に接続される。上記ナンド回路ＮＡＮＤ１、インバータ回路ＩＮＶ１及びトランジスタＴ1 〜Ｔ4 が後述のラッチ回路への書き込み回路となる。
【００１８】
また、双方向に接続された２つのインバータ回路ＩＮＶ２，ＩＮＶ３でラッチ回路２７が構成され、インバータ回路ＩＮＶ２の出力端（インバータ回路ＩＮＶ１の出力端）とトランジスタＴ2 とＴ3 の接続点とに評価用モニタである配線パターン２８が接続される。そして、ラッチ回路２７のインバータ回路ＩＮＶ３の出力端がノア回路ＮＯＲ１の一方の入力端に接続されると共に、ナンド回路ＮＡＮＤ２の一方の入力端に接続される。
【００１９】
一方、インバータ回路ＩＮＶ４は、入力端がＲＥ２３に接続され、出力端はインバータ回路ＩＮＶ５の入力端に接続されると共に、ノア回路ＮＯＲ１の他方の入力端に接続される。また、インバータ回路ＩＮＶ５の出力端がナンド回路ＮＡＮＤ２の他方の入力端に接続される。
【００２０】
また、第１の電源ＶDDと第２の電源ＧＮＤとの間でＰチャンネルＦＥＴのトランジスタＴ5 とＮチャンネルＦＥＴのトランジスタＴ6 が直列に接続され、各トランジスタＴ5 ，Ｔ6 の接続点がＤout ２６に接続される。そして、トランジスタＴ5 のゲートがナンド回路ＮＡＮＤ２の出力端に接続され、トランジスタＴ6 のゲートがノア回路ＮＯＲ１の出力端に接続されたものである。
【００２１】
上記インバータ回路ＩＮＶ４、ＩＮＶ５、ナンド回路ＮＡＮＤ２、ノア回路ＮＯＲ１、及びトランジスタＴ5 ，Ｔ6 がラッチ回路２７への読み出し回路となる。
また、上記配線パターン２８は評価用モニタとなるのは前述の通りであるが、このメモリ回路２１を構成するナンド回路ＮＡＮＤ１等の総ての回路素子が評価用モニタとなるものである。
【００２２】
ここで、上記ラッチセル２１の動作を簡単に説明する。ここでは、配線パターン２８及び各回路素子は不良のものがないものとして説明する。ラッチ回路２７への書き込み時は、ＷＥＲ２２及びＷＥＣ２４に「１」の信号が供給されるとナンド回路ＮＡＮＤ１の出力が「０」となってトランジスタＴ2 ，Ｔ3 をオン状態とし、このときにＤＬＶ２５に「１」の信号を供給するとトランジスタＴ4 がオン状態となってラッチ回路２７には第２の電源ＧＮＤの情報「０」がラッチされる。また、ＤＬＶ２５に「０」の信号が供給された場合にはトランジスタＴ1 がオン状態となってラッチ回路２７には第１の電源ＶDDの情報「１」がラッチされる。
【００２３】
一方、ラッチ回路２７からのラッチ情報の読み出し時は、ＲＥ２３に「１」の信号が供給されるとナンド回路ＮＡＮＤ２の他方の入力端には「１」の信号が入力され、ノア回路ＮＯＲ１の他方の入力端には「０」の信号が入力される。そこで、ラッチ回路２７のラッチ情報が「１」の場合にはナンド回路ＮＡＮＤ２及びノア回路ＮＯＲ１の一方の入力端にそれぞれ「１」が入力され、ナンド回路ＮＡＮＤ２の出力が「０」、ノア回路ＮＯＲ１の出力が「０」となり、トランジスタＴ5 のみがオン状態となってＤout ２６に「１」の信号が出力される。
【００２４】
また、ラッチ回路２７のラッチ情報が「０」のときにはナンド回路ＮＡＮＤ２及びノア回路ＮＯＲ１の一方の入力端にそれぞれ「０」が入力され、ナンド回路ＮＡＮＤ２の出力が「１」、ノア回路ＮＯＲ１の出力が「１」となり、トランジスタＴ6 のみがオン状態となってＤout ２６に「０」の信号が出力されるものである。
【００２５】
そこで、図２に、図１のラッチセルが配列されるラッチブロックの平面図を示す。図２は、図１のラッチセル２１がアレイ状に配列させて、メモリブロックとしてのラッチブロック３１を形成したもので、等価的なメモリ回路（ＳＲＡＭ）が構成されたものである。このラッチブロック３１上には、垂直方向に１列分で所定数（例えば往復１本として２本）の配線パターン２８ａ（２８ａ1 ，２８ａ2 ）が所定数形成され、水平方向に１行分で所定数（例えば往復１本として２本）の配線パターン２８ｂ（２８ｂ1 ，２８ｂ2 ）が所定数形成される。この場合、各配線パターン２８ａ，２８ｂは互いに短絡しないように多層に、評価モードに対応した所定幅の所定ピッチで形成される。
【００２６】
なお、評価モードに応じて各配線パターン２８ａ，２８ｂには適宜ビアが形成されて該ビアにビア被り部分が形成させ、また各層に対応するビア間でビアチェーンの配線パターンを形成してもよい。
そして、ラッチブロック３１を構成するラッチセル２１のうち、水平方向の各配線パターン２８ｂ（２８ｂ1 ，２８ｂ2 ）の両端部分のラッチセル２１同士を対とし、また垂直方向の配線パターン２８ａ（２８ａ1 ，２８ａ2 ）の両端部分のラッチセル２１同士を対とする。なお、上記以外のラッチセルは配線パターン２８以外の回路素子の評価用モニタの評価を行うものとする。この場合、図１の配線パターン２８を接続せずに、トランジスタＴ2 ，Ｔ3 の接続点とラッチ回路２７とが直接接続されるもので、各回路素子の配線パターンがウェハ上の所定形成層に形成される。
【００２７】
そこで、図３に、図１のラッチセルのラッチ回路と配線評価用モニタの接続状態の要部回路図を示す。図３に示すように、垂直方向に配線された配線パターン２８に対して、一端のラッチセル２１（２１A1とする）におけるラッチ回路２７の入力部分には配線パターン２８ａ1 が接続され、他端のラッチセル２１（２１A2とする）におけるラッチ回路２７の入力部分には該配線パターン２８ａ1 と近接して配置される配線パターン２８ａ2 が接続される。この接続状態が垂直方向の配線パターン２８（２８ａ1 ，２８ａ2 ）の各列で行われる。
【００２８】
また、水平方向に配線された配線パターンに対して、一端のラッチセル２１（２１B1とする）におけるラッチ回路２７の入力部分には配線パターン２８ｂ1 が接続され、他端のラッチセル２１（２１B2とする）におけるラッチ回路２７の入力部分には該配線パターン２８ｂ1 と近接して配置される配線パターン２８ｂ2 が接続される。この接続状態が水平方向の配線パターン２８（２８ｂ1 ，２８ｂ2 ）の各行で行われるものである。
【００２９】
上記のような接続状態で、各ラッチセル２１のラッチ回路２７に書き込みを行わせる場合、接続された配線パターン２８が例えば断線している場合にはラッチ回路２７の入力はフロー状態となり、これを何れかのラッチセル２１で検出することで対応する何れの配線パターン２８が断線しているかを容易に判断することができる。
【００３０】
また、近接の配線パターン２８（例えば２８ａ1 と２８ａ2 ，２８ｂ1 と２８ｂ2 ）が短絡している場合には、対となるラッチセル２１（２１A1と２１A2，２１B1と２１B2）のラッチ回路２７の読み出しにより出力結果が同じになる。これによって、短絡しているか否かが容易に判別することができ、何れの配線パターン２８（２８ａ1 ，２８ａ2 ，２８ｂ1 ，２８ｂ2 ）が短絡しているかの判断をも容易に行うことができるものである。
【００３１】
このように、配線パターンや回路素子の不良箇所の推定や評価モードにおける不良モードの解析の容易化を図ることができるものである。
続いて、図４に、図２のラッチブロックをアレイ状に配置した場合の説明図を示す。図４に示すラッチブロック３１は、上記ラッチセル２１をアレイ状に配置したもので、図面上の１つの升には当該ラッチブロック３１のロウアドレス（ａａ〜ａｈ）とカラムアドレス（ｂａ〜ｂｈ）で認識、選択されるものであって、一つのアドレスには図のように２つのラッチセル２１が配置される。これは、形成される配線パターン２８の本数や製造上のものとして適宜配置したものである。なお、図４に示すラッチブロック３１では、図２に示すような配線パターン２８は省略してある。
【００３２】
上記ラッチブロック３１は、チップ（半導体）４１上にアレイ状に配列されてＡＡ〜ＡＨ，ＢＡ〜ＢＨのようにアレイブロック４２が例えば２つのブロック４２ａ，４２ｂに形成される。そして、チップ４１上のアレイブロック４２の周辺にはリングオシレータ４３や制御部４４等が配置されて形成されたものである。そして、リングオシレータ４３及び制御部４４によりアレイブロック４２のアドレスＡＡ〜ＡＨ，ＢＡ〜ＢＨでラッチブロック３１を選択してロウアドレス（ａａ〜ａｈ）及びカラムアドレス（ｂａ〜ｂｈ）にそれぞれの評価モードに応じた物理入力値（「１」又は「０」）を各ラッチセル２１に書き込み、配線パターン２８及び各回路素子の状態の判定、評価を行うものである。
【００３３】
これによって、それぞれの評価用モニタの不良箇所の推定や不良となって評価用モニタの種類及びその内容を容易に掌握することができるものである。
次に、図５に、図４のアレイブロックにおけるラッチブロックの配置の説明図を示す。図５（Ａ）は、チップ４１上に、図４に示すようにラッチブロック３１をアレイ状に配置した場合の評価対象ごとのラッチブロック３１の配置を示したものである。すなわち、例えば８つの評価対象（図５（Ｂ）で説明する）に対応するラッチブロック（ブロックＮｏ．１〜８で表示する）３１をアレイブロック４２の各ブロック４２ａ，４２ｂごとに均一に配置した場合を示している。
【００３４】
ここで、評価対象は、例えば配線パターンを評価対象として図５（Ｂ）に一例として示される。この場合、配線パターンは４層（ＬＡ〜ＬＤ）で形成されているものとし、縦（垂直）方向でＬＡとＬＤの配線パターンが形成され、横（水平）方向でＬＢとＬＣの配線パターンが形成される。そして、図５（Ｂ）に示すように、各ラッチブロック３１のブロックＮｏ．に応じた評価対象が定められる。なお、図５（Ｂ）に記載のビア被りとは、ビアを形成する際のパターン幅を越えたビア形成部分が存在（すなわち、パターン間がこのビア被り部分で狭くなる）することを意味する。
【００３５】
また、ブロックＮｏ．７，８に示すＮＢビアチェーンはＡ層とＢ層間でビアチェーン（図６（Ｂ）参照）を形成させて評価を行う場合を示しており、同様にＮＣはＢ層とＣ層間、ＮＤはＣ層とＤ層間でのビアチェーンの評価を行う場合を示している。
【００３６】
このように、同一の評価対象のラッチブロック３１をアレイブロック４１内で均一に配置することで、位置合わせ時のずれや、半導体製造プロセスにおけるウエハの反りなどによる位置依存による不良の判定、評価を行うことができるものである。
【００３７】
【発明の効果】
以上のように請求項１の発明によれば、半導体上に、所定の幅、ピッチ等の配線パターンの評価用モニタを一部とするメモリ手段が設けられ、該メモリ手段に判定用信号を供給して該評価用モニタの状態を出力して判定、評価を行わせることにより、複数の評価項目に応じて単体でモニタ評価を行う必要がなく、メモリ手段のメモリ状態で不良箇所推定や不良モード解析を容易に行うことができる。
【００３８】
請求項２又は４の発明によれば、メモリ手段をアレイ状に配列してメモリブロックを形成させ、また適宜メモリブロックをアレイ状に配列してアレイブロックを形成させることにより、複数種の評価項目に対して、不良箇所推定や不良モード解析の容易化が図られ、ブロックごとの不良率、欠陥率の算出が可能となって判定、評価の容易化を図ることができる。
【００３９】
請求項３の発明によれば、メモリブロックにおける水平方向及び垂直方向のそれぞれの両端でメモリ手段を対とするように前記評価用モニタを形成させることにより、対となるメモリ手段が評価用モニタの評価モードによっては同一状態の結果となり、容易に評価モードの不良種別の判定、評価を行うことができる。
【００４０】
請求項５の発明によれば、メモリブロックがアレイ状に配列されたアレイブロック内で、同種の評価用モニタが形成されるメモリブロックを均一に配置させることにより、容易に位置依存性の不良の判定、評価を行うことができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部構成図である。
【図２】図１のラッチセルが配列されるラッチブロックの平面図である。
【図３】図２のラッチセルのラッチ回路と配線評価用モニタの接続状態の要部回路図である。
【図４】図２のラッチブロックをアレイ状に配置した場合の説明図である。
【図５】図４のアレイブロックにおけるラッチブロックの配置の説明図である。
【図６】従来の配線評価用モニタの説明図である。
【符号の説明】
２１ ラッチセル
２２ ＷＥＲ
２３ ＲＥ
２４ ＷＥＣ
２５ ＤＬＶ
２６ Ｄout
２７ ラッチ回路
２８ 配線パターン
２８ａ 垂直パターン
２８ｂ 水平パターン
３１ ラッチブロック
４１ チップ
４２ アレイブロック
４３ リングオシレータ
４４ 制御部
Claims (5)
- 半導体製造におけるプロセス条件を設定するための評価用モニタが搭載される半導体集積回路において、
前記評価用モニタを一部とし、判定用信号に応じて該評価用モニタの状態の出力を行うメモリ手段が形成されてなり、
前記評価用モニタは、所定形成層で所定幅の所定ピッチで形成される配線パターンであることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記メモリ手段がアレイ状に配列されたメモリブロックが形成されてなることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記メモリブロックの所定のメモリ手段に対して、水平方向の両端及び垂直方向の両端で該メモリ手段を対とすべく前記評価用モニタが形成されてなることを特徴とする半導体集積回路。 - 請求項２または３記載の半導体集積回路において、
前記メモリブロックをアレイ状に配列してアレイブロックを形成させ、該メモリブロック毎に同種又は異種の評価対象の前記評価用モニタが形成されてなることを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、
前記同種の評価対象の評価用モニタが形成される前記メモリブロックを、前記アレイブロック内で均一に配置されてなることを特徴とする半導体集積回路。
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