JP3571981B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、メモリセルを有する半導体装置に関するものであり、特に工場でのプロセス、歩留り、信頼性などを定期的にモニタリングするための不良解析用ＬＳＩに関するものである。
【０００２】
【従来の技術】
従来より、製品とは別に、不良解析用ＬＳＩが製造工程に定期的に流され、半導体装置の製造ラインの歩留り向上のために、あるいは製品を代表しての信頼性試験などに使用されている。
【０００３】
例えば、ＳＲＡＭの製造においては、ＳＲＡＭセルアレイを有すると共にテストパターンが形成された不良解析用ＬＳＩ（以下ＳＲＡＭ−ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐと記す）が使用されている。
【０００４】
前記ＳＲＡＭ−ＴＥＧを使用すれば、不良が発生したときに、メモリテストを行うことにより不良セルを特定できる。また、ＳＲＡＭ−ＴＥＧは、構造が簡単であるため、不良発生部位の特定、原因の解析が比較的容易であり、さらにＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍａｐ）システムの導入により、不良セル、不良部位の特定、解析はさらに容易になっている。
【０００５】
前記ＦＢＭとは、各メモリセルを物理的な配置にしたがって桝目状にあらわし、不良セル、良品セルを表示するようにしたシステムである。ＦＢＭでは、不良セルの配列により、複数の不良カテゴリに分別できる。前記不良カテゴリとは、ＦＢＭシステムにより検出される不良ビット（不良セル）の配置パターンのことである。なお、不良カテゴリは、ＳＲＡＭの配線構造により異なるものとなる。
【０００６】
次に、図６（ａ）、（ｂ）〜図９を用いて、従来の不良解析用ＬＳＩについて説明する。
【０００７】
図６（ａ）は、従来の不良解析用ＬＳＩの配線パターンを示す平面図である。図６（ｂ）は、前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【０００８】
図６（ｂ）に示すように、半導体基板５１には活性領域（アクティブエリア）５２が設けられている。この活性領域５２の両側には、それぞれメモリセル（図示せず）が１つずつ形成されており、そして４個の活性領域５２には８ビット分のメモリセルが形成されている。
【０００９】
半導体基板５１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン５３Ａ）が形成されている。活性領域５２には、ビヤホール５４を介してビット線パターン５３Ａが接続されている。なお、図６（ｂ）は、前記不良解析用ＬＳＩのビット線パターン５３Ａのカラム方向の断面を示している。
【００１０】
前記２層目の配線パターンとしては、図６（ａ）に示すように、ビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃが形成されている。ビット線パターン５３Ａと／ビット線パターン５３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン５３Ａと／ビット線パターン５３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。基準電位パターン５３Ｃは、基準電位が供給される配線である。
【００１１】
このような不良解析用ＬＳＩでは、ビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃに発生する不良を、前記ＦＢＭにより検知している。例えば、前記パターン間にショートが発生した場合、ＦＢＭは図７に示すようになる。
【００１２】
次に、従来の別の不良解析用ＬＳＩについて説明する。
【００１３】
図８（ａ）は、従来の別の不良解析用ＬＳＩの配線パターンを示す平面図である。図８（ｂ）は、前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【００１４】
図８（ｂ）に示すように、前記不良解析用ＬＳＩと同様に、半導体基板５１には活性領域（アクティブエリア）５２が設けられている。そして、４個の活性領域５２には、８ビット分のメモリセルが形成されている。半導体基板５１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン５３Ａ）、３層目の配線パターン（図中ではビット線パターン５５Ａ）が形成されている。活性領域５２には、ビヤホール５６を介してビット線パターン５３Ａが接続され、このビット線パターン５３Ａにはビヤホール５７を介してビット線パターン５５Ａが接続されている。
【００１５】
図８（ａ）は、２層目と３層目の配線パターンのみを示し、その他の膜は透過した状態を示している。前記２層目の配線パターンとしては、図８（ａ）に示すように、ビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃが形成されている。前記３層目の配線パターンとしては、ビット線パターン５５Ａ、／ビット線パターン５５Ｂが形成されている。
【００１６】
前記ビット線パターン５３Ａと／ビット線パターン５３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン５３Ａと／ビット線パターン５３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。基準電位パターン５３Ｃは、基準電位が供給される配線である。同様に、前記ビット線パターン５５Ａと／ビット線パターン５５Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン５５Ａと／ビット線パターン５５Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。また、基準電位パターン５３Ｃは、基準電位が供給される配線である。
【００１７】
このような不良解析用ＬＳＩでは、２層目のビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃや、３層目のビット線パターン５５Ａ、／ビット線パターン５５Ｂに発生する不良を、前記ＦＢＭにより検知している。例えば、前記２層目のパターン間、または３層目のパターン間にショートが発生した場合、ＦＢＭは図９に示すように、同一の不良カテゴリになる。
【００１８】
【発明が解決しようとする課題】
しかしながら、図６（ｂ）に示した不良解析用ＬＳＩでは、メモリセル内のビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃの配線密度が低く、これら配線間に最小スペース部分が少ないため、配線間におけるショートの検知率が低いという問題点がある。
【００１９】
また、図８（ｂ）に示した不良解析用ＬＳＩでは、２層目のビット線パターン５３Ａ、／ビット線パターン５３Ｂにショートが発生した場合、また３層目のビット線パターン５５Ａ、／ビット線パターン５５Ｂにショートが発生した場合のいずれの場合でも、ＦＢＭによって検知される不良カテゴリは図９に示すように同じになってしまう。このため、前記不良解析用ＬＳＩでは、不良が発生した層の特定ができない。すなわち、別の不良部位あるいは不良原因であるにもかかわらず、ＦＢＭでは同一の不良カテゴリとして検知されてしまい、不良部位や不良原因の特定が困難であるという問題点がある。
【００２０】
さらに、配線の多層化が進み、２層配線であった不良解析用ＬＳＩ（ＳＲＡＭ−ＴＥＧなど）もこれに対応するために多層化されつつある。これにより、さらに別の不良部位あるいは不良原因であるにもかかわらず、同一の不良カテゴリとして検知される場合が増える結果となっている。
【００２１】
そこでこの発明は、前記課題に鑑みてなされたものであり、不良部位の物理的解析が不要となり、不良解析に要する時間を短縮でき、また不良検知率を向上させることができる半導体装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る第１の不良解析用の半導体装置は、情報を記憶する第１、第２のメモリセルと、前記第１のメモリセルに接続され、第１の配線層に形成された第１配線と、前記第１のメモリセルに接続され、前記第１配線に隣接して所定の間隔を保持するように、前記第１の配線層に形成された第２配線と、前記第２のメモリセルに接続され、第２の配線層に前記第２配線に隣接して形成された第３配線と、前記第２のメモリセルに接続され、前記第３配線に隣接して所定の間隔を保持するように、前記第２の配線層に形成された第４配線とを具備することを特徴とする。
【００２４】
また、この発明に係る第２の不良解析用の半導体装置は、前記第１の半導体装置が有する構成に加えて、前記第１、第２のメモリセルにはアドレスが付与されており、前記第１配線及び第２配線に接続された前記第１のメモリセルが奇数アドレスに対応しているときは、前記第３配線及び第４配線に接続された前記第２のメモリセルは偶数アドレスに対応し、前記第１配線及び第２配線に接続された前記第１のメモリセルが偶数アドレスに対応しているときは、前記第３配線及び第４配線に接続された前記第２のメモリセルは奇数アドレスに対応していることを特徴とする。
【００２５】
また、この発明に係る第３の不良解析用の半導体装置は、前記第１または第２の半導体装置が有する構成に加えて、前記第１配線は凹凸形状を有し、前記第２配線は前記第１配線が有する凹凸形状に沿って所定の間隔を保持するように形成された凹凸形状を有しており、前記第３配線は凹凸形状を有し、前記第４配線は前記第３配線が有する凹凸形状に沿って所定の間隔を保持するように形成された凹凸形状を有していることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００２７】
［第１の実施の形態］
第１の実施の形態は、半導体基板上の同一層に形成される配線において、異電位が供給される配線同士が長い距離にわたって近接するようにパターンを形成し、最小スペースの配線間を増やしたものである。ここでは、半導体基板上に形成される２層目の配線を例に取り説明する。
【００２８】
図１（ａ）は、この発明の第１の実施の形態の半導体装置の配線パターンを示す平面図である。図１（ｂ）は、第１の実施の形態の半導体装置の構造を示す概略的な断面図である。
【００２９】
図１に示すように、半導体基板１１には活性領域（アクティブエリア）１２が設けられている。この活性領域１２の両側には、それぞれメモリセル（図示せず）が１つずつ形成されており、そして４個の活性領域１２には８ビット分のメモリセルが形成されている。半導体基板１１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン１３Ａ）が形成されている。活性領域１２には、ビヤホール１４を介してビット線パターン１３Ａが接続されている。なお、図１（ｂ）は、前記半導体装置のビット線パターン１３Ａのカラム方向の断面を示している。
【００３０】
前記２層目の配線パターンとしては、図１（ａ）に示すように、ビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及び基準電位パターン１３Ｃが形成されている。ビット線パターン１３Ａと／ビット線パターン１３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン１３Ａと／ビット線パターン１３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。また、基準電位パターン１３Ｃは、基準電位が供給される配線である。
【００３１】
図１（ａ）に示すように、前記ビット線パターン１３Ａには複数の突起パターン１３ＡＡが設けられ、／ビット線パターン１３Ｂには複数の突起パターン１３ＢＢが設けられている。突起パターン１３ＡＡと突起パターン１３ＢＢは、これらのパターン間に最小の配線間スペースが形成されるように、図１（ａ）に示すように、カラム方向に交互に配置されている。
【００３２】
言い換えると、第１の実施の形態は、前記ビット線パターン１３Ａ及び突起パターン１３ＡＡで形成された凹部内に、／ビット線パターン１３Ｂ及び突起パターン１３ＢＢで形成された凸部が配置されている。このとき、ビット線パターン１３Ａ及び突起パターン１３ＡＡと、／ビット線パターン１３Ｂ及び突起パターン１３ＢＢとの間には、所定のスペースが保持されている。また、前記ビット線パターン１３Ｂ及び突起パターン１３ＢＢで形成された凹部内に、／ビット線パターン１３Ａ及び突起パターン１３ＡＡで形成された凸部が配置されている。このとき、／ビット線パターン１３Ｂ及び突起パターン１３ＢＢと、ビット線パターン１３Ａ及び突起パターン１３ＡＡとの間には、所定のスペースが保持されている。
【００３３】
このように第１の実施の形態では、異電位が供給される配線間（ビット線パターン１３Ａと、／ビット線パターン１３Ｂ間）に、最小スペース部分を増加させるための配線パターン（突起パターン１３ＡＡ、１３ＢＢ）を追加している。これにより、１対のビット線パターン１３Ａ及び／ビット線パターン１３Ｂ当たりの最小スペース部分を増加されることができるため、これら配線パターン間のショートの検知感度を向上させることができる。
【００３４】
また、前記半導体装置では、２層目のビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及び基準電位パターン１３Ｃに発生する不良を、前記ＦＢＭにより検知している。例えば、前記２層目のパターン間にショートが発生した場合、ＦＢＭは図２に示すようになる。なお、このとき不良カテゴリは、従来の場合と変わらない。
【００３５】
以上説明したようにこの第１の実施の形態によれば、異電位が供給される配線間に、最小配線スペース個所が増加するように配線を追加することにより、配線間のショート検知率を向上させることができる。
【００３６】
［第２の実施の形態］
第２の実施の形態では、アドレスが付与されたビット線において、奇数アドレスのビット線パターン及び／ビット線パターンを半導体基板上の第１の層に形成し、偶数アドレスのビット線パターン及び／ビット線パターンを前記第１の層と異なる第２の層に形成するものである。ここでは、半導体基板上に形成される２層目の配線と３層目の配線を例に取り説明する。
【００３７】
図３（ａ）は、この発明の第２の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図である。図３（ｂ）、（ｃ）は、第２の実施の形態の半導体装置の構造を示す概略的な断面図である。
【００３８】
図３（ｂ）、（ｃ）に示すように、半導体基板１１には活性領域（アクティブエリア）１２が設けられている。この活性領域１２の両側には、それぞれメモリセル（図示せず）が１つずつ形成されており、そして、４個の活性領域１２には８ビット分のメモリセルが形成されている。
【００３９】
半導体基板１１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン１３Ａ）、さらに３層目の配線パターン（図中ではビット線パターン１５Ａ）が形成されている。活性領域１２には、ビヤホール１４を介してビット線パターン１３Ａが接続され、またビヤホール１６を介してビット線パターン１５Ａが接続されている。なお、図３（ｂ）は前記半導体装置のビット線パターン１３Ａのカラム方向の断面を示し、図３（ｃ）は前記半導体装置のビット線パターン１５Ａのカラム方向の断面を示している。
【００４０】
図３（ａ）は、２層目と３層目の配線パターンのみを示し、その他の膜は透過した状態を示している。前記２層目の配線パターンとしては、図３（ａ）に示すように、ビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及び基準電位パターン１３Ｃが形成されている。前記３層目の配線パターンとしては、ビット線パターン１５Ａ、／ビット線パターン１５Ｂが形成されている。
【００４１】
前記ビット線パターン１３Ａと／ビット線パターン１３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。ビット線パターン１３Ａと／ビット線パターン１３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。同様に、ビット線パターン１５Ａと／ビット線パターン１５Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン１５Ａと／ビット線パターン１５Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。また、基準電位パターン１３Ｃは、基準電位が供給される配線である。
【００４２】
また、前記ビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及びビット線パターン１５Ａ、／ビット線パターン１５Ｂにはアドレスが割り当てられており、奇数アドレスには２層目のビット線パターン１３Ａ、／ビット線パターン１３が対応し、偶数アドレスには３層目のビット線パターン１５Ａ、／ビット線パターン１５Ｂが対応するように設定されている。
【００４３】
このように構成された半導体装置において、２層目の配線パターン、あるいは３層目の配線パターンに発生する不良を、前記ＦＢＭにより検知する場合を説明する。例えば、２層目の配線パターン間にショートが発生した場合、図４に示すように、ＦＢＭには奇数アドレスに相当するカラムライン２１が不良ビットとして表示される。また、前記３層目のパターン間にショートが発生した場合、ＦＢＭには偶数のアドレスに相当するカラムライン２２が不良ビットとして表示される。これにより、ＦＢＭに表示された不良カテゴリが奇数アドレスか偶数アドレスかによって、不良が発生した層を特定できる。
【００４４】
以上説明したようにこの第２の実施の形態によれば、奇数アドレス対応するビット線を２層目の配線パターンのみで構成し、偶数アドレス対応するビット線を３層目の配線パターンのみで構成することにより、不良表示が奇数アドレスか偶数アドレスかによって不良が発生した層を特定できる。
【００４５】
［第３の実施の形態］
次に、前記第１の実施の形態と第２の実施の形態とを合わせた第３の実施の形態について説明する。
【００４６】
図５（ａ）は、この発明の第３の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図である。図５（ｂ）、（ｃ）は、第３の実施の形態の半導体装置の構造を示す概略的な断面図である。
【００４７】
第３の実施の形態において、前記第１、第２の実施の形態と同様な部分の詳細な説明は前述の第１、第２の実施の形態によるものとし、要点のみを以下に説明する。
【００４８】
図５（ａ）に示すように、前記ビット線パターン１３Ａには複数の突起パターン１３ＡＡが設けられ、／ビット線パターン１３Ｂには複数の突起パターン１３ＢＢが設けられている。突起パターン１３ＡＡと突起パターン１３ＢＢは、これらのパターン間に最小の配線間スペースが形成されるように、図５（ａ）に示すように、カラム方向に交互に配置されている。
【００４９】
さらに、前記ビット線パターン１５Ａには複数の突起パターン１５ＡＡが設けられ、／ビット線パターン１５Ｂには複数の突起パターン１５ＢＢが設けられている。突起パターン１５ＡＡと突起パターン１５ＢＢは、これらのパターン間に最小の配線間スペースが形成されるように、図５（ａ）に示すように、カラム方向に交互に配置されている。
【００５０】
このように、異電位が供給される２層目の配線間（ビット線パターン１３Ａと、／ビット線パターン１３Ｂ間）に、最小スペース部分を増加させるための配線パターン（突起パターン１３ＡＡ、１３ＢＢ）を追加している。これにより、２層目の配線間のショートの検知感度を向上させることができる。同様に、異電位が供給される３層目の配線間（ビット線パターン１５Ａと、／ビット線パターン１５Ｂ間）に、最小スペース部分を増加させるための配線パターン（突起パターン１５ＡＡ、１５ＢＢ）を追加している。これにより、３層目の配線間のショートの検知感度を向上させることができる。
【００５１】
また、これらのビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及びビット線パターン１５Ａ、／ビット線パターン１５Ｂにはアドレスが割り当てられており、奇数アドレスには２層目のビット線パターン１３Ａ、／ビット線パターン１３が対応し、偶数アドレスには３層目のビット線パターン１５Ａ、／ビット線パターン１５Ｂが対応するように設定されている。
【００５２】
このように構成された半導体装置において、２層目の配線パターン、あるいは３層目の配線パターンに発生する不良を、前記ＦＢＭにより検知する場合を説明する。例えば、前記２層目のパターン間にショートが発生した場合、図４に示すように、ＦＢＭには奇数アドレスに相当するカラムライン２１が不良ビットとして表示される。また、前記３層目のパターン間にショートが発生した場合、ＦＢＭには偶数アドレスに相当するカラムライン２２が不良ビットとして表示される。なお、突起パターン１５ＡＡと突起パターン１５ＢＢとの間にショートが発生した場合は、連続する偶数アドレスに相当する２つのカラムラインが不良ビットとして表示される。これにより、ＦＢＭに表示された不良カテゴリが奇数アドレスか偶数アドレスかによって、不良が発生した層を特定できる。
【００５３】
以上説明したようにこの第３の実施の形態によれば、異電位が供給される配線同士を、凹凸形状を有して、互いの間に所定の間隔が保持されるように形成することにより、配線間に最小のスペース部分が増加するように配線パターンを構成することができる。これにより、配線間のショート検知率を向上させることができる。さらに、奇数アドレス対応する配線パターンを第１の層のパターンのみで構成し、偶数アドレス対応する配線パターンを第２の層のパターンのみで構成することにより、不良表示が奇数アドレスか偶数アドレスかによって、不良が発生した層を特定することが可能になる。
【００５４】
なお、上述した各実施の形態では、各配線がビット線の場合を例にとって説明したが、例えば隣接したワード線間には異電位が与えられるので、同様にしてワード線にも適用可能である。また、ビット線やワード線に限らず、隣接した配線間に異電位が与えられるものであれば、他の配線であっても同様に適用でき、同じ作用効果が得られるのは勿論である。
【００５５】
【発明の効果】
以上述べたようにこの発明によれば、不良部位の物理的解析が不要となり、不良解析に要する時間を短縮でき、また不良検知率を向上させることができる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】（ａ）はこの発明の第１の実施の形態の半導体装置の配線パターンを示す平面図であり、（ｂ）は第１の実施の形態の半導体装置の構造を示す概略的な断面図である。この発明の実施の形態の半導体集積回路の構成を示す回路図である。
【図２】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【図３】（ａ）はこの発明の第２の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図であり、（ｂ）と（ｃ）は第２の実施の形態の半導体装置の構造を示す概略的な断面図である。
【図４】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【図５】（ａ）はこの発明の第３の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図であり、（ｂ）と（ｃ）は第３の実施の形態の半導体装置の構造を示す概略的な断面図である。
【図６】ａ）は従来の不良解析用ＬＳＩの配線パターンを示す平面図であり、（ｂ）は前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【図７】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【図８】（ａ）は従来の別の不良解析用ＬＳＩの配線パターンを示す平面図であり、（ｂ）は前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【図９】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【符号の説明】
１１…半導体基板
１２…活性領域（アクティブエリア）
１３Ａ…ビット線パターン
１３ＡＡ…突起パターン
１３Ｂ…／ビット線パターン
１３ＢＢ…突起パターン
１３Ｃ…基準電位パターン
１４…ビヤホール
１５Ａ…ビット線パターン
１５Ｂ…／ビット線パターン
１６…ビヤホール
【発明の属する技術分野】
この発明は、メモリセルを有する半導体装置に関するものであり、特に工場でのプロセス、歩留り、信頼性などを定期的にモニタリングするための不良解析用ＬＳＩに関するものである。
【０００２】
【従来の技術】
従来より、製品とは別に、不良解析用ＬＳＩが製造工程に定期的に流され、半導体装置の製造ラインの歩留り向上のために、あるいは製品を代表しての信頼性試験などに使用されている。
【０００３】
例えば、ＳＲＡＭの製造においては、ＳＲＡＭセルアレイを有すると共にテストパターンが形成された不良解析用ＬＳＩ（以下ＳＲＡＭ−ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐと記す）が使用されている。
【０００４】
前記ＳＲＡＭ−ＴＥＧを使用すれば、不良が発生したときに、メモリテストを行うことにより不良セルを特定できる。また、ＳＲＡＭ−ＴＥＧは、構造が簡単であるため、不良発生部位の特定、原因の解析が比較的容易であり、さらにＦＢＭ（Ｆａｉｌ Ｂｉｔ Ｍａｐ）システムの導入により、不良セル、不良部位の特定、解析はさらに容易になっている。
【０００５】
前記ＦＢＭとは、各メモリセルを物理的な配置にしたがって桝目状にあらわし、不良セル、良品セルを表示するようにしたシステムである。ＦＢＭでは、不良セルの配列により、複数の不良カテゴリに分別できる。前記不良カテゴリとは、ＦＢＭシステムにより検出される不良ビット（不良セル）の配置パターンのことである。なお、不良カテゴリは、ＳＲＡＭの配線構造により異なるものとなる。
【０００６】
次に、図６（ａ）、（ｂ）〜図９を用いて、従来の不良解析用ＬＳＩについて説明する。
【０００７】
図６（ａ）は、従来の不良解析用ＬＳＩの配線パターンを示す平面図である。図６（ｂ）は、前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【０００８】
図６（ｂ）に示すように、半導体基板５１には活性領域（アクティブエリア）５２が設けられている。この活性領域５２の両側には、それぞれメモリセル（図示せず）が１つずつ形成されており、そして４個の活性領域５２には８ビット分のメモリセルが形成されている。
【０００９】
半導体基板５１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン５３Ａ）が形成されている。活性領域５２には、ビヤホール５４を介してビット線パターン５３Ａが接続されている。なお、図６（ｂ）は、前記不良解析用ＬＳＩのビット線パターン５３Ａのカラム方向の断面を示している。
【００１０】
前記２層目の配線パターンとしては、図６（ａ）に示すように、ビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃが形成されている。ビット線パターン５３Ａと／ビット線パターン５３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン５３Ａと／ビット線パターン５３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。基準電位パターン５３Ｃは、基準電位が供給される配線である。
【００１１】
このような不良解析用ＬＳＩでは、ビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃに発生する不良を、前記ＦＢＭにより検知している。例えば、前記パターン間にショートが発生した場合、ＦＢＭは図７に示すようになる。
【００１２】
次に、従来の別の不良解析用ＬＳＩについて説明する。
【００１３】
図８（ａ）は、従来の別の不良解析用ＬＳＩの配線パターンを示す平面図である。図８（ｂ）は、前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【００１４】
図８（ｂ）に示すように、前記不良解析用ＬＳＩと同様に、半導体基板５１には活性領域（アクティブエリア）５２が設けられている。そして、４個の活性領域５２には、８ビット分のメモリセルが形成されている。半導体基板５１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン５３Ａ）、３層目の配線パターン（図中ではビット線パターン５５Ａ）が形成されている。活性領域５２には、ビヤホール５６を介してビット線パターン５３Ａが接続され、このビット線パターン５３Ａにはビヤホール５７を介してビット線パターン５５Ａが接続されている。
【００１５】
図８（ａ）は、２層目と３層目の配線パターンのみを示し、その他の膜は透過した状態を示している。前記２層目の配線パターンとしては、図８（ａ）に示すように、ビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃが形成されている。前記３層目の配線パターンとしては、ビット線パターン５５Ａ、／ビット線パターン５５Ｂが形成されている。
【００１６】
前記ビット線パターン５３Ａと／ビット線パターン５３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン５３Ａと／ビット線パターン５３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。基準電位パターン５３Ｃは、基準電位が供給される配線である。同様に、前記ビット線パターン５５Ａと／ビット線パターン５５Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン５５Ａと／ビット線パターン５５Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。また、基準電位パターン５３Ｃは、基準電位が供給される配線である。
【００１７】
このような不良解析用ＬＳＩでは、２層目のビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃや、３層目のビット線パターン５５Ａ、／ビット線パターン５５Ｂに発生する不良を、前記ＦＢＭにより検知している。例えば、前記２層目のパターン間、または３層目のパターン間にショートが発生した場合、ＦＢＭは図９に示すように、同一の不良カテゴリになる。
【００１８】
【発明が解決しようとする課題】
しかしながら、図６（ｂ）に示した不良解析用ＬＳＩでは、メモリセル内のビット線パターン５３Ａ、／ビット線パターン５３Ｂ、及び基準電位パターン５３Ｃの配線密度が低く、これら配線間に最小スペース部分が少ないため、配線間におけるショートの検知率が低いという問題点がある。
【００１９】
また、図８（ｂ）に示した不良解析用ＬＳＩでは、２層目のビット線パターン５３Ａ、／ビット線パターン５３Ｂにショートが発生した場合、また３層目のビット線パターン５５Ａ、／ビット線パターン５５Ｂにショートが発生した場合のいずれの場合でも、ＦＢＭによって検知される不良カテゴリは図９に示すように同じになってしまう。このため、前記不良解析用ＬＳＩでは、不良が発生した層の特定ができない。すなわち、別の不良部位あるいは不良原因であるにもかかわらず、ＦＢＭでは同一の不良カテゴリとして検知されてしまい、不良部位や不良原因の特定が困難であるという問題点がある。
【００２０】
さらに、配線の多層化が進み、２層配線であった不良解析用ＬＳＩ（ＳＲＡＭ−ＴＥＧなど）もこれに対応するために多層化されつつある。これにより、さらに別の不良部位あるいは不良原因であるにもかかわらず、同一の不良カテゴリとして検知される場合が増える結果となっている。
【００２１】
そこでこの発明は、前記課題に鑑みてなされたものであり、不良部位の物理的解析が不要となり、不良解析に要する時間を短縮でき、また不良検知率を向上させることができる半導体装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る第１の不良解析用の半導体装置は、情報を記憶する第１、第２のメモリセルと、前記第１のメモリセルに接続され、第１の配線層に形成された第１配線と、前記第１のメモリセルに接続され、前記第１配線に隣接して所定の間隔を保持するように、前記第１の配線層に形成された第２配線と、前記第２のメモリセルに接続され、第２の配線層に前記第２配線に隣接して形成された第３配線と、前記第２のメモリセルに接続され、前記第３配線に隣接して所定の間隔を保持するように、前記第２の配線層に形成された第４配線とを具備することを特徴とする。
【００２４】
また、この発明に係る第２の不良解析用の半導体装置は、前記第１の半導体装置が有する構成に加えて、前記第１、第２のメモリセルにはアドレスが付与されており、前記第１配線及び第２配線に接続された前記第１のメモリセルが奇数アドレスに対応しているときは、前記第３配線及び第４配線に接続された前記第２のメモリセルは偶数アドレスに対応し、前記第１配線及び第２配線に接続された前記第１のメモリセルが偶数アドレスに対応しているときは、前記第３配線及び第４配線に接続された前記第２のメモリセルは奇数アドレスに対応していることを特徴とする。
【００２５】
また、この発明に係る第３の不良解析用の半導体装置は、前記第１または第２の半導体装置が有する構成に加えて、前記第１配線は凹凸形状を有し、前記第２配線は前記第１配線が有する凹凸形状に沿って所定の間隔を保持するように形成された凹凸形状を有しており、前記第３配線は凹凸形状を有し、前記第４配線は前記第３配線が有する凹凸形状に沿って所定の間隔を保持するように形成された凹凸形状を有していることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００２７】
［第１の実施の形態］
第１の実施の形態は、半導体基板上の同一層に形成される配線において、異電位が供給される配線同士が長い距離にわたって近接するようにパターンを形成し、最小スペースの配線間を増やしたものである。ここでは、半導体基板上に形成される２層目の配線を例に取り説明する。
【００２８】
図１（ａ）は、この発明の第１の実施の形態の半導体装置の配線パターンを示す平面図である。図１（ｂ）は、第１の実施の形態の半導体装置の構造を示す概略的な断面図である。
【００２９】
図１に示すように、半導体基板１１には活性領域（アクティブエリア）１２が設けられている。この活性領域１２の両側には、それぞれメモリセル（図示せず）が１つずつ形成されており、そして４個の活性領域１２には８ビット分のメモリセルが形成されている。半導体基板１１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン１３Ａ）が形成されている。活性領域１２には、ビヤホール１４を介してビット線パターン１３Ａが接続されている。なお、図１（ｂ）は、前記半導体装置のビット線パターン１３Ａのカラム方向の断面を示している。
【００３０】
前記２層目の配線パターンとしては、図１（ａ）に示すように、ビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及び基準電位パターン１３Ｃが形成されている。ビット線パターン１３Ａと／ビット線パターン１３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン１３Ａと／ビット線パターン１３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。また、基準電位パターン１３Ｃは、基準電位が供給される配線である。
【００３１】
図１（ａ）に示すように、前記ビット線パターン１３Ａには複数の突起パターン１３ＡＡが設けられ、／ビット線パターン１３Ｂには複数の突起パターン１３ＢＢが設けられている。突起パターン１３ＡＡと突起パターン１３ＢＢは、これらのパターン間に最小の配線間スペースが形成されるように、図１（ａ）に示すように、カラム方向に交互に配置されている。
【００３２】
言い換えると、第１の実施の形態は、前記ビット線パターン１３Ａ及び突起パターン１３ＡＡで形成された凹部内に、／ビット線パターン１３Ｂ及び突起パターン１３ＢＢで形成された凸部が配置されている。このとき、ビット線パターン１３Ａ及び突起パターン１３ＡＡと、／ビット線パターン１３Ｂ及び突起パターン１３ＢＢとの間には、所定のスペースが保持されている。また、前記ビット線パターン１３Ｂ及び突起パターン１３ＢＢで形成された凹部内に、／ビット線パターン１３Ａ及び突起パターン１３ＡＡで形成された凸部が配置されている。このとき、／ビット線パターン１３Ｂ及び突起パターン１３ＢＢと、ビット線パターン１３Ａ及び突起パターン１３ＡＡとの間には、所定のスペースが保持されている。
【００３３】
このように第１の実施の形態では、異電位が供給される配線間（ビット線パターン１３Ａと、／ビット線パターン１３Ｂ間）に、最小スペース部分を増加させるための配線パターン（突起パターン１３ＡＡ、１３ＢＢ）を追加している。これにより、１対のビット線パターン１３Ａ及び／ビット線パターン１３Ｂ当たりの最小スペース部分を増加されることができるため、これら配線パターン間のショートの検知感度を向上させることができる。
【００３４】
また、前記半導体装置では、２層目のビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及び基準電位パターン１３Ｃに発生する不良を、前記ＦＢＭにより検知している。例えば、前記２層目のパターン間にショートが発生した場合、ＦＢＭは図２に示すようになる。なお、このとき不良カテゴリは、従来の場合と変わらない。
【００３５】
以上説明したようにこの第１の実施の形態によれば、異電位が供給される配線間に、最小配線スペース個所が増加するように配線を追加することにより、配線間のショート検知率を向上させることができる。
【００３６】
［第２の実施の形態］
第２の実施の形態では、アドレスが付与されたビット線において、奇数アドレスのビット線パターン及び／ビット線パターンを半導体基板上の第１の層に形成し、偶数アドレスのビット線パターン及び／ビット線パターンを前記第１の層と異なる第２の層に形成するものである。ここでは、半導体基板上に形成される２層目の配線と３層目の配線を例に取り説明する。
【００３７】
図３（ａ）は、この発明の第２の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図である。図３（ｂ）、（ｃ）は、第２の実施の形態の半導体装置の構造を示す概略的な断面図である。
【００３８】
図３（ｂ）、（ｃ）に示すように、半導体基板１１には活性領域（アクティブエリア）１２が設けられている。この活性領域１２の両側には、それぞれメモリセル（図示せず）が１つずつ形成されており、そして、４個の活性領域１２には８ビット分のメモリセルが形成されている。
【００３９】
半導体基板１１上には、下から順にそれぞれ絶縁膜を介して１層目の配線パターン（図示せず）、２層目の配線パターン（図中ではビット線パターン１３Ａ）、さらに３層目の配線パターン（図中ではビット線パターン１５Ａ）が形成されている。活性領域１２には、ビヤホール１４を介してビット線パターン１３Ａが接続され、またビヤホール１６を介してビット線パターン１５Ａが接続されている。なお、図３（ｂ）は前記半導体装置のビット線パターン１３Ａのカラム方向の断面を示し、図３（ｃ）は前記半導体装置のビット線パターン１５Ａのカラム方向の断面を示している。
【００４０】
図３（ａ）は、２層目と３層目の配線パターンのみを示し、その他の膜は透過した状態を示している。前記２層目の配線パターンとしては、図３（ａ）に示すように、ビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及び基準電位パターン１３Ｃが形成されている。前記３層目の配線パターンとしては、ビット線パターン１５Ａ、／ビット線パターン１５Ｂが形成されている。
【００４１】
前記ビット線パターン１３Ａと／ビット線パターン１３Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。ビット線パターン１３Ａと／ビット線パターン１３Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。同様に、ビット線パターン１５Ａと／ビット線パターン１５Ｂは、異なる電位、詳しくは相対的に反転された電位が供給される配線である。前記ビット線パターン１５Ａと／ビット線パターン１５Ｂには、書き込み時あるいは読み出し時に、それぞれ書き込み信号あるいは読み出し信号が流れる。また、基準電位パターン１３Ｃは、基準電位が供給される配線である。
【００４２】
また、前記ビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及びビット線パターン１５Ａ、／ビット線パターン１５Ｂにはアドレスが割り当てられており、奇数アドレスには２層目のビット線パターン１３Ａ、／ビット線パターン１３が対応し、偶数アドレスには３層目のビット線パターン１５Ａ、／ビット線パターン１５Ｂが対応するように設定されている。
【００４３】
このように構成された半導体装置において、２層目の配線パターン、あるいは３層目の配線パターンに発生する不良を、前記ＦＢＭにより検知する場合を説明する。例えば、２層目の配線パターン間にショートが発生した場合、図４に示すように、ＦＢＭには奇数アドレスに相当するカラムライン２１が不良ビットとして表示される。また、前記３層目のパターン間にショートが発生した場合、ＦＢＭには偶数のアドレスに相当するカラムライン２２が不良ビットとして表示される。これにより、ＦＢＭに表示された不良カテゴリが奇数アドレスか偶数アドレスかによって、不良が発生した層を特定できる。
【００４４】
以上説明したようにこの第２の実施の形態によれば、奇数アドレス対応するビット線を２層目の配線パターンのみで構成し、偶数アドレス対応するビット線を３層目の配線パターンのみで構成することにより、不良表示が奇数アドレスか偶数アドレスかによって不良が発生した層を特定できる。
【００４５】
［第３の実施の形態］
次に、前記第１の実施の形態と第２の実施の形態とを合わせた第３の実施の形態について説明する。
【００４６】
図５（ａ）は、この発明の第３の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図である。図５（ｂ）、（ｃ）は、第３の実施の形態の半導体装置の構造を示す概略的な断面図である。
【００４７】
第３の実施の形態において、前記第１、第２の実施の形態と同様な部分の詳細な説明は前述の第１、第２の実施の形態によるものとし、要点のみを以下に説明する。
【００４８】
図５（ａ）に示すように、前記ビット線パターン１３Ａには複数の突起パターン１３ＡＡが設けられ、／ビット線パターン１３Ｂには複数の突起パターン１３ＢＢが設けられている。突起パターン１３ＡＡと突起パターン１３ＢＢは、これらのパターン間に最小の配線間スペースが形成されるように、図５（ａ）に示すように、カラム方向に交互に配置されている。
【００４９】
さらに、前記ビット線パターン１５Ａには複数の突起パターン１５ＡＡが設けられ、／ビット線パターン１５Ｂには複数の突起パターン１５ＢＢが設けられている。突起パターン１５ＡＡと突起パターン１５ＢＢは、これらのパターン間に最小の配線間スペースが形成されるように、図５（ａ）に示すように、カラム方向に交互に配置されている。
【００５０】
このように、異電位が供給される２層目の配線間（ビット線パターン１３Ａと、／ビット線パターン１３Ｂ間）に、最小スペース部分を増加させるための配線パターン（突起パターン１３ＡＡ、１３ＢＢ）を追加している。これにより、２層目の配線間のショートの検知感度を向上させることができる。同様に、異電位が供給される３層目の配線間（ビット線パターン１５Ａと、／ビット線パターン１５Ｂ間）に、最小スペース部分を増加させるための配線パターン（突起パターン１５ＡＡ、１５ＢＢ）を追加している。これにより、３層目の配線間のショートの検知感度を向上させることができる。
【００５１】
また、これらのビット線パターン１３Ａ、／ビット線パターン１３Ｂ、及びビット線パターン１５Ａ、／ビット線パターン１５Ｂにはアドレスが割り当てられており、奇数アドレスには２層目のビット線パターン１３Ａ、／ビット線パターン１３が対応し、偶数アドレスには３層目のビット線パターン１５Ａ、／ビット線パターン１５Ｂが対応するように設定されている。
【００５２】
このように構成された半導体装置において、２層目の配線パターン、あるいは３層目の配線パターンに発生する不良を、前記ＦＢＭにより検知する場合を説明する。例えば、前記２層目のパターン間にショートが発生した場合、図４に示すように、ＦＢＭには奇数アドレスに相当するカラムライン２１が不良ビットとして表示される。また、前記３層目のパターン間にショートが発生した場合、ＦＢＭには偶数アドレスに相当するカラムライン２２が不良ビットとして表示される。なお、突起パターン１５ＡＡと突起パターン１５ＢＢとの間にショートが発生した場合は、連続する偶数アドレスに相当する２つのカラムラインが不良ビットとして表示される。これにより、ＦＢＭに表示された不良カテゴリが奇数アドレスか偶数アドレスかによって、不良が発生した層を特定できる。
【００５３】
以上説明したようにこの第３の実施の形態によれば、異電位が供給される配線同士を、凹凸形状を有して、互いの間に所定の間隔が保持されるように形成することにより、配線間に最小のスペース部分が増加するように配線パターンを構成することができる。これにより、配線間のショート検知率を向上させることができる。さらに、奇数アドレス対応する配線パターンを第１の層のパターンのみで構成し、偶数アドレス対応する配線パターンを第２の層のパターンのみで構成することにより、不良表示が奇数アドレスか偶数アドレスかによって、不良が発生した層を特定することが可能になる。
【００５４】
なお、上述した各実施の形態では、各配線がビット線の場合を例にとって説明したが、例えば隣接したワード線間には異電位が与えられるので、同様にしてワード線にも適用可能である。また、ビット線やワード線に限らず、隣接した配線間に異電位が与えられるものであれば、他の配線であっても同様に適用でき、同じ作用効果が得られるのは勿論である。
【００５５】
【発明の効果】
以上述べたようにこの発明によれば、不良部位の物理的解析が不要となり、不良解析に要する時間を短縮でき、また不良検知率を向上させることができる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】（ａ）はこの発明の第１の実施の形態の半導体装置の配線パターンを示す平面図であり、（ｂ）は第１の実施の形態の半導体装置の構造を示す概略的な断面図である。この発明の実施の形態の半導体集積回路の構成を示す回路図である。
【図２】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【図３】（ａ）はこの発明の第２の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図であり、（ｂ）と（ｃ）は第２の実施の形態の半導体装置の構造を示す概略的な断面図である。
【図４】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【図５】（ａ）はこの発明の第３の実施の形態の半導体装置の２層目と３層目の配線パターンを示す平面図であり、（ｂ）と（ｃ）は第３の実施の形態の半導体装置の構造を示す概略的な断面図である。
【図６】ａ）は従来の不良解析用ＬＳＩの配線パターンを示す平面図であり、（ｂ）は前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【図７】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【図８】（ａ）は従来の別の不良解析用ＬＳＩの配線パターンを示す平面図であり、（ｂ）は前記不良解析用ＬＳＩの構造を示す概略的な断面図である。
【図９】前記半導体装置においてパターン間にショートが発生した場合のＦＢＭの表示を示す図である。
【符号の説明】
１１…半導体基板
１２…活性領域（アクティブエリア）
１３Ａ…ビット線パターン
１３ＡＡ…突起パターン
１３Ｂ…／ビット線パターン
１３ＢＢ…突起パターン
１３Ｃ…基準電位パターン
１４…ビヤホール
１５Ａ…ビット線パターン
１５Ｂ…／ビット線パターン
１６…ビヤホール
Claims (5)
- 情報を記憶する第１、第２のメモリセルと、
前記第１のメモリセルに接続され、第１の配線層に形成された第１配線と、
前記第１のメモリセルに接続され、前記第１配線に隣接して所定の間隔を保持するように、前記第１の配線層に形成された第２配線と、
前記第２のメモリセルに接続され、第２の配線層に前記第２配線に隣接して形成された第３配線と、
前記第２のメモリセルに接続され、前記第３配線に隣接して所定の間隔を保持するように、前記第２の配線層に形成された第４配線と、
を具備することを特徴とする不良解析用の半導体装置。 - 前記第１、第２のメモリセルにはアドレスが付与されており、前記第１配線及び第２配線に接続された前記第１のメモリセルが奇数アドレスに対応しているときは、前記第３配線及び第４配線に接続された前記第２のメモリセルは偶数アドレスに対応し、前記第１配線及び第２配線に接続された前記第１のメモリセルが偶数アドレスに対応しているときは、前記第３配線及び第４配線に接続された前記第２のメモリセルは奇数アドレスに対応していることを特徴とする請求項１に記載の不良解析用の半導体装置。
- 前記第１配線は凹凸形状を有し、前記第２配線は前記第１配線が有する凹凸形状に沿って所定の間隔を保持するように形成された凹凸形状を有しており、前記第３配線は凹凸形状を有し、前記第４配線は前記第３配線が有する凹凸形状に沿って所定の間隔を保持するように形成された凹凸形状を有していることを特徴とする請求項１または２に記載の不良解析用の半導体装置。
- 前記第１配線はビット線であり、前記第２配線は前記第１配線に供給される信号の反転信号が供給されるビット線であり、かつ前記第３配線はビット線であり、前記第４配線は前記第３配線に供給される信号の反転信号が供給されるビット線であることを特徴とする請求項１乃至３のいずれか１つに記載の不良解析用の半導体装置。
- 前記第１配線はワード線であり、前記第２配線は前記ワード線に隣接して配置されるワード線であり、かつ前記第３配線はワード線であり、前記第４配線は前記第３配線としてのワード線に隣接して配置されるワード線であることを特徴とする請求項１乃至３のいずれか１つに記載の不良解析用の半導体装置。
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