JPS6399549A

JPS6399549A - メモリ集積回路装置

Info

Publication number: JPS6399549A
Application number: JP61244184A
Authority: JP
Inventors: Hiroshi Furuta; 博伺古田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-10-16
Filing date: 1986-10-16
Publication date: 1988-04-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメモリ集積回路装置に関し、特にメモリセルア
レイを改善したメモリ集積回路装置に関する。

〔従来の技術〕

従来、メモリ集積回路装Ｗ（以下、メモＩＪＩＣ）にお
いては、拡散工程終了後に歩留向上のために不良解析を
行っており、不良メモリセルの番地をＩＣテスタ等で測
定し、顕微鏡で外観を見て不良原因を見つけている。こ
のとき、メモリセルアレイを順に数えて不良メモリセル
の番地を探しているが、高密度化されたメモリＩＣでは
、この番地探しに時間がかかる。

このため、従来ではメモリセル番地を示すために、例え
ば第３図のように、メモリアレイ部３の側部に設けた側
部電源配線１の下層に、電気的に接続されない多結晶シ
リコン層７をメモリアレイ部３の一定ビット数おきに対
応するように配置してこれを目安にする構造が採られて
いる。また、図示は省略するが、側部電源配線１に凹凸
を設けたものも提案されている。

〔発明が解決しようとする問題点〕

上述した従来のメモリＩＣでは、番地の目安として電気
的に接続されていない多結晶シリコン層７を設けている
ため、マスクデータ数が増大してマスク形成の繁雑化を
招き、かつマスクパターン設計ミスを引き起こし易い。

また、多結晶シリコン層７は、一定数のビット置きに配
置されているだけであるため、いずれの多結晶シリコン
層７が何番地を示しているのかを判断することができず
、高密度のメモリＩＣではこの多結晶シリコン層７を目
安としてもメモリセルの番地を探すのに時間がかかる。

更に、側部電源配線１の下層に形成しているため、多結
晶シリコン層７が見にくいという問題もある。

また、電源配線に凹凸を設けることは、配線間隔や配線
寿命によるための配線幅の増大のため、チップサイズが
大きくなるという問題がある。

〔問題点を解決するための手段〕

本発明は、メモリセルの番地をより判り易く示すことが
可能であるメモリ集積回路装置を提供することを目的と
している。

本発明のメモリ集積回路装置は、メモリセルアレイ部に
隣接配置される配線に形成するコンタクトを、メモリセ
ルアレイ部の所定数ビット置きに配置し、かつこのコン
タクトのホール数或いは形状を相違させた構成としてい
る。

〔実施例〕

次に、本発明を図面を参照して説明する。

（第１実施例）第１図は本発明の第１実施例であり、第１図（ａ）はメ
モリ集積回路装置の全体平面図、同図（ｂ）はその要部
の拡大平面図である。

図示のように、このメモリ集積回路装置は、チップ５の
中央部に広い面積でメモリセルアレイ部３を形成し、か
つその一部にＸデコーダ部４を形成している。そして、
メモリセルアレイ部３の一例には側部電源配線１を延設
している。

前記側部電源配線１には、第１図（ｂ）のように、コン
タクト６が配設しており、このコンタクト６を通して側
部電源配線１をメモリセルアレイ部３等にまで延長され
ている拡散層２等に接続している。

そして、ここではこのコンタクト６は前記メモリセルア
レイ部３内に形成したメモリセル列の所定数のビット置
きに配置しており、しかもコンタクト６の個数を、１，
２．３・・・のように順序的に変えている。ここでは、
コンタクト６はメモリセルの３２ピツ）？２きに配置し
ている。

したがって、この構成によれば不良メモリセルの番地を
検出する際には、コンタクト６の位置とその数を確認す
れば、各コンタクト６におけるメモリセルビット位置を
容易に検出することができる。つまり、この例ではコン
タクト６の数ｎに対して、　（ｎ−１）Ｘ３２がメモリ
セルアレイ部３のピント位置に対応するそのコンタクト
６の位置となる。このため、このコンタクト６の位置を
目安にすれば、不良メモリセルの位置を迅速に検出でき
る。

また、この構成ではコンタクト６を側部電源配線１の表
面上からも明確に確認することができる。

更に、コンタクト６は従来から設けられているものであ
り、単にその位置と数を相違させているのに過ぎないた
め、マスクのデータ数を増大させることもない。

なお、配線に凹凸を形成する必要もないので、配線間隔
や配線寿命によるための配線幅の増大によるチップサイ
ズの増大が生じないことも言うまでもない。

（第２実施例）第２図は本発明の第２実施例を示し、前記第１実施例に
おける第１図（ｂ）に相当する図である。

ここでは、相補型メモリＩＣに本発明を適用した例を示
しており、側部電源配線は基板電位配線ＩＡ及びウェル
電位配線ＩＢを２本並行状態に形成している。

そして、一方の側部電源配線の基板電位配線ＩＡには、
前記第１実施例と同様にコンタクト６Ａを所定ビット数
置き（ここでは１６ビツト置き）に配設し、かつその数
を順序的に増大させている。

また、他方の側部電源配線のウェル電位配線ＩＢには、
コンタクト６Ｂを１ビツト毎に形成し、かつこのコンタ
クト６Ｂのコンタクトホール形状で０〜Ｆの１６進数の
文字を形成している。

したがって、この実施例では、コンタクト６Ａでメモリ
セル番地を１６ビツト単位で検出でき、かつコンタクト
６Ｂにより更に細かく１ビット単位で検出できる。しか
も、コンタクト６Ｂでは直接１６進数で表示されるため
、その番地を容易に確認することができる。

なお、２木の配線における各コンタクトを組合わせるこ
とにより、１６ビソト　３２ビツト　６４ビツトおきと
任意の単位での目安を構成することができる。

〔発明の効果〕

以上説明したように本発明は、メモリセルアレイ部に隣
接配置される配線に形成するコンタクトを、メモリセル
アレイ部の所定数ビット置きに配置し、かつこのコンタ
クトのホール数或いは形状を相違させているので、コン
タクトを確認するだけでメモリセルの番地を容易に検出
することができる。また、従来から設けているコンタク
トをそのまま利用できるので、マスクのデータ数を増大
させることもない。更に、配線に凹凸を形成する必要も
ないので、配線幅の増大によるチップサイズの増大が生
じることもない。

【図面の簡単な説明】

第１図は本発明の第１実施例を示し、第１図（ａ）は全
体平面図、第１図（ｂ）はその要部の拡大平面図、第２
図は第２実施例の要部の拡大平面図、第３図は従来の一
部の拡大平面図である。１・・・側部電源配線、ＩＡ・・・基板電位、ＩＢ・・
・ウェル電位、２・・・拡散層、３・・・メモリセルア
レイ部、４・・・Ｘデコーダ部、５・・・チップ、６．
６Ａ、６Ｂ・・・コンタクト、７・・・多結晶シリコン
層。憾

Claims

【特許請求の範囲】

（１）メモリセルアレイ部に隣合って側部電源配線等の
側部配線を有するメモリ集積回路装置において、前記側
部配線に形成するコンタクトを、メモリセルアレイ部の
所定数ビット置きに配置し、かつこれらのコンタクトの
ホール数或いは形状を夫々相違させたことを特徴とする
メモリ集積回路装置。
（２）コンタクトの数を順序的に変化させてなる特許請
求の範囲第１項記載のメモリ集積回路装置。
（３）コンタクトのホール形状で１６進数文字を形成し
てなる特許請求の範囲第１項記載のメモリ集積回路装置
。