JPH09115972A - 半導体素子の試験用アレー及び試験方法 - Google Patents
半導体素子の試験用アレー及び試験方法Info
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- JPH09115972A JPH09115972A JP8159859A JP15985996A JPH09115972A JP H09115972 A JPH09115972 A JP H09115972A JP 8159859 A JP8159859 A JP 8159859A JP 15985996 A JP15985996 A JP 15985996A JP H09115972 A JPH09115972 A JP H09115972A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Abstract
(57)【要約】
【課題】 限られた面積の半導体基板をより有効に使用
できるようにする。 【解決手段】 半導体素子の少なくとも一部を試験する
際に、少なくとも１つが共通リード端子となる複数のプ
ローブパッドを備えた試験用アレーの、共通リード端子
以外の各プローブパッドに接続された２本の導体のう
ち、一方の導体を、試験対象部を介して共通リード端子
に接続するとともに、他方の導体を、直列に接続された
試験対象部とヒューズリンクを介して共通リード電極に
接続する。そして、先ず、各プローブパッドと共通リー
ド端子の間において第１の測定を行い、その後、試験対
象部と直列に接続するヒューズリンクを切断した上で、
各プローブパッドと共通リード端子の間において第２の
測定を行う。そして、第１の測定の結果と第２の測定の
結果から、各試験対象部の試験パラメータを得るように
する。
できるようにする。 【解決手段】 半導体素子の少なくとも一部を試験する
際に、少なくとも１つが共通リード端子となる複数のプ
ローブパッドを備えた試験用アレーの、共通リード端子
以外の各プローブパッドに接続された２本の導体のう
ち、一方の導体を、試験対象部を介して共通リード端子
に接続するとともに、他方の導体を、直列に接続された
試験対象部とヒューズリンクを介して共通リード電極に
接続する。そして、先ず、各プローブパッドと共通リー
ド端子の間において第１の測定を行い、その後、試験対
象部と直列に接続するヒューズリンクを切断した上で、
各プローブパッドと共通リード端子の間において第２の
測定を行う。そして、第１の測定の結果と第２の測定の
結果から、各試験対象部の試験パラメータを得るように
する。
Description
【０００１】
【発明の属する技術分野】本発明は、再構成が可能な半
導体素子の試験用アレーに関するとともに、このような
試験用アレーを用いた半導体素子の試験方法に関する。
導体素子の試験用アレーに関するとともに、このような
試験用アレーを用いた半導体素子の試験方法に関する。
【０００２】
【従来の技術】半導体素子を製造する際、半導体素子
は、通常、個別に形成されるのではなく、集合的に形成
される。すなわち、例えば、数百あるいはそれ以上の半
導体素子が、同時に１枚の基板や薄板の上に形成され
る。この基板又は薄板は、個々の半導体素子を作るた
め、後工程においてダイシングがなされる。このような
半導体素子を段階的に集積して形成していく過程におい
ては、形成された半導体素子の試験を何度か行うことが
好ましい。すなわち、製造工程を監視し、欠陥素子を識
別するために、一部が組み立てられた半導体素子や、完
全に組み立てた半導体素子について、随時、試験を行う
ようにした方がよい。ここで、半導体素子のテストは、
通常、導線やプローブパッド等を含む試験用アレーを半
導体素子上に形成し、当該試験用アレーを用いて、半導
体素子に関する各種パラメータを測定する。
は、通常、個別に形成されるのではなく、集合的に形成
される。すなわち、例えば、数百あるいはそれ以上の半
導体素子が、同時に１枚の基板や薄板の上に形成され
る。この基板又は薄板は、個々の半導体素子を作るた
め、後工程においてダイシングがなされる。このような
半導体素子を段階的に集積して形成していく過程におい
ては、形成された半導体素子の試験を何度か行うことが
好ましい。すなわち、製造工程を監視し、欠陥素子を識
別するために、一部が組み立てられた半導体素子や、完
全に組み立てた半導体素子について、随時、試験を行う
ようにした方がよい。ここで、半導体素子のテストは、
通常、導線やプローブパッド等を含む試験用アレーを半
導体素子上に形成し、当該試験用アレーを用いて、半導
体素子に関する各種パラメータを測定する。
【０００３】ところで、半導体素子の製造においては、
製造コストを下げる必要があり、このために、所定の基
板上に集積される半導体素子数を最大限に増加させるこ
とへの要望が著しく高まっている。この要望のため、半
導体素子上において、試験用アレーのために面積を割り
当てることは、ますます困難となっている。試験用アレ
ーは、テストが終了した後は、ほかの目的に使用されな
いのに、限られた基板面積上において、かなりの面積を
占めてしまう。このため、半導体素子のパラメータを測
定するための試験用アレーは、半導体素子上に利用され
ないスペース、すなわちデッドスペースを作り出してし
まう。これらのスペースまでも有効に利用することがで
きるならば、例えば、メモリーチップやプログラム可能
アレイ論理回路（ＰＡＬ）や中央演算処理装置（ＣＰ
Ｕ）等のような半導体素子をより多く得られるようにし
たり、或いはシリコンウェーハ上におけるダイ配置をよ
り効率良く最適化したりすることが可能となる。
製造コストを下げる必要があり、このために、所定の基
板上に集積される半導体素子数を最大限に増加させるこ
とへの要望が著しく高まっている。この要望のため、半
導体素子上において、試験用アレーのために面積を割り
当てることは、ますます困難となっている。試験用アレ
ーは、テストが終了した後は、ほかの目的に使用されな
いのに、限られた基板面積上において、かなりの面積を
占めてしまう。このため、半導体素子のパラメータを測
定するための試験用アレーは、半導体素子上に利用され
ないスペース、すなわちデッドスペースを作り出してし
まう。これらのスペースまでも有効に利用することがで
きるならば、例えば、メモリーチップやプログラム可能
アレイ論理回路（ＰＡＬ）や中央演算処理装置（ＣＰ
Ｕ）等のような半導体素子をより多く得られるようにし
たり、或いはシリコンウェーハ上におけるダイ配置をよ
り効率良く最適化したりすることが可能となる。
【０００４】ところで、半導体素子のパラメータを測定
するための試験用アレーは、プローブパッドを介して試
験用機器に接続される。そして、通常、パラメータ測定
の対象となる部分は非常に小さいが、プローブパッド
は、試験用機器の微少な位置ずれや不正確な位置合わせ
に対応するために、更には完全な電通を確保するため
に、かなり大きくしなければならない。したがって、従
来、試験用アレーは基板上においてかなりの面積を占め
ることとなっていた。そして、これらは、半導体素子に
組み込まれるわけでもなく、製造工程が終わったあとに
は役に立たないものである。
するための試験用アレーは、プローブパッドを介して試
験用機器に接続される。そして、通常、パラメータ測定
の対象となる部分は非常に小さいが、プローブパッド
は、試験用機器の微少な位置ずれや不正確な位置合わせ
に対応するために、更には完全な電通を確保するため
に、かなり大きくしなければならない。したがって、従
来、試験用アレーは基板上においてかなりの面積を占め
ることとなっていた。そして、これらは、半導体素子に
組み込まれるわけでもなく、製造工程が終わったあとに
は役に立たないものである。
【０００５】そこで、試験用アレーによって生じる無駄
なスペースをできるだけ低減し、利用できる基板スペー
スを増すように、従来から様々なアプローチがなされて
いる。これらのアプローチには、例えば、プローブパッ
ドの大きさを減らす方法、試験用アレーをダイの刻み線
の外に置く方法、又は、ダイの一部を試験の目的のため
にだけ割り当てる方法などがある。
なスペースをできるだけ低減し、利用できる基板スペー
スを増すように、従来から様々なアプローチがなされて
いる。これらのアプローチには、例えば、プローブパッ
ドの大きさを減らす方法、試験用アレーをダイの刻み線
の外に置く方法、又は、ダイの一部を試験の目的のため
にだけ割り当てる方法などがある。
【０００６】これらのアプローチは、マツシタ（Matush
ita）らによる米国特許第４，０１４，０３７号や、ツ
チダ（Tsuda）による米国特許第４，０４１，３９９号
や、マツシタ（Matushita）らによる米国特許第４，０
６３，２７５号や、オオウチ（Ohuchi）らによる米国特
許第４，３０２，７６３号や、マツシタ（Matushita）
らによる米国特許第４，１７６，３７２号や、クラス
（Class）らによる米国特許第４，１９８，２８３号
や、オオウチ（Ohuchi）らによる米国特許第４，３０
２，７６３号や、ウエキ（Ueki）による米国特許第４，
７７１，００９号や、ノダ（Noda）らによる米国特許第
５，０６８，６９７号や、マツシタ（Matushita）らに
よる米国特許第５，１０２，８１９号や、ハーウィット
（Hurwitt）らによる米国特許第５，１２６，０２８号
や、ミヤザワ（Miyazawa）らによる米国特許第５，２４
３，２１３号や、スギヤマ（Sugiyama）らによる米国特
許第５，３３４，５５５号や、フォスター（Foster）ら
による米国特許第５，３４２，６５２号や、イワナガ
（Iwanaga）らによる米国特許第５，３４９，４５６号
や、ヘンデル（Hendel）らによる米国特許第５，３６
０，５２４号や、スズキ（Suzuki）らによる米国特許第
５，３７７，０３０号など記載されている。
ita）らによる米国特許第４，０１４，０３７号や、ツ
チダ（Tsuda）による米国特許第４，０４１，３９９号
や、マツシタ（Matushita）らによる米国特許第４，０
６３，２７５号や、オオウチ（Ohuchi）らによる米国特
許第４，３０２，７６３号や、マツシタ（Matushita）
らによる米国特許第４，１７６，３７２号や、クラス
（Class）らによる米国特許第４，１９８，２８３号
や、オオウチ（Ohuchi）らによる米国特許第４，３０
２，７６３号や、ウエキ（Ueki）による米国特許第４，
７７１，００９号や、ノダ（Noda）らによる米国特許第
５，０６８，６９７号や、マツシタ（Matushita）らに
よる米国特許第５，１０２，８１９号や、ハーウィット
（Hurwitt）らによる米国特許第５，１２６，０２８号
や、ミヤザワ（Miyazawa）らによる米国特許第５，２４
３，２１３号や、スギヤマ（Sugiyama）らによる米国特
許第５，３３４，５５５号や、フォスター（Foster）ら
による米国特許第５，３４２，６５２号や、イワナガ
（Iwanaga）らによる米国特許第５，３４９，４５６号
や、ヘンデル（Hendel）らによる米国特許第５，３６
０，５２４号や、スズキ（Suzuki）らによる米国特許第
５，３７７，０３０号など記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たようなアプローチにおいて、基板上における有効面積
の増加は、たとえあったとしてもほんの僅かなものでし
かなかった。したがって、半導体基板の有効面積を大幅
に増加することが可能な手法は、依然として望まれてい
る。
たようなアプローチにおいて、基板上における有効面積
の増加は、たとえあったとしてもほんの僅かなものでし
かなかった。したがって、半導体基板の有効面積を大幅
に増加することが可能な手法は、依然として望まれてい
る。
【０００８】本発明は、このような従来の実情に鑑みて
提案されたものであり、半導体基板の有効面積を大幅に
増加することが可能な半導体素子の試験用アレー及び試
験方法を提供することを目的としている。
提案されたものであり、半導体基板の有効面積を大幅に
増加することが可能な半導体素子の試験用アレー及び試
験方法を提供することを目的としている。
【０００９】具体的には、本発明は、半導体素子を試験
するために、再構成が可能な新規な試験用アレーを提供
することを目的とする。
するために、再構成が可能な新規な試験用アレーを提供
することを目的とする。
【００１０】また、本発明は、再構成可能な試験用アレ
ーを用いた、半導体素子の試験方法を提供することを目
的とする。
ーを用いた、半導体素子の試験方法を提供することを目
的とする。
【００１１】また、本発明は、基板の与えられた面積に
集積する半導体素子数を増大することを目的とする。
集積する半導体素子数を増大することを目的とする。
【００１２】さらに、本発明は、半導体素子のパラメー
タを測定するための試験用アレーが基板上に占める面積
を最小にしながら、試験用アレーから得られる情報量を
最大にする方法を提供することを目的とする。
タを測定するための試験用アレーが基板上に占める面積
を最小にしながら、試験用アレーから得られる情報量を
最大にする方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上述の目的は、再構成が
可能な試験用アレーを、半導体素子の試験に使用するこ
とにより達成される。
可能な試験用アレーを、半導体素子の試験に使用するこ
とにより達成される。
【００１４】本発明に係る半導体素子の試験用アレー
は、半導体素子の少なくとも一部を試験するための試験
用アレーであって、第１のプローブパッドと複数の他の
プローブパッドを備え、前記複数の他のプローブパッド
の少なくとも１つは、共通リード端子として供され、前
記共通リード端子を除く各プローブパッドに、それぞれ
２本の導線が接続され、前記第１のプローブパッドに接
続された導線を除いて、前記２本の導線の各々に、それ
ぞれ１つの試験対象部が、試験対象部の第１の端子が前
記導線に接続し、第２の端子が前記共通リード端子に接
続するように接続され、前記第１のプローブパッドに接
続された２本の導線のうち、一方の導線は、１つの試験
対象部に接続され、他方の導線は、ヒューズリンクを介
して前記共通リード端子に接続され、前記第１のプロー
ブパッドに接続された導線を除いて、前記各２本の導線
の一方には、前記試験対象部とヒューズリンクが直列に
接続されてなることを特徴とする。ここで、前記試験対
象部と前記ヒューズリンクが直列に接続された前記導線
には、前記ヒューズリンクと前記試験対象部に対して直
列にマイクロプローブパッドが接続されていてもよい。
は、半導体素子の少なくとも一部を試験するための試験
用アレーであって、第１のプローブパッドと複数の他の
プローブパッドを備え、前記複数の他のプローブパッド
の少なくとも１つは、共通リード端子として供され、前
記共通リード端子を除く各プローブパッドに、それぞれ
２本の導線が接続され、前記第１のプローブパッドに接
続された導線を除いて、前記２本の導線の各々に、それ
ぞれ１つの試験対象部が、試験対象部の第１の端子が前
記導線に接続し、第２の端子が前記共通リード端子に接
続するように接続され、前記第１のプローブパッドに接
続された２本の導線のうち、一方の導線は、１つの試験
対象部に接続され、他方の導線は、ヒューズリンクを介
して前記共通リード端子に接続され、前記第１のプロー
ブパッドに接続された導線を除いて、前記各２本の導線
の一方には、前記試験対象部とヒューズリンクが直列に
接続されてなることを特徴とする。ここで、前記試験対
象部と前記ヒューズリンクが直列に接続された前記導線
には、前記ヒューズリンクと前記試験対象部に対して直
列にマイクロプローブパッドが接続されていてもよい。
【００１５】また、本発明に係る他の半導体素子の試験
用アレーは、半導体素子の少なくとも一部を試験するた
めの試験用アレーであって、少なくとも１つが共通リー
ド端子となる複数のプローブパッドを備え、前記共通リ
ード端子を除き、前記複数のプローブパッドの各々に２
本の導線が接続され、前記２本の導線の各々に、それぞ
れ１つの試験対象部が、試験対象部の第１の端子が前記
導線に接続し、第２の端子が前記共通リード端子に接続
するように接続され、前記各々２本の導線の一方に、前
記試験対象部に対して直列にヒューズリンクが接続され
ていることを特徴とするものである。ここで、前記試験
対象部と前記ヒューズリンクが直列に接続された前記導
線には、前記ヒューズリンクと前記試験対象部に対して
直列にマイクロプローブパッドが接続されていてもよ
い。
用アレーは、半導体素子の少なくとも一部を試験するた
めの試験用アレーであって、少なくとも１つが共通リー
ド端子となる複数のプローブパッドを備え、前記共通リ
ード端子を除き、前記複数のプローブパッドの各々に２
本の導線が接続され、前記２本の導線の各々に、それぞ
れ１つの試験対象部が、試験対象部の第１の端子が前記
導線に接続し、第２の端子が前記共通リード端子に接続
するように接続され、前記各々２本の導線の一方に、前
記試験対象部に対して直列にヒューズリンクが接続され
ていることを特徴とするものである。ここで、前記試験
対象部と前記ヒューズリンクが直列に接続された前記導
線には、前記ヒューズリンクと前記試験対象部に対して
直列にマイクロプローブパッドが接続されていてもよ
い。
【００１６】一方、本発明に係る半導体素子の試験方法
は、半導体素子の少なくとも一部を試験する際に、少な
くとも１つが共通リード端子となる複数のプローブパッ
ドを備えた試験用アレーの、共通リード端子以外の各プ
ローブパッドに接続された２本の導体のうち、一方の導
体を、試験対象部を介して共通リード端子に接続すると
ともに、他方の導体を、直列に接続された試験対象部と
ヒューズリンクを介して共通リード電極に接続し、前記
各プローブパッドと前記共通リード端子の間において第
１の測定を行い、前記試験対象部と直列に接続されたヒ
ューズリンクを切断し、前記各プローブパッドと前記共
通リード端子の間において第２の測定を行い、前記第１
の測定の結果と前記第２の測定の結果から、各試験対象
部の試験パラメータを得ることを特徴とするものであ
る。ここで、前記試験対象部と前記ヒューズリンクが直
列に接続された前記導線には、前記ヒューズリンクと前
記試験対象部に対して直列にマイクロプローブパッドが
接続されていてもよい。
は、半導体素子の少なくとも一部を試験する際に、少な
くとも１つが共通リード端子となる複数のプローブパッ
ドを備えた試験用アレーの、共通リード端子以外の各プ
ローブパッドに接続された２本の導体のうち、一方の導
体を、試験対象部を介して共通リード端子に接続すると
ともに、他方の導体を、直列に接続された試験対象部と
ヒューズリンクを介して共通リード電極に接続し、前記
各プローブパッドと前記共通リード端子の間において第
１の測定を行い、前記試験対象部と直列に接続されたヒ
ューズリンクを切断し、前記各プローブパッドと前記共
通リード端子の間において第２の測定を行い、前記第１
の測定の結果と前記第２の測定の結果から、各試験対象
部の試験パラメータを得ることを特徴とするものであ
る。ここで、前記試験対象部と前記ヒューズリンクが直
列に接続された前記導線には、前記ヒューズリンクと前
記試験対象部に対して直列にマイクロプローブパッドが
接続されていてもよい。
【００１７】また、上記半導体素子の試験方法におい
て、試験用アレーは、第１のプローブパッドと複数の他
のプローブパッドを備え、前記複数の他のプローブパッ
ドの少なくとも１つは、共通リード端子として供され、
前記共通リード端子を除く各プローブパッドに、それぞ
れ２本の導線が接続され、前記第１のプローブパッドに
接続された導線を除いて、前記２本の導線の各々に、そ
れぞれ１つの試験対象部が、試験対象部の第１の端子が
前記導線に接続し、第２の端子が前記共通リード端子に
接続するように接続され、前記第１のプローブパッドに
接続された２本の導線のうち、一方の導線は、１つの試
験対象部に接続され、他方の導線は、ヒューズリンクを
介して前記共通リード端子に接続され、前記第１のプロ
ーブパッドに接続された導線を除いて、前記各２本の導
線の一方には、前記試験対象部とヒューズリンクが直列
に接続されてなるものであってもよい。このときも、前
記試験対象部と前記ヒューズリンクが直列に接続された
前記導線には、前記ヒューズリンクと前記試験対象部に
対して直列にマイクロプローブパッドが接続されていて
もよい。
て、試験用アレーは、第１のプローブパッドと複数の他
のプローブパッドを備え、前記複数の他のプローブパッ
ドの少なくとも１つは、共通リード端子として供され、
前記共通リード端子を除く各プローブパッドに、それぞ
れ２本の導線が接続され、前記第１のプローブパッドに
接続された導線を除いて、前記２本の導線の各々に、そ
れぞれ１つの試験対象部が、試験対象部の第１の端子が
前記導線に接続し、第２の端子が前記共通リード端子に
接続するように接続され、前記第１のプローブパッドに
接続された２本の導線のうち、一方の導線は、１つの試
験対象部に接続され、他方の導線は、ヒューズリンクを
介して前記共通リード端子に接続され、前記第１のプロ
ーブパッドに接続された導線を除いて、前記各２本の導
線の一方には、前記試験対象部とヒューズリンクが直列
に接続されてなるものであってもよい。このときも、前
記試験対象部と前記ヒューズリンクが直列に接続された
前記導線には、前記ヒューズリンクと前記試験対象部に
対して直列にマイクロプローブパッドが接続されていて
もよい。
【００１８】
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について、図面を参照しながら詳細に説明す
る。
実施の形態について、図面を参照しながら詳細に説明す
る。
【００１９】本発明は、試験が行われる試験対象部の数
を同じにしながら、試験対象部のパラメータを測定する
ためのプローブパッドの数と面積を、ほぼ半分に減らす
手法を提供する。これは、与えられたプローブパッドの
数で、試験が行われる試験対象部の数を、ほぼ２倍にす
ることに等しい。本実施の形態は、２つの節点を有する
試験対象部に対するものであり、試験パラメータには、
抵抗値や電気伝導度等を使用する。ここで、試験対象部
は、例えば、コンタクト、コンタクトチェーン又は抵抗
体、或いは、２つの節点を有するその他の構造体であ
る。
を同じにしながら、試験対象部のパラメータを測定する
ためのプローブパッドの数と面積を、ほぼ半分に減らす
手法を提供する。これは、与えられたプローブパッドの
数で、試験が行われる試験対象部の数を、ほぼ２倍にす
ることに等しい。本実施の形態は、２つの節点を有する
試験対象部に対するものであり、試験パラメータには、
抵抗値や電気伝導度等を使用する。ここで、試験対象部
は、例えば、コンタクト、コンタクトチェーン又は抵抗
体、或いは、２つの節点を有するその他の構造体であ
る。
【００２０】本発明の特徴は、先ず、第１の測定値を得
るために、初期状態の試験用アレーにて複数の試験対象
部の試験を行い、所定のパラメータを測定した後、次い
で、第１の測定値が得られた後、第２の測定値を得るた
め、試験用アレーを再構成することである。この試験用
アレーの再構成は、コンピューターキーボードにおい
て、“ＡＬＴ”キーを用いることによって成されるキー
配列の再構成と似ている。
るために、初期状態の試験用アレーにて複数の試験対象
部の試験を行い、所定のパラメータを測定した後、次い
で、第１の測定値が得られた後、第２の測定値を得るた
め、試験用アレーを再構成することである。この試験用
アレーの再構成は、コンピューターキーボードにおい
て、“ＡＬＴ”キーを用いることによって成されるキー
配列の再構成と似ている。
【００２１】試験用アレーが再構成された後のプローブ
パッドを用いて行った第２の測定では、第１の測定で得
られる情報とは、異なる情報が得られる。これは、試験
用アレーが、第１の測定と第２の測定との間において、
再構成されたためである。
パッドを用いて行った第２の測定では、第１の測定で得
られる情報とは、異なる情報が得られる。これは、試験
用アレーが、第１の測定と第２の測定との間において、
再構成されたためである。
【００２２】本発明の実施態様では、例えば、ヒューズ
を用いて試験対象部を接続することで、試験用アレーの
再構成を可能としている。すなわち、ヒューズによって
試験対象部が接続された状態で、試験対象部から第１の
測定値が得られ、その後、ヒューズをとばしてヒューズ
の接続を切断し、試験用アレーを再構成した上で、再び
試験を行うことにより、試験対象部から第２の測定値が
得られる。ここで、第１の測定値と、第２の測定値と
は、相互に関連しており、これらにより、各試験対象部
についてのパラメータが得られる。
を用いて試験対象部を接続することで、試験用アレーの
再構成を可能としている。すなわち、ヒューズによって
試験対象部が接続された状態で、試験対象部から第１の
測定値が得られ、その後、ヒューズをとばしてヒューズ
の接続を切断し、試験用アレーを再構成した上で、再び
試験を行うことにより、試験対象部から第２の測定値が
得られる。ここで、第１の測定値と、第２の測定値と
は、相互に関連しており、これらにより、各試験対象部
についてのパラメータが得られる。
【００２３】上述の実施態様では、試験対象部をヒュー
ズで接続したが、ヒューズは電流の流れを妨げるに大変
適した素子である。なかでも特に金属ヒューズやポリシ
リコンヒューズ等が適している。なお、同様の技術が、
半導体素子の修復での冗長回路のルート付けに使われて
いる。すなわち、半導体素子に不良があったときに、レ
ーザー修復装置が冗長回路のヒューズをとばすことによ
って、半導体素子の修復が成される。
ズで接続したが、ヒューズは電流の流れを妨げるに大変
適した素子である。なかでも特に金属ヒューズやポリシ
リコンヒューズ等が適している。なお、同様の技術が、
半導体素子の修復での冗長回路のルート付けに使われて
いる。すなわち、半導体素子に不良があったときに、レ
ーザー修復装置が冗長回路のヒューズをとばすことによ
って、半導体素子の修復が成される。
【００２４】試験用アレー中に設けられたヒューズが切
断されると、いくつかの被検査対象部は切り離されて、
第２の測定の対象から除外される。この結果、第１の測
定の結果と、第２の測定の結果とにより、総ての被検査
対象部について必要な情報が抽出される。
断されると、いくつかの被検査対象部は切り離されて、
第２の測定の対象から除外される。この結果、第１の測
定の結果と、第２の測定の結果とにより、総ての被検査
対象部について必要な情報が抽出される。
【００２５】なお、ヒューズにポリシリコンヒューズを
使用すると、ヒューズの抵抗が大きく、測定の精度に影
響してしまうようなときは、金属ヒューズを使うように
することが好ましい。例えば、プローブパッドから被検
査対象部までの金属導体を、より狭い断面となるように
形成することにより、当該金属導体をヒューズとして使
うことが出来る。なお、金属ヒューズを使用し、当該金
属ヒューズをレーザービームを用いてとばすようにする
際は、当然の事ながら、レーザービームを適切に調節す
る。
使用すると、ヒューズの抵抗が大きく、測定の精度に影
響してしまうようなときは、金属ヒューズを使うように
することが好ましい。例えば、プローブパッドから被検
査対象部までの金属導体を、より狭い断面となるように
形成することにより、当該金属導体をヒューズとして使
うことが出来る。なお、金属ヒューズを使用し、当該金
属ヒューズをレーザービームを用いてとばすようにする
際は、当然の事ながら、レーザービームを適切に調節す
る。
【００２６】以下、本発明の原理について簡単に説明す
る。図１に示すように、１つの被検査対象部に接続さ
れ、従来の構成と同様に配された２つのプローブパッド
があるとする。ここで、被検査対象部は、例えば、薄膜
抵抗やコンタクトやコンタクトチェーンなどである。こ
のとき、本発明では、図２に示すように、２つの被検査
対象部を並列に接続するとともに、この並列接続のうち
の一方に、ヒューズリンクＦを設ける。ここで、ヒュー
ズリンクＦには、例えば、ポリシリコンヒューズや金属
ヒューズ等のヒューズが配される。
る。図１に示すように、１つの被検査対象部に接続さ
れ、従来の構成と同様に配された２つのプローブパッド
があるとする。ここで、被検査対象部は、例えば、薄膜
抵抗やコンタクトやコンタクトチェーンなどである。こ
のとき、本発明では、図２に示すように、２つの被検査
対象部を並列に接続するとともに、この並列接続のうち
の一方に、ヒューズリンクＦを設ける。ここで、ヒュー
ズリンクＦには、例えば、ポリシリコンヒューズや金属
ヒューズ等のヒューズが配される。
【００２７】図２において、例えば、２つの抵抗は、そ
れぞれ抵抗値Ｒ1 とＲ2 を持つとする。このとき、第１
の測定では、下記式（１）で表される接続抵抗Ｒcombが
得られる。
れぞれ抵抗値Ｒ1 とＲ2 を持つとする。このとき、第１
の測定では、下記式（１）で表される接続抵抗Ｒcombが
得られる。
【００２８】 Ｒcomb＝（Ｒ1 ・Ｒ2 ）／（Ｒ1 ＋Ｒ2 ） ・・・（１） この第１の測定の結果は、保持しておく。具体的には、
例えば、第１の測定の結果は、試験を行うソフトウェア
プログラムによって、メモリに一時的に蓄えられる。
例えば、第１の測定の結果は、試験を行うソフトウェア
プログラムによって、メモリに一時的に蓄えられる。
【００２９】第１の測定の後、ヒューズリンクＦがとば
される。これにより、先に測定した回路から、抵抗値Ｒ
2 の分の抵抗が除かれる。この後に行われる第２の測定
では、他の抵抗のみを反映する抵抗値Ｒ1 が得られる。
される。これにより、先に測定した回路から、抵抗値Ｒ
2 の分の抵抗が除かれる。この後に行われる第２の測定
では、他の抵抗のみを反映する抵抗値Ｒ1 が得られる。
【００３０】そして、上記式（１）より、抵抗値Ｒ
2 は、下記式（２）で表される。
2 は、下記式（２）で表される。
【００３１】 Ｒ2 ＝（Ｒcomb・Ｒ1 ）／（Ｒ1 −Ｒcomb） ・・・（２） 上記式（２）は、抵抗値Ｒ2 を単独で直接的に測定する
ことなく、しかも、測定値の精度を損なうこともなく、
測定値ＲcombとＲ1 とにより、抵抗値Ｒ2 の値の測定が
できることを示している。なお、上記式（２）で示され
る計算は、試験を行うための測定ルーチンが記述された
ソフトウェアプログラムによって行われるプログラム処
理に組み入れることが出来る。
ことなく、しかも、測定値の精度を損なうこともなく、
測定値ＲcombとＲ1 とにより、抵抗値Ｒ2 の値の測定が
できることを示している。なお、上記式（２）で示され
る計算は、試験を行うための測定ルーチンが記述された
ソフトウェアプログラムによって行われるプログラム処
理に組み入れることが出来る。
【００３２】本発明について、図３及び図４を参照して
更に詳細に説明する。なお、図３及び図４は、試験用ア
レーの実際のレイアウトを示している。ただし、ここで
は、説明を簡単にするため、８個のプローブパッドだけ
を示しており、それらのうちの１個を共通リード端子と
している。
更に詳細に説明する。なお、図３及び図４は、試験用ア
レーの実際のレイアウトを示している。ただし、ここで
は、説明を簡単にするため、８個のプローブパッドだけ
を示しており、それらのうちの１個を共通リード端子と
している。
【００３３】ダイシングが行われる前の半導体素子にお
ける試験用アレーの従来の構成を図３に示す。図３に示
した例では、共通リード端子となる１個のプローブパッ
ドＣＯＭと、その他の７個のプローブパッド１，２，
３，４，５，６，７とを持っており、７個の試験対象部
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇを試験することが可能とな
っている。
ける試験用アレーの従来の構成を図３に示す。図３に示
した例では、共通リード端子となる１個のプローブパッ
ドＣＯＭと、その他の７個のプローブパッド１，２，
３，４，５，６，７とを持っており、７個の試験対象部
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇを試験することが可能とな
っている。
【００３４】すなわち、図３において、プローブパッド
１は、試験対象部ａのパラメータ測定に使用され、プロ
ーブパッド２は、試験対象部ｂのパラメータ測定に使用
され、プローブパッド３は、試験対象部ｃのパラメータ
測定に使用され、プローブパッド４は、試験対象部ｄの
パラメータ測定に使用され、プローブパッド５は、試験
対象部ｅのパラメータ測定に使用され、プローブパッド
６は、試験対象部ｆのパラメータ測定に使用され、プロ
ーブパッド７は、試験対象部ｇのパラメータ測定に使用
される。
１は、試験対象部ａのパラメータ測定に使用され、プロ
ーブパッド２は、試験対象部ｂのパラメータ測定に使用
され、プローブパッド３は、試験対象部ｃのパラメータ
測定に使用され、プローブパッド４は、試験対象部ｄの
パラメータ測定に使用され、プローブパッド５は、試験
対象部ｅのパラメータ測定に使用され、プローブパッド
６は、試験対象部ｆのパラメータ測定に使用され、プロ
ーブパッド７は、試験対象部ｇのパラメータ測定に使用
される。
【００３５】このように、図３に示した従来の試験用ア
レーでは、８個のプローブパッドで、７個の試験対象部
について２節点測定を行うことが出来る。
レーでは、８個のプローブパッドで、７個の試験対象部
について２節点測定を行うことが出来る。
【００３６】これに対して、本発明の一実施態様を図４
に示す。図４に示した例では、図３のときと同様に、共
通リード端子となる１個のプローブパッドＣＯＭと、そ
の他の７個のプローブパッド１，２，３，４，５，６，
７とを持っている。しかし、この図４に示す例では、１
３個の試験対象部ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，
ｉ，ｊ，ｋ，ｌ，ｍを試験することができる。
に示す。図４に示した例では、図３のときと同様に、共
通リード端子となる１個のプローブパッドＣＯＭと、そ
の他の７個のプローブパッド１，２，３，４，５，６，
７とを持っている。しかし、この図４に示す例では、１
３個の試験対象部ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，
ｉ，ｊ，ｋ，ｌ，ｍを試験することができる。
【００３７】すなわち、図４において、プローブパッド
１は、試験対象部ａのパラメータ測定に使用され、プロ
ーブパッド２は、試験対象部ｂ及び試験対象部ｃのパラ
メータ測定に使用され、プローブパッド３は、試験対象
部ｄ及び試験対象部ｅのパラメータ測定に使用され、プ
ローブパッド４は、試験対象部ｆ及び試験対象部ｇのパ
ラメータ測定に使用され、プローブパッド５は、試験対
象部ｈ及び試験対象部ｉのパラメータ測定に使用され、
プローブパッド６は、試験対象部ｊ及び試験対象部ｋの
パラメータ測定に使用され、プローブパッド７は、試験
対象部ｌ及び試験対象部ｍのパラメータ測定に使用され
る。
１は、試験対象部ａのパラメータ測定に使用され、プロ
ーブパッド２は、試験対象部ｂ及び試験対象部ｃのパラ
メータ測定に使用され、プローブパッド３は、試験対象
部ｄ及び試験対象部ｅのパラメータ測定に使用され、プ
ローブパッド４は、試験対象部ｆ及び試験対象部ｇのパ
ラメータ測定に使用され、プローブパッド５は、試験対
象部ｈ及び試験対象部ｉのパラメータ測定に使用され、
プローブパッド６は、試験対象部ｊ及び試験対象部ｋの
パラメータ測定に使用され、プローブパッド７は、試験
対象部ｌ及び試験対象部ｍのパラメータ測定に使用され
る。
【００３８】図３に示した従来の例では、８個のプロー
ブパッドで、７個の試験対象部についてだけ２節点測定
を行うことができたのに対して、図４に示した本実施の
形態では、８個のプローブパッドで、１３個の試験対象
部について２節点測定を行うことができる。
ブパッドで、７個の試験対象部についてだけ２節点測定
を行うことができたのに対して、図４に示した本実施の
形態では、８個のプローブパッドで、１３個の試験対象
部について２節点測定を行うことができる。
【００３９】また、逆に、本発明を適用して、７個の試
験対象部だけを測定するのなら、４個のプローブパッド
を用いるだけでよい。したがって、本発明を適用するこ
とにより、プローブパッドの数を削減することができ、
より有効に基板面積を利用できる。
験対象部だけを測定するのなら、４個のプローブパッド
を用いるだけでよい。したがって、本発明を適用するこ
とにより、プローブパッドの数を削減することができ、
より有効に基板面積を利用できる。
【００４０】上述の比較から分かるように、本発明を適
用した再構成可能な試験用アレーでは、決められた数の
プローブパッドで、試験対象となる素子が配された試験
対象部の数を、従来の試験用アレーに比べて、約２倍に
できる。
用した再構成可能な試験用アレーでは、決められた数の
プローブパッドで、試験対象となる素子が配された試験
対象部の数を、従来の試験用アレーに比べて、約２倍に
できる。
【００４１】ところで、図４中のプローブパッド１は、
以下のような特別な機能を有している。
以下のような特別な機能を有している。
【００４２】プローブパッド１は、第１の測定の前に
は、ヒューズＦ１によってショートされている。そし
て、このプローブパッド１によって得られるパラメータ
は、試験を行うソフトウェアプログラムが、何の測定を
行っているかを判断して、その結果を処理できるように
するための、サインとしての働きをする。
は、ヒューズＦ１によってショートされている。そし
て、このプローブパッド１によって得られるパラメータ
は、試験を行うソフトウェアプログラムが、何の測定を
行っているかを判断して、その結果を処理できるように
するための、サインとしての働きをする。
【００４３】すなわち、図４に示した例において、プロ
ーブパッド１と、共通リード端子であるプローブパッド
ＣＯＭとの間で測定された抵抗の値がゼロならば、当該
測定は１回目の測定、すなわちヒューズＦ１，Ｆ２，Ｆ
３，Ｆ４，Ｆ５，Ｆ６，Ｆ７がとばされる前に測定であ
る。
ーブパッド１と、共通リード端子であるプローブパッド
ＣＯＭとの間で測定された抵抗の値がゼロならば、当該
測定は１回目の測定、すなわちヒューズＦ１，Ｆ２，Ｆ
３，Ｆ４，Ｆ５，Ｆ６，Ｆ７がとばされる前に測定であ
る。
【００４４】一方、プローブパッド１と、共通リード端
子であるプローブパッドＣＯＭとの間で測定された抵抗
の値がゼロより大きければ、当該測定は２回目の測定、
すなわちヒューズＦ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ
６，Ｆ７がとばされた後の測定である。
子であるプローブパッドＣＯＭとの間で測定された抵抗
の値がゼロより大きければ、当該測定は２回目の測定、
すなわちヒューズＦ１，Ｆ２，Ｆ３，Ｆ４，Ｆ５，Ｆ
６，Ｆ７がとばされた後の測定である。
【００４５】本発明の好ましい実施態様では、被検査対
象部ａは、１回目の測定と、２回目の測定とを精度良く
識別をするため、比較的に大きな抵抗値Ｒ（Ｒ≫０）を
持つ必要がある。そこで、被検査対象部ａは、例えば、
ポリシリコンからなる抵抗体を有する素子とすることが
好適である。
象部ａは、１回目の測定と、２回目の測定とを精度良く
識別をするため、比較的に大きな抵抗値Ｒ（Ｒ≫０）を
持つ必要がある。そこで、被検査対象部ａは、例えば、
ポリシリコンからなる抵抗体を有する素子とすることが
好適である。
【００４６】また、必要に応じて、小さなプローブパッ
ドを、幾つかの被検査対象部に対して設けてもよい。こ
こで、小さなプローブパッドとは、いわゆるマイクロプ
ローブパッドを意味しており、ヒューズリンク及び被検
査対象部に対して直列に接続される。
ドを、幾つかの被検査対象部に対して設けてもよい。こ
こで、小さなプローブパッドとは、いわゆるマイクロプ
ローブパッドを意味しており、ヒューズリンク及び被検
査対象部に対して直列に接続される。
【００４７】図５に、試験対象部ｂとヒューズＦ２の間
に、マイクロプローブパッド２’を設けるとともに、試
験対象部ｅとヒューズＦ３の間に、マイクロプローブパ
ッド３’を設けた例を示す。
に、マイクロプローブパッド２’を設けるとともに、試
験対象部ｅとヒューズＦ３の間に、マイクロプローブパ
ッド３’を設けた例を示す。
【００４８】このように、マイクロプローブパッド２’
を設けることにより、ヒューズＦ２をとばした後でも、
プローブパッド２とマイクロプローブパッド２’の間の
試験対象部ｂにアクセスして、試験対象部ｂに関する測
定を行うことができる。
を設けることにより、ヒューズＦ２をとばした後でも、
プローブパッド２とマイクロプローブパッド２’の間の
試験対象部ｂにアクセスして、試験対象部ｂに関する測
定を行うことができる。
【００４９】同様に、マイクロプローブパッド３’を設
けることにより、ヒューズＦ３をとばした後でも、プロ
ーブパッド３とマイクロプローブパッド３’の間の試験
対象部ｅにアクセスして、試験対象部ｅに関する測定を
行うことができる。
けることにより、ヒューズＦ３をとばした後でも、プロ
ーブパッド３とマイクロプローブパッド３’の間の試験
対象部ｅにアクセスして、試験対象部ｅに関する測定を
行うことができる。
【００５０】このように、マイクロプローブパッドを設
けておくことにより、例えば、顧客から動作不良のため
に返還された半導体素子について、動作不良分析が必要
な場合などに、試験結果の再検証を行うことができる。
けておくことにより、例えば、顧客から動作不良のため
に返還された半導体素子について、動作不良分析が必要
な場合などに、試験結果の再検証を行うことができる。
【００５１】ここで、追加するマイクロプローブパッド
には、回路のデバッグに使われているものと同じタイプ
の小さなプローブパッドを使用すればよい。このような
プローブパッドの大きさは、例えば、半導体素子中のア
ルミ導線幅の３〜４倍よりも小さい程度とされる。この
ようなプローブパッドは、現在作製されているチップで
は、かなり多く（例えば、数十程度）使われている。こ
のようなプローブパッドは、非常に小さいので、限られ
た基板面積に集積できる半導体素子の数を減らすような
ことは殆どない。
には、回路のデバッグに使われているものと同じタイプ
の小さなプローブパッドを使用すればよい。このような
プローブパッドの大きさは、例えば、半導体素子中のア
ルミ導線幅の３〜４倍よりも小さい程度とされる。この
ようなプローブパッドは、現在作製されているチップで
は、かなり多く（例えば、数十程度）使われている。こ
のようなプローブパッドは、非常に小さいので、限られ
た基板面積に集積できる半導体素子の数を減らすような
ことは殆どない。
【００５２】半導体素子の典型的な製造において、２つ
の節点を有する試験対象部を測定するためのプローブパ
ッドの数は、５０以上となる。したがって、プローブパ
ッドの数を半減できる本発明は、基板面積の有効利用を
図る上で大変に有効であり、限られた基板面積から得ら
れる情報量を大幅に増加させることができる。
の節点を有する試験対象部を測定するためのプローブパ
ッドの数は、５０以上となる。したがって、プローブパ
ッドの数を半減できる本発明は、基板面積の有効利用を
図る上で大変に有効であり、限られた基板面積から得ら
れる情報量を大幅に増加させることができる。
【００５３】なお、本発明では、パラメータの測定を２
回行う必要があるが、この測定は、通常は少なくとも２
回は行われる半導体素子自身の機能試験に合併すること
ができる。これにより、製造工数を増加させることな
く、本発明を実施することが可能となる。ただし、パラ
メータの測定を２回行ったとしても、これによって、半
導体製造に必要な時間が著しく増えるようなことはな
い。
回行う必要があるが、この測定は、通常は少なくとも２
回は行われる半導体素子自身の機能試験に合併すること
ができる。これにより、製造工数を増加させることな
く、本発明を実施することが可能となる。ただし、パラ
メータの測定を２回行ったとしても、これによって、半
導体製造に必要な時間が著しく増えるようなことはな
い。
【００５４】また、通常、半導体素子の製造に使用され
るレーザーは、パラメータの測定に選ばれた試験対象部
に接続されたヒューズをとばすように設定することが可
能である。すなわち、本発明を適用して試験用アレーの
再構成を行う際は、例えば、半導体素子の製造に使用さ
れるレーザーを用いてヒューズをとばすようにすればよ
い。
るレーザーは、パラメータの測定に選ばれた試験対象部
に接続されたヒューズをとばすように設定することが可
能である。すなわち、本発明を適用して試験用アレーの
再構成を行う際は、例えば、半導体素子の製造に使用さ
れるレーザーを用いてヒューズをとばすようにすればよ
い。
【００５５】また、本発明の他の実施の形態として、図
５に示した例において、ヒューズと試験対象部とを交換
してもよい。
５に示した例において、ヒューズと試験対象部とを交換
してもよい。
【００５６】すなわち、プローブパッド２をヒューズＦ
２に接続し、次いで、ヒューズＦ２をマイクロプローブ
パッド２’に接続し、次いで、マイクロプローブパッド
２’を試験対象部ｂに接続するようにする。ここで、試
験対象部ｂの他の節点は、共通リード端子であるプロー
ブパッドＣＯＭに接続する。
２に接続し、次いで、ヒューズＦ２をマイクロプローブ
パッド２’に接続し、次いで、マイクロプローブパッド
２’を試験対象部ｂに接続するようにする。ここで、試
験対象部ｂの他の節点は、共通リード端子であるプロー
ブパッドＣＯＭに接続する。
【００５７】同様に、プローブパッド３をヒューズＦ３
に接続し、次いで、ヒューズＦ３をマイクロプローブパ
ッド３’に接続し、次いで、マイクロプローブパッド
３’を試験対象部ｅに接続するようにする。ここで、試
験対象部ｅの他の節点は、共通リード端子となるプロー
ブパッドＣＯＭに接続する。
に接続し、次いで、ヒューズＦ３をマイクロプローブパ
ッド３’に接続し、次いで、マイクロプローブパッド
３’を試験対象部ｅに接続するようにする。ここで、試
験対象部ｅの他の節点は、共通リード端子となるプロー
ブパッドＣＯＭに接続する。
【００５８】このとき、共通リード端子であるプローブ
パッドＣＯＭと、マイクロプローブパッド２’とが、試
験対象部ｂの再試験に使用され、共通リード端子である
プローブパッドＣＯＭと、マイクロプローブパッド３’
とが、試験対象部ｅの再試験に使用される。
パッドＣＯＭと、マイクロプローブパッド２’とが、試
験対象部ｂの再試験に使用され、共通リード端子である
プローブパッドＣＯＭと、マイクロプローブパッド３’
とが、試験対象部ｅの再試験に使用される。
【００５９】このようにしたときは、共通リード端子で
あるプローブパッドＣＯＭを、試験対象部の再試験に使
うこととなるので、試験対象部の再試験のために必要な
プローブパッドの数が低減する。したがって、このよう
な配置は、マイクロプローブパッドを用いた再試験を行
う際に更に便利である。
あるプローブパッドＣＯＭを、試験対象部の再試験に使
うこととなるので、試験対象部の再試験のために必要な
プローブパッドの数が低減する。したがって、このよう
な配置は、マイクロプローブパッドを用いた再試験を行
う際に更に便利である。
【００６０】なお、以上に示した教示により、本発明の
数多くの改良や変法を実施することが可能である。すな
わち、ここで述べたものとは別のやり方であっても、特
許請求の範囲内において、本発明を実施可能であること
は言うまでもない。
数多くの改良や変法を実施することが可能である。すな
わち、ここで述べたものとは別のやり方であっても、特
許請求の範囲内において、本発明を実施可能であること
は言うまでもない。
【００６１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、半導体素子の試験用アレーに設けられるプロ
ーブパッドの数を半減できるので、半導体基板の有効面
積を大幅に増加させることが可能となる。
によれば、半導体素子の試験用アレーに設けられるプロ
ーブパッドの数を半減できるので、半導体基板の有効面
積を大幅に増加させることが可能となる。
【図１】従来技術による一対のプローブパッドの通常の
配置を示す図である。
配置を示す図である。
【図２】本発明の実施態様における一対のプローブパッ
ドの配置を示す図である。
ドの配置を示す図である。
【図３】従来の試験用アレーの一例を示す図である。
【図４】本発明を適用した試験用アレーの一例を示す図
である。
である。
【図５】本発明を適用した試験用アレーの他の例を示す
図である。
図である。
１，２，３，４，５，６，７，ＣＯＭ プローブパッ
ド、 ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，
ｌ，ｍ 試験対象部、 Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ
５，Ｆ６，Ｆ７ ヒューズ
ド、 ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ，ｊ，ｋ，
ｌ，ｍ 試験対象部、 Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆ
５，Ｆ６，Ｆ７ ヒューズ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｆ
Claims (54)
- 【請求項１】 半導体素子の少なくとも一部を試験する
ための試験用アレーであって、 第１のプローブパッドと複数の他のプローブパッドを備
え、 前記複数の他のプローブパッドの少なくとも１つは、共
通リード端子として供され、 前記共通リード端子を除く各プローブパッドに、それぞ
れ２本の導線が接続され、 前記第１のプローブパッドに接続された導線を除いて、
前記２本の導線の各々に、それぞれ１つの試験対象部
が、試験対象部の第１の端子が前記導線に接続し、第２
の端子が前記共通リード端子に接続するように接続さ
れ、 前記第１のプローブパッドに接続された２本の導線のう
ち、一方の導線は、１つの試験対象部に接続され、他方
の導線は、ヒューズリンクを介して前記共通リード端子
に接続され、 前記第１のプローブパッドに接続された導線を除いて、
前記各２本の導線の一方には、前記試験対象部とヒュー
ズリンクが直列に接続されていることを特徴とする半導
体素子の試験用アレー。 - 【請求項２】 前記試験対象部と前記ヒューズリンクが
直列に接続された前記導線に、前記ヒューズリンクと前
記試験対象部に対して直列にマイクロプローブパッドが
接続されていることを特徴とする請求項１記載の半導体
素子の試験用アレー。 - 【請求項３】 前記ヒューズリンクがヒューズを備える
ことを特徴とする請求項１記載の半導体素子の試験用ア
レー。 - 【請求項４】 前記ヒューズは、ポリシリコンヒューズ
であることを特徴とする請求項３記載の半導体素子の試
験用アレー。 - 【請求項５】 前記ヒューズは、金属ヒューズであるこ
とを特徴とする請求項３記載の半導体素子の試験用アレ
ー。 - 【請求項６】 前記ヒューズリンクは、前記プローブパ
ッドと前記試験対象部の間に位置することを特徴とする
請求項１記載の半導体素子の試験用アレー。 - 【請求項７】 前記ヒューズリンクは、前記試験対象部
と前記共通リード端子の間に位置することを特徴とする
請求項１記載の半導体素子の試験用アレー。 - 【請求項８】 前記試験対象部は、抵抗体であることを
特徴とする請求項１記載の半導体素子の試験用アレー。 - 【請求項９】 前記試験対象部は、薄膜状の抵抗体であ
ることを特徴とする請求項８記載の半導体素子の試験用
アレー。 - 【請求項１０】 前記試験対象部は、コンタクトチェー
ンであることを特徴とする請求項１記載の半導体素子の
試験用アレー。 - 【請求項１１】 前記試験対象部は、コンタクトである
ことを特徴とする請求項１記載の半導体素子の試験用ア
レー。 - 【請求項１２】 前記試験は、抵抗の試験であることを
特徴とする請求項１記載の半導体素子の試験用アレー。 - 【請求項１３】 半導体素子の少なくとも一部を試験す
るための試験用アレーであって、 少なくとも１つが共通リード端子となる複数のプローブ
パッドを備え、 前記共通リード端子を除き、前記複数のプローブパッド
の各々に２本の導線が接続され、 前記２本の導線の各々に、それぞれ１つの試験対象部
が、試験対象部の第１の端子が前記導線に接続し、第２
の端子が前記共通リード端子に接続するように接続さ
れ、 前記各々２本の導線の一方に、前記試験対象部に対して
直列にヒューズリンクが接続されていることを特徴とす
る半導体素子の試験用アレー。 - 【請求項１４】 前記試験対象部と前記ヒューズリンク
が直列に接続された前記導線に、前記ヒューズリンクと
前記試験対象部に対して直列にマイクロプローブパッド
が接続されていることを特徴とする請求項１３記載の半
導体素子の試験用アレー。 - 【請求項１５】 前記ヒューズリンクがヒューズを備え
ることを特徴とする請求項１３記載の半導体素子の試験
用アレー。 - 【請求項１６】 前記ヒューズは、ポリシリコンヒュー
ズであることを特徴とする請求項１５記載の半導体素子
の試験用アレー。 - 【請求項１７】 前記ヒューズは、金属ヒューズである
ことを特徴とする請求項１５記載の半導体素子の試験用
アレー。 - 【請求項１８】 前記ヒューズリンクは、前記プローブ
パッドと前記試験対象部の間に位置することを特徴とす
る請求項１３記載の半導体素子の試験用アレー。 - 【請求項１９】 前記ヒューズリンクは、前記試験対象
部と前記共通リード端子の間に位置することを特徴とす
る請求項１３記載の半導体素子の試験用アレー。 - 【請求項２０】 前記試験対象部は、抵抗体であること
を特徴とする請求項１３記載の半導体素子の試験用アレ
ー。 - 【請求項２１】 前記試験対象部は、薄膜状の抵抗体で
あることを特徴とする請求項２０記載の半導体素子の試
験用アレー。 - 【請求項２２】 前記試験対象部は、コンタクトチェー
ンであることを特徴とする請求項１３記載の半導体素子
の試験用アレー。 - 【請求項２３】 前記試験対象部は、コンタクトである
ことを特徴とする請求項１３記載の半導体素子の試験用
アレー。 - 【請求項２４】 前記試験は、抵抗の試験であることを
特徴とする請求項１３記載の半導体素子の試験用アレ
ー。 - 【請求項２５】 半導体素子の少なくとも一部を試験す
る際に、 少なくとも１つが共通リード端子となる複数のプローブ
パッドを備えた試験用アレーの、共通リード端子以外の
各プローブパッドに接続された２本の導体のうち、一方
の導体を、試験対象部を介して共通リード端子に接続す
るとともに、他方の導体を、直列に接続された試験対象
部とヒューズリンクを介して共通リード電極に接続し、 前記各プローブパッドと前記共通リード端子の間におい
て第１の測定を行い、 前記試験対象部と直列に接続されたヒューズリンクを切
断し、 前記各プローブパッドと前記共通リード端子の間におい
て第２の測定を行い、 前記第１の測定の結果と前記第２の測定の結果から、各
試験対象部の試験パラメータを得ることを特徴とする半
導体素子の試験方法。 - 【請求項２６】 前記試験対象部と前記ヒューズリンク
が直列に接続された前記導線に、前記ヒューズリンクと
前記試験対象部に対して直列にマイクロプローブパッド
が接続されていることを特徴とする請求項２５記載の半
導体素子の試験方法。 - 【請求項２７】 前記ヒューズリンクがヒューズを備え
ることを特徴とする請求項２５記載の半導体素子の試験
方法。 - 【請求項２８】 前記ヒューズは、ポリシリコンヒュー
ズであることを特徴とする請求項２７記載の半導体素子
の試験方法。 - 【請求項２９】 前記ヒューズは、金属ヒューズである
ことを特徴とする請求項２７記載の半導体素子の試験方
法。 - 【請求項３０】 前記ヒューズリンクは、前記プローブ
パッドと前記半導体素子の間に位置することを特徴とす
る請求項２５記載の半導体素子の試験方法。 - 【請求項３１】 前記ヒューズリンクは、前記試験対象
部と前記共通リード端子の間に位置することを特徴とす
る請求項２５記載の半導体素子の試験方法。 - 【請求項３２】 前記試験対象部は、抵抗体であること
を特徴とする請求項２５記載の半導体素子の試験方法。 - 【請求項３３】 前記試験対象部は、薄膜状の抵抗体で
あることを特徴とする請求項３２記載の半導体素子の試
験方法。 - 【請求項３４】 前記試験対象部は、コンタクトチェー
ンであることを特徴とする請求項２５記載の半導体素子
の試験方法。 - 【請求項３５】 前記試験対象部は、コンタクトである
ことを特徴とする請求項２５記載の半導体素子の試験方
法。 - 【請求項３６】 前記試験パラメータは、抵抗であるこ
とを特徴とする請求項２５記載の半導体素子の試験方
法。 - 【請求項３７】 前記試験は、抵抗の試験であることを
特徴とする請求項２５記載の半導体素子の試験方法。 - 【請求項３８】 前記試験パラメータは、電気伝導度で
あることを特徴とする請求項２５記載の半導体素子の試
験方法。 - 【請求項３９】 前記試験は、電気伝導度の試験である
ことを特徴とする請求項２５記載の半導体素子の試験方
法。 - 【請求項４０】 前記試験用アレーは、 第１のプローブパッドと複数の他のプローブパッドを備
え、 前記複数の他のプローブパッドの少なくとも１つは、共
通リード端子として供され、 前記共通リード端子を除く各プローブパッドに、それぞ
れ２本の導線が接続され、 前記第１のプローブパッドに接続された導線を除いて、
前記２本の導線の各々に、それぞれ１つの試験対象部
が、試験対象部の第１の端子が前記導線に接続し、第２
の端子が前記共通リード端子に接続するように接続さ
れ、 前記第１のプローブパッドに接続された２本の導線のう
ち、一方の導線は、１つの試験対象部に接続され、他方
の導線は、ヒューズリンクを介して前記共通リード端子
に接続され、 前記第１のプローブパッドに接続された導線を除いて、
前記各２本の導線の一方には、前記試験対象部とヒュー
ズリンクが直列に接続されていることを特徴とする請求
項２５記載の半導体素子の試験方法。 - 【請求項４１】 前記試験対象部と前記ヒューズリンク
が直列に接続された前記導線に、前記ヒューズリンクと
前記試験対象部に対して直列にマイクロプローブパッド
が接続されていることを特徴とする請求項４０記載の半
導体素子の試験方法。 - 【請求項４２】 前記前記ヒューズリンクがヒューズを
備えることを特徴とする請求項４０記載の半導体素子の
試験方法。 - 【請求項４３】 前記前記ヒューズは、ポリシリコンヒ
ューズであることを特徴とする請求項４２記載の半導体
素子の試験方法。 - 【請求項４４】 前記前記ヒューズは、金属ヒューズで
あることを特徴とする請求項４２記載の半導体素子の試
験方法。 - 【請求項４５】 前記ヒューズリンクは、前記プローブ
パッドと前記試験対象部の間に位置することを特徴とす
る請求項４０記載の半導体素子の試験方法。 - 【請求項４６】 前記ヒューズリンクは、前記前記試験
対象部と前記共通リード端子の間に位置することを特徴
とする請求項４０記載の半導体素子の試験方法。 - 【請求項４７】 前記試験対象部は、抵抗体であること
を特徴とする請求項４０記載の半導体素子の試験方法。 - 【請求項４８】 前記試験対象部は、薄膜状の抵抗体で
あることを特徴とする請求項４７記載の半導体素子の試
験方法。 - 【請求項４９】 前記試験対象部は、コンタクトチェー
ンであることを特徴とする請求項４０記載の半導体素子
の試験方法。 - 【請求項５０】 前記試験対象部は、コンタクトである
ことを特徴とする請求項４０記載の半導体素子の試験方
法。 - 【請求項５１】 前記試験は、抵抗の試験であることを
特徴とする請求項４０記載の半導体素子の試験方法。 - 【請求項５２】 前記試験パラメータは、抵抗であるこ
とを特徴とする請求項４０記載の半導体素子の試験方
法。 - 【請求項５３】 前記試験パラメータは、電気伝導度で
あることを特徴とする請求項４０記載の半導体素子の試
験方法。 - 【請求項５４】 前記試験は、電気伝導度の試験である
ことを特徴とする請求項４０記載の半導体素子の試験方
法。
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