JP2011014703A - 半導体集積回路装置、及び半導体集積回路装置のテスト方法 - Google Patents

半導体集積回路装置、及び半導体集積回路装置のテスト方法 Download PDF

Info

Publication number
JP2011014703A
JP2011014703A JP2009157218A JP2009157218A JP2011014703A JP 2011014703 A JP2011014703 A JP 2011014703A JP 2009157218 A JP2009157218 A JP 2009157218A JP 2009157218 A JP2009157218 A JP 2009157218A JP 2011014703 A JP2011014703 A JP 2011014703A
Authority
JP
Japan
Prior art keywords
chains
chain
integrated circuit
semiconductor integrated
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2009157218A
Other languages
English (en)
Inventor
Toru Sekiguchi
亨 関口
Takeshi Eda
剛 江田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009157218A priority Critical patent/JP2011014703A/ja
Priority to US12/823,674 priority patent/US8310267B2/en
Publication of JP2011014703A publication Critical patent/JP2011014703A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2853Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/14Measuring resistance by measuring current or voltage obtained from a reference source

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】測定パターンに含まれる電極数を低減することのできる、半導体集積回路装置、及びそのテスト方法を提供する。
【解決手段】複数の第1チェーンと、複数の第2チェーンと、前記複数の第1チェーンの各々の一端に接続される、第1共通電極と、前記複数の第2チェーンの各々の一端に接続される、第2共通電極と、複数の選択電極とを具備する。前記複数の選択電極の各々は、前記複数の第1チェーンのうちのいずれかの他端と、前記複数の第2チェーンのうちの何れかの他端とに接続される。テスト対象チェーンが前記複数の第1チェーンの中から選ばれた場合に、前記第1共通電極には、第1基準電圧が印加され、前記第2共通電極には、第2基準電圧が印加され、前記複数の選択電極のうちで前記テスト対象チェーンに接続された対象選択電極には、前記第2基準電圧が印加され、前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値が求められる。
【選択図】図1

Description

本発明は、半導体集積回路装置、及び半導体集積回路装置のテスト方法に関する。
半導体集積回路装置が知られている。半導体集積回路装置は、半導体チップを含んでいる。半導体チップには、複数の配線層、及び、複数の配線層間を接続するホール(ビアやコンタクトホール)が設けられる。加えて、半導体チップには、各配線層に形成された配線やホールの抵抗特性が所望のものであるか否かを確認するため、チェーン構造が搭載される。チェーン構造は、複数の配線層の各々に形成された配線と、それらを接続するホールとによって作成される。例えば、配線層が3層である場合、拡散層、第1層配線、第2層配線、第3層配線、第1層配線と拡散層とを接続する第1ビア、第1層配線と第2層配線とを接続する第2ビア、及び第2層配線と第3層配線とを接続する第3ビアにより、1本のチェーン構造を作成することができる。そして、そのチェーン構造の抵抗値を測定することにより、配線及びホールの抵抗値が所望のものであるか否かが確認される。
抵抗特性を確認する場合に、不具合が生じている配線層やビアが特定される必要がある。そのため、複数の配線層に対応して、複数のチェーン構造が形成される。各チェーン構造の抵抗特性を確認するために、各チェーン構造の両端に電極が設けられる。各チェーン構造の電極を探針することにより、各チェーン構造の抵抗特性が測定される。
一方、特許文献1(特開平6−216208)には、基板上方にm×nのマトリックス状に配置された複数のコンタクトホールと、コンタクトホールの同一行同士を一方の極側から結線するm本の第1層配線と、コンタクトホールの同一列同士を他方の極側から結線するm本の第2層配線とを備える集積回路のコンタクト抵抗測定器、が開示されている。
また、特許文献2(特開2005−11970)には、ゲートが信号線と接続され、ソース及びドレインのうちの一方が第1の配線と接続されたスイッチングトランジスタと、一の端子がスイッチングトランジスタのソース及びドレインのうちの他方と接続され、他の端子が第2の配線と接続された第1の抵抗素子とを備え、第1の抵抗素子は、少なくとも一つの電気的接続手段を含む、導体装置の評価装置が記載されている。
特開平6−216208号公報 特開2005−11970号公報
半導体集積回路装置に含まれる配線層の数は、増えつつある。多層配線構造では、各配線層やホールの抵抗値を測定するために、多くの測定パターンが必要とされる。そのため、レイアウト面積が増加しつつある。一例として、拡散層を第1層とした9層構造を有する半導体集積回路装置について考える。この場合、測定パターンとして、第1チェーン(拡散層、第2層配線、及び拡散層−第2層配線間のホール)、第2チェーン(第2層配線、第3層配線、及び第2層配線−第3層配線間のビア)、・・・及び第8チェーン(第8層配線、第9層配線、及び第8層配線−第9層配線間のビア)が必要になる。すなわち、8種類の測定パターンが必要になる。これにより、測定パターンが占めるレイアウト面積が増加してしまう。従って、高集積化が困難になる。また、各チェーンの両端に電極を設けた場合、合計で16個の電極が必要になる。すなわち、電極数も増加してしまう。半導体集積回路装置に配置できる電極数には制限がある。測定用の電極数が増えれば、製品回路に使用することのできる電極の数が減ってしまう。それによって、製品設計への影響が大きくなる。
特許文献1(特開平06−216208)では、コンタクトがマトリックス状に配置される。従って、単位面積にあたりに配置することのできるコンタクト数に制限が生じる。また、各コンタクトから引き出される各配線に電極が必要であるため、電極数を低減できない、という問題点がある。
また、特許文献2(特開2005−11970)では、被測定素子領域の他に、選択回路やスイッチングトランジスタおよび、それらと被測定素子を接続する配線領域が必要になってしまう。従って、レイアウト面積が増加してしまう、という問題点は解決されない。
本発明に係る半導体集積回路装置は、複数の第1チェーンと、複数の第2チェーンと、前記複数の第1チェーンの各々の一端に接続される、第1共通電極と、前記複数の第2チェーンの各々の一端に接続される、第2共通電極と、複数の選択電極とを具備する。前記複数の選択電極の各々は、前記複数の第1チェーンのうちのいずれかの他端と、前記複数の第2チェーンのうちの何れかの他端とに接続される。前記複数の第1チェーンの中からテスト対象チェーンが選ばれた場合に、前記第1共通電極には、第1基準電圧が印加され、前記第2共通電極には、第2基準電圧が印加され、前記複数の選択電極のうちで前記テスト対象チェーンに接続された対象選択電極には、前記第2基準電圧が印加される。前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値が求められる。
この発明によれば、第1共通電極及び第2共通電極により、複数のチェーンの電極を共通化することができる。その結果、電極数を減らすことができ、レイアウト面積を低減することができる。
本発明に係る半導体集積回路装置のテスト方法は、複数の第1チェーンの各々の一端に、第1基準電圧を印加するステップと、複数の第2チェーンの各々の一端に、第2基準電圧を印加するステップと、前記複数の第1チェーンの中からテスト対象チェーンを選択するステップと、前記テスト対象チェーンの他端と前記複数の第2チェーンの何れかの他端とに接続された対象選択電極に、前記第2基準電圧を印加するステップと、前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値を求めるステップとを具備する。
本発明によれば、測定パターンに含まれる電極数を低減することのできる、半導体集積回路装置、及びそのテスト方法が提供される。
第1の実施形態に係る半導体集積回路装置の概略図である。 チェーンと配線層との関係を示す模式図である。 各チェーンの構成を示す模式図である。 第1の実施形態に係る半導体集積回路装置を示す回路図である。 第2の実施形態に係る半導体集積回路装置を示す回路図である。
(第1の実施形態)
以下に、図面を参照しつつ、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体集積回路装置10の概略図を示している。図1に示されるように、半導体集積回路装置10は、図示しない基板上に形成された複数層(本実施形態では8層とする)のチェーン1−1〜1−8、第1共通電極2、第2共通電極3、及び複数(4つ)の選択電極4(4−1〜4−4)を有している。また、半導体集積回路装置10には、第1領域と第2領域とが設定されている。
複数層のチェーン1−1〜1−8のうち、奇数番目(2n−1番目;nは正の整数)のチェーン(1−1、1−3、1−5、1−7)は、第1領域上に積層されている。チェーン(1−1、1−3、1−5、1−7)の各々は、以下、第1チェーンと呼ばれる。一方、偶数番目(2n番目)のチェーン(1−2、1−4、1−6、1−8)は、第2領域上に積層されている。チェーン(1−2、1−4、1−6、1−8)の各々は、以下、第2チェーンと呼ばれる。
図2は、チェーンと配線層との関係を示す模式図である。図2に示されるように、基板上に、9層の配線層が形成されている。9層の配線層のうちの一層目は、拡散層であるものとする。各配線層には、配線パターン5(5−1〜5−9)が形成されている。また、基板上には、各配線層間で配線パターン5同士を接続する、ホール6(6−1〜6−8)が形成されている。各第1チェーン(1−1、1−3、1−5、1−7)は、(2n−1)層目の配線層に形成された配線パターン5(第(2n−1)配線パターン)、2n層目の配線層に形成された配線パターン5(第2n配線パターン)、及び第(2n−1)配線パターンと第2n配線パターンとを接続するホール6(第(2n−1)ホール)、により形成される。例えば、第1チェーン1−1は、配線層1−1(拡散層)に形成された配線パターン5−1、配線層1−2に形成された配線パターン5−2、及び配線パターン5−1と配線パターン5−2とを接続するホール6−1(コンタクトホールとも呼ばれる)によって形成される。一方、各第2チェーン(1−2、1−4、1−6、1−8)は、第2n層目に形成された配線パターン5(第(2n)配線パターン)、(2n+1)層目の配線層に形成された配線パターン5(第(2n+1)配線パターン)、及び第2n配線パターンと第(2n+1)配線パターンとを接続するホール6(第2nホール)、により形成される。2〜8層目には、第1領域と第2領域との双方に配線パターンが形成されている。例えば、第1チェーン1−1は、拡散層に形成されたパターン5−1、2層目に形成された配線パターン5−2のうち第1領域に設けられた部分、及びこれらを接続するホール6−1により形成される。
図3は、各チェーンの構成を示す模式図である。図3には、第1チェーンの構成が模式的に示されている。図3に示されるように、各チェーンは、下層配線、上層配線、及びこれらを接続するホールにより形成される。例えば、第1チェーン1−3は、下層配線としての配線層5−3、上層配線としての配線層5−4、及び配線層5−3と配線層5−4との間を接続する少なくとも一つのビア6−3、により形成される。同様に、第1チェーン1−5は、下層配線としての配線層5−5、上層配線としての配線層5−6、及び配線層5−5と配線層5−6との間を接続する少なくとも一つのビア6−5、により形成される。第1チェーン1−7は、下層配線としての配線層5−7、上層配線としての配線層5−8、及び配線層5−7と配線層5−8との間を接続する少なくとも一つのビア6−3、により形成される。
再び図1を参照する。第1共通電極2は、複数の第1チェーン(1−1、1−3、1−5、1−7)に共通の電極である。すなわち、第1共通電極2は、複数の第1チェーンそれぞれの一端に接続されている。第2共通電極3は、複数の第2チェーン(1−2、1−4、1−6、1−8)に共通の電極である。第2共通電極3は、複数の第2チェーンそれぞれの一端に接続されている。
複数の選択電極4の各々は、複数の第1チェーンの何れかの他端と、複数の第2チェーンの何れかの他端とに接続されている。すなわち、選択電極4−1は、第1チェーン1−1の他端と、第2チェーン1−2の他端とに接続されている。選択電極4−2は、第1チェーン1−3の他端と、第2チェーン1−4の他端とに接続されている。選択電極4−3は、第1チェーン1−5の他端と、第2チェーン1−6の他端とに接続されている。選択電極4−4は、第1チェーン1−7の他端と、第2チェーン1−8の他端とに接続されている。
図1に示されるように、第1共通電極2、第2共通電極3、及び各選択電極4には、測定装置11が接続されている。測定装置11は、これらの電極に、所定の電圧を印加する。
上述のような構成を有する半導体集積回路装置10は、図4に示される回路図により表現できる。尚、図4において、測定装置11の図示は省略されている。
図4を参照しつつ、本実施形態に係る半導体集積回路装置10のテスト方法について説明する。
まず、テスト対象チェーンとして、第1チェーン1−7を選択する。測定装置11により、第1共通電極2及び選択電極4−4(対象選択電極)以外の電極に、第1基準電圧を印加する。すなわち、第2共通電極3、選択電極4−1〜4−3に、第1基準電圧として、正電圧を印加する。
次に、測定装置11により、第1共通電極2に、第2基準電圧として、グランド電圧を印加する。
続いて、測定装置11により、対象選択電極4−4に、第1基準電圧を印加する。そして、測定装置11により、対象選択電極4−4に流れる電流が測定される。このとき、第2共通電極3及び選択電極4−1〜4−3は、対象選択電極4−4と同電位である。従って、対象選択電極4−4からは、第1共通電極2以外の方向には、電流が流れない。すなわち、対象選択電極4−4に流れる電流は、対象選択電極4−4から第1チェーン1−7を介して第1共通電極2に流れる電流である。従って、測定された電流値と、第1基準電圧とに基づいて、第1チェーン1−7の抵抗値を求めることができる。
第1チェーン1−7の測定が終了した後、第1チェーン1−5の測定を行う。測定装置11により、第1共通電極2及び選択電極4−3(対象選択電極)以外の電極に、第1基準電圧を印加する。次いで、測定装置11により、第1共通電極2にグランド電圧を印加する。そして、対象選択電極4−3に第1基準電圧を印加し、このとき対象選択電極4−3に流れる電流を測定する。このとき、対象選択電極4−3に流れる電流は、対象選択電極4−3から第1チェーン1−5を介して第1共通電極2に流れる電流である。従って、測定された電流値と、第1基準電圧とに基づいて、第1チェーン1−5の抵抗値を計算することができる。
以下、同様にして、他の第1チェーン(1−1、1−3)の抵抗値が測定される。
次いで、第2チェーン1−8の抵抗値が測定される。測定装置11により、第2共通電極3及び選択電極4−4(対象選択電極)以外の電極に、第1基準電圧が印加される。次いで、測定装置11により、第2共通電極3にグランド電圧(第2基準電圧)が印加される。次いで、測定装置11により、対象選択電極4−4に第1基準電圧が印加され、対象選択電極4−4に流れる電流が測定される。このとき、対象選択電極4−4に流れる電流は、第2チェーン1−8を流れる電流である。従って、測定された電流値に基づいて、第2チェーン1−8の抵抗値を計算することができる。以下、同様にして、他の第2チェーン(1−2、1−4、1−6)の抵抗値が測定される。
以上のようなテスト方法により、各チェーンの抵抗値を求めることができる。
ここで、本実施形態では、テスト時に使用される電極の数を減らすことができる。本実施形態との比較のために、8個のチェーンの両端に接続される電極を、別々に設ける場合について考える。この場合、テスト用の電極として、16個の電極が必要となる。これに対して、本実施形態では、テスト用の電極は、6個(第1共通電極、第2共通電極、選択電極4−1〜4−4)でよい。すなわち、電極数の約63%を削減することができる。拡散層に加えてk層の配線層が積層された半導体集積回路装置の場合、本実施形態を採用することで、以下に示される数の電極数を削減することができる。kが偶数の場合、「{1−(k÷2+2)÷(k×2)}×100(%)」の電極数を削減できる。kが奇数の場合、「{1−(k÷2+2.5)÷(k×2)}×100(%)」の電極数を削減できる。このように、配線総数が多くなるほど、本実施形態による電極数低減効果が大きくなる。
また、本実施形態では、複数の第1チェーンが第1領域上に積層され、複数の第2チェーンが第2領域上に積層される。複数のチェーンを重ならないように配置した場合と比べて、チェーンのレイアウト面積を75%ほど削減できる。拡散層に加えてk層の配線層が積層された半導体集積回路装置の場合、本実施形態を採用することで、「(1−2÷k)×100(%)」のレイアウト面積を削減することができる。配線層数が多い半導体集積回路装置ほど、本実施形態によるレイアウト面積低減効果が大きくなる。
尚、本実施形態では、各第1チェーンの抵抗値をテストした後に、各第2チェーンの抵抗値をテストする場合について説明した。但し、テストを行う順番は限定されるものではなく、任意の順番にテストを行うことができる。
(第2の実施形態)
続いて、第2の実施形態について説明する。本実施形態では、第1の実施形態に対して、選択電極4の数、及び選択電極4とチェーン構造との接続関係とが、変更されている。その他の点については、第1の実施形態と同様とすることができるので、詳細な説明は省略する。
図5は、本実施形態に係る半導体集積回路装置10を示す回路図である。図5に示されるように、本実施形態では、2個の選択電極(4−5、4−6)が用いられる。また、第1チェーン1−1及び第1チェーン1−3によって、第1チェーングループ7−1が形成されている。同様に、第1チェーン1−5及び第1チェーン1−7によって、第1チェーングループ7−2が形成されている。第2チェーン1−2及び第2チェーン1−4によって、第2チェーングループ8−1が形成されている。第2チェーン1−6及び第2チェーン1−8によって、第2チェーングループ8−2が形成されている。
選択電極4−5は、第1チェーングループ7−1の他端、及び第2チェーングループ8−1の他端に接続されている。選択電極4−6は、第1チェーングループ7−2の他端、及び第2チェーングループ8−2の他端に接続されている。
ついで、本実施形態に係る半導体集積回路装置10のテスト方法について説明する。本実施形態では、複数のチェーングループの中から、テスト対象チェーングループが選ばれる。まず、第1チェーングループ7−2が、テスト対象チェーンとして選ばれた場合について考える。
尚、第1チェーングループ7−2において、第1チェーン1−7の抵抗設計値は、第1チェーン1−5の抵抗設計値に比べ十分に大きいものとする。また、これらの差は、測定精度や抵抗特性ばらつきよりも、十分に大きいものとする。加えて、第1チェーングループ7−2の合成抵抗値と第1チェーン1−7の抵抗設計値との差も、同様に、十分に大きいものとする。さらに、その合成抵抗値と第1チェーン1−5の抵抗設計値との差も、十分に大きいものとする。ここでは、一例として、第1チェーン1−7の抵抗設計値が20Ωであり、第1チェーン1−5の抵抗設計値が10Ωである場合について説明する。
まず、測定装置11により、第1共通電極2と選択電極4−6(対象選択電極)以外の電極(すなわち、第2共通電極3、選択電極4−5)に、第1基準電圧を印加する。次に、測定装置11により、第1共通電極2を接地する(第2基準電圧としてグランド電圧を印加する)。
そして、対象選択電極4−6に第1基準電圧を印加し、対象選択電極4−6に流れる電流1を測定する。この際、対象選択電極4−6に流れる電流は、第1チェーングループ7−2を介して、第1共通電極2の方向に流れる電流である。従って、測定された電流値と第1基準電圧とに基づいて、第1チェーングループ7−2の合成抵抗値を求めることができる。第1チェーングループ7−2に含まれる2つのチェーンが共に正常であれば、合成抵抗値として、6.7Ωが計算される。一方、第1チェーン1−7が断線している場合には、合成抵抗値として、10Ωが計算される。また、第1チェーン1−5が断線した場合、合成抵抗値として、20Ωが計算される。従って、計算された合成抵抗値に基づいて、異常(断線)が生じたチェーンを特定することができる。
以下、同様に、他のテスト対象チェーングループについても、同様に、合成抵抗値が計算され、チェーンのテストが行われる。これにより、8個のチェーンのそれぞれについて、抵抗値に異常が発生しているか否かを確認することができる。
本実施形態によっても、第1の実施形態と同様の作用効果を奏することができる。加えて、本実施形態では、選択電極4の数を更に削減することができる。すなわち、8種類のビアチェーンが存在する場合に、電極数を、16本から4本に低減できる(約75%の削減)。拡散層に加えてk層の配線層が積層された半導体集積回路装置の場合、本実施形態を採用することで、以下のように、電極数を削減することができる。kが1〜4の場合、「{1−3÷(k×2)}×100(%)」の電極数が削減される。kが5〜8の場合、「{1−4÷(k×2)}×100(%)」の電極数が削減される。kが9〜12の場合、「{1−5÷(k×2)}×100(%)」の電極数が削減される。このように、配線層数が多い半導体集積回路装置ほど、本実施形態による電極数の低減効果が大きくなる。
1−1、1−3、1−5、1−7 第1チェーン
1−2、1−4、1−6、1−8 第2チェーン
2 第1共通電極
3 第2共通電極
4−1〜4−6 選択電極
5−1〜5−9 配線パターン
6−1〜6−8 ビア
7−1、7−2 第1チェーングループ
8−1、8−2 第2チェーングループ
10 半導体集積回路装置
11 測定装置

Claims (11)

  1. 複数の第1チェーンと、
    複数の第2チェーンと、
    前記複数の第1チェーンの各々の一端に接続される、第1共通電極と、
    前記複数の第2チェーンの各々の一端に接続される、第2共通電極と、
    複数の選択電極と、
    を具備し、
    前記複数の選択電極の各々は、前記複数の第1チェーンのうちのいずれかの他端と、前記複数の第2チェーンのうちの何れかの他端とに接続され、
    テスト対象チェーンが前記複数の第1チェーンの中から選ばれた場合に、
    前記第1共通電極には、第1基準電圧が印加され、
    前記第2共通電極には、第2基準電圧が印加され、
    前記複数の選択電極のうちで前記テスト対象チェーンに接続された対象選択電極には、前記第2基準電圧が印加され、
    前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値が求められる
    半導体集積回路装置。
  2. 請求項1に記載された半導体集積回路装置であって、
    前記複数の第1チェーンは、第1領域上に積層されており、
    前記複数の第2チェーンは、第2領域上に積層されている
    半導体集積回路装置。
  3. 請求項1又は2に記載された半導体集積回路装置であって、
    前記テスト対象チェーンが前記複数の第2チェーンの中から選ばれた場合に、
    前記第1共通電極には、前記第2基準電圧が印加され、
    前記第2共通電極には、前記第1基準電圧が印加され、
    前記複数の選択電極のうちで前記テスト対象チェーンに接続された対象選択電極には、前記第2基準電圧が印加され、
    前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値が求められる
    半導体集積回路装置。
  4. 請求項3に記載された半導体集積回路装置であって、
    前記複数の第1チェーンと前記複数の第2チェーンとは、積層方向において交互となるように配置されている
    半導体集積回路装置。
  5. 請求項1乃至4のいずれかに記載された半導体集積回路装置であって、
    前記複数の第1チェーン及び前記複数の第2チェーンは、積層された複数の配線層の一部により形成され、
    前記各第1チェーンは、(2n−1)層目(nは正の整数)の配線層に形成された第(2n−1)配線パターン、(2n)層目の配線層に形成された第2n配線パターン、及び前記第(2n−1)配線パターンと前記第2n配線パターンとを接続する第(2n−1)ホールにより形成され、
    前記各第2チェーンは、前記第2n配線パターン、(2n+1)層目の配線層に形成された第(2n+1)配線パターン、及び前記第2n配線パターンと前記第(2n+1)配線パターンとを接続する第2nホールにより形成される
    半導体集積回路装置。
  6. それぞれが複数の第1チェーンを備える、複数の第1チェーングループと、
    それぞれが複数の第2チェーンを備える、複数の第2チェーングループと、
    前記複数の第1チェーングループの各々の一端に接続される、第1共通電極と、
    前記複数の第2チェーングループの各々の一端に接続される、第2共通電極と、
    複数の選択電極と、
    を具備し、
    前記複数の選択電極の各々は、前記複数の第1チェーングループのうちのいずれかの他端と、前記複数の第2チェーングループのうちの何れかの他端とに接続され、
    テスト対象チェーンが前記複数の第1チェーングループの中から選ばれた場合に、
    前記第1共通電極には、第1基準電圧が印加され、
    前記第2共通電極には、第2基準電圧が印加され、
    前記複数の選択電極のうちで前記テスト対象チェーングループに接続された対象選択電極には、前記第2基準電圧が印加され、
    前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーングループの抵抗値が求められる
    半導体集積回路装置。
  7. 複数の第1チェーンの各々の一端に、第1基準電圧を印加するステップと、
    複数の第2チェーンの各々の一端に、第2基準電圧を印加するステップと、
    前記複数の第1チェーンの中からテスト対象チェーンを選択するステップと、
    前記テスト対象チェーンの他端と前記複数の第2チェーンの何れかの他端とに接続された対象選択電極に、前記第2基準電圧を印加するステップと、
    前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーンの抵抗値を求めるステップと、
    を具備する
    半導体集積回路装置のテスト方法。
  8. 請求項7に記載された半導体集積回路装置のテスト方法であって、
    前記複数の第1チェーンは、第1領域上に積層されており、
    前記複数の第2チェーンは、第2領域上に積層されている
    半導体集積回路装置のテスト方法。
  9. 請求項7又は8に記載された半導体集積回路装置のテスト方法であって、
    前記複数の第1チェーンと前記複数の第2チェーンとは、積層方向において交互となるように配置されている
    半導体集積回路装置のテスト方法。
  10. 請求項7乃至9のいずれかに記載された半導体集積回路装置のテスト方法であって、
    前記複数の第1チェーン及び前記複数の第2チェーンは、積層された複数の配線層の一部により形成され、
    前記各第1チェーンは、(2n−1)層目(nは正の整数)の配線層に形成された第(2n−1)配線パターン、(2n)層目の配線層に形成された第2n配線パターン、及び前記第(2nー1)配線パターンと前記第2n配線パターンとを接続する第(2n−1)ホールにより形成され、
    前記各第2チェーンは、前記第2n配線パターン、(2n+1)層目の配線層に形成された第(2n+1)配線パターン、及び前記第2n配線パターンと前記第(2n+1)配線パターンとを接続する第2nホールにより形成される
    半導体集積回路装置のテスト方法。
  11. それぞれが複数の第1チェーンを備える複数の第1チェーングループの各々の一端に、第1基準電圧を印加するステップと、
    それぞれが複数の第2チェーンを備える複数の第2チェーングループの各々の一端に、第2基準電圧を印加するステップと、
    前記複数の第1チェーングループの中からテスト対象チェーングループを選択するステップと、
    前記テスト対象チェーングループの他端と前記複数の第2チェーングループの何れかの他端とに接続された対象選択電極に、前記第2基準電圧を印加するステップと、
    前記対象選択電極を流れる電流値を測定することにより、前記テスト対象チェーングループの抵抗値を求めるステップと、
    を具備する
    半導体集積回路装置のテスト方法。
JP2009157218A 2009-07-01 2009-07-01 半導体集積回路装置、及び半導体集積回路装置のテスト方法 Withdrawn JP2011014703A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009157218A JP2011014703A (ja) 2009-07-01 2009-07-01 半導体集積回路装置、及び半導体集積回路装置のテスト方法
US12/823,674 US8310267B2 (en) 2009-07-01 2010-06-25 Semiconductor integrated circuit, and method for testing semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009157218A JP2011014703A (ja) 2009-07-01 2009-07-01 半導体集積回路装置、及び半導体集積回路装置のテスト方法

Publications (1)

Publication Number Publication Date
JP2011014703A true JP2011014703A (ja) 2011-01-20

Family

ID=43412283

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009157218A Withdrawn JP2011014703A (ja) 2009-07-01 2009-07-01 半導体集積回路装置、及び半導体集積回路装置のテスト方法

Country Status (2)

Country Link
US (1) US8310267B2 (ja)
JP (1) JP2011014703A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101825782B (zh) * 2009-03-06 2012-02-29 北京京东方光电科技有限公司 基板测试电路及基板
TW201239350A (en) * 2011-03-30 2012-10-01 Ind Tech Res Inst Test key structure and measurement method thereof
US9128148B2 (en) * 2013-03-07 2015-09-08 Xilinx, Inc. Package integrity monitor with sacrificial bumps

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06216208A (ja) 1993-01-19 1994-08-05 Kawasaki Steel Corp 集積回路のコンタクト抵抗測定器
US5952838A (en) * 1995-06-21 1999-09-14 Sony Corporation Reconfigurable array of test structures and method for testing an array of test structures
US6844751B2 (en) * 2000-09-30 2005-01-18 Texas Instruments Incorporated Multi-state test structures and methods
JP4136805B2 (ja) * 2003-06-18 2008-08-20 松下電器産業株式会社 半導体装置の評価装置及びそれを用いた半導体装置の評価方法
JP2005191249A (ja) * 2003-12-25 2005-07-14 Semiconductor Leading Edge Technologies Inc Teg配線構造及び半導体基板
US7365556B2 (en) * 2004-09-02 2008-04-29 Texas Instruments Incorporated Semiconductor device testing
US7061264B2 (en) * 2004-09-29 2006-06-13 Agere Systems, Inc. Test semiconductor device and method for determining Joule heating effects in such a device
DE102006025351B4 (de) * 2006-05-31 2013-04-04 Globalfoundries Inc. Teststruktur zur Überwachung von Leckströmen in einer Metallisierungsschicht und Verfahren
US7525304B1 (en) * 2007-05-14 2009-04-28 Kla-Tencor Corporation Measurement of effective capacitance
US7859285B2 (en) * 2008-06-25 2010-12-28 United Microelectronics Corp. Device under test array for identifying defects

Also Published As

Publication number Publication date
US8310267B2 (en) 2012-11-13
US20110001508A1 (en) 2011-01-06

Similar Documents

Publication Publication Date Title
US8211716B2 (en) Manufacturing method of a semiconductor device, a semiconductor wafer, and a test method
CN107039402B (zh) 测试图案、测试方法以及计算机实现方法
JP4576242B2 (ja) 半導体素子のテストパターン及びこれを用いたテスト方法
US20090065947A1 (en) Semiconductor device having circularly connected plural pads via through holes and method of evaluating the same
KR20210048560A (ko) 선택적 tsv 블록 테스트를 위한 장치
JP2015023132A (ja) 半導体装置およびその検査方法
US6614049B1 (en) System LSI chip having a logic part and a memory part
US20120326744A1 (en) Active-matrix substrate, active-matrix testing method, display panel, and display panel manufacturing method
JP5529611B2 (ja) 半導体装置及び抵抗測定方法
JP2011014703A (ja) 半導体集積回路装置、及び半導体集積回路装置のテスト方法
JP4262996B2 (ja) 半導体装置
WO2018101234A1 (ja) 抵抗測定装置及び抵抗測定方法
JP5370250B2 (ja) 半導体装置の製造方法
JPH05144917A (ja) 半導体装置
JP5542775B2 (ja) 絶縁性検査装置
JP2009188371A (ja) 半導体装置及びその評価方法
JP2010045177A (ja) 多層配線基板及び多層配線基板の試験方法
KR100850280B1 (ko) 초정밀 검사가 가능한 적층형 테스트 보드
JP2012227226A (ja) 半導体装置及び半導体装置の製造方法
KR100774623B1 (ko) 금속배선의 연속성 검사를 위한 pcm 테스트 패턴
JP2013026406A (ja) 半導体装置及びその評価方法
JP2011222547A (ja) テストエレメントグループおよび半導体装置
KR20050101857A (ko) 반도체 소자의 적층 비아 체인 테스트 패턴 그룹
EP2224474A2 (en) Test structure for integrated circuits
JP2009158684A (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20120904