CN107039402B - 测试图案、测试方法以及计算机实现方法 - Google Patents

Abstract

一种测试图案包括：第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括：设置在第二水平并在第一方向上延伸的连接线图案；以及设置在第二水平、从连接线图案分支、具有第二宽度并在垂直于第一方向的第二方向上延伸的多个第二线图案。测试图案还包括多个通路图案，该多个通路图案设置在第三水平、具有第三宽度并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。第一焊盘与第一线图案相连。第二焊盘与连接线图案相连。

Description

测试图案、测试方法以及计算机实现方法

技术领域

本公开涉及测试图案、用于半导体器件的测试方法以及用于设计集成电路布图的计算机实现方法，更具体地，涉及用于具有测试图案的半导体器件的测试方法。

背景技术

半导体后端工艺包括金属互连工艺和通路工艺。也就是，通路被形成以将形成在下部的金属互连与将要形成在上部的金属互连连接。由于金属互连工艺和通路工艺可能具有各种问题诸如设计误差和处理中的误差，所以金属互连被彼此短路或彼此断开，或者下部的金属互连会不正确地与上部的金属互连连接。这些故障降低半导体制造产率并增加制造成本。

发明内容

本公开描述了可在短时间内准确地检测故障的测试图案。

本公开还提供可在短时间内准确地检测故障的用于半导体器件的测试方法。

本公开还提供用于设计集成电路的布图的计算机实现方法，其可以在短时间内准确地检测故障。

本公开不限于以上的目的，而是没有在这里描述的其它目的可以从以下的描述而被本领域技术人员清楚地理解。

根据本公开的一方面，一种测试图案包括：多个第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括设置在第二水平并在第一方向上延伸的连接线图案。多个第二线图案设置在第二水平，从连接线图案分支，具有第二宽度，并在垂直于第一方向的第二方向上延伸。多个通路图案设置在第三水平，具有第三宽度，并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。第一焊盘与第一线图案相连，第二焊盘与连接线图案相连。

根据本公开的另一个方面，第一线图案的不连续的区域可以在第二方向上以相同的第一间隔或者以不同的第一间隔形成在相同的位置或者在不同的位置。

根据本公开的另一方面，第二线图案可以在第二方向上延伸至相同的长度或者不同的长度。

根据本公开的另一个方面，每个第一线图案可以具有与从第二线图案当中选择的至少一个第二线图案的交叉区域。

根据本公开的另一个方面，交叉区域可以包括：具有第一线图案的第一宽度的一部分和第二线图案的第二宽度的一部分的交叉区域；和具有第一线图案的第一宽度的全部和第二线图案的第二宽度的全部的交叉区域。

根据本公开的另一方面，连接线图案可以包括彼此面对并使第一线图案插设在两者之间的第一连接线图案和第二连接线图案。

根据本公开的另一个方面，第一线图案当中的奇数编号的图案可以形成第一组，第一线图案当中的偶数编号的图案可以形成第二组，第二线图案当中的奇数编号的图案可以从第一连接线图案分支，第二线图案当中的偶数编号的图案可以从第二连接线图案分支。

根据本公开的另一个方面，通路图案可以形成为至少部分地交叠第一交叉区域和第二交叉区域，该第一交叉区域具有第一组的第一线图案的第一宽度和从第一连接线图案分支的第二线图案的第二宽度，该第二交叉区域具有第二组的第一线图案的第一宽度和从第二连接线图案分支的第二线图案的第二宽度。

根据本公开的另一方面，每个通路图案可以具有垂直地匹配到第一交叉区域的中心或第二交叉区域的中心或者与第一交叉区域的中心或第二交叉区域的中心水平地分离的中心以便至少部分地交叠第一交叉区域或第二交叉区域。

根据本公开的另一个方面，第一宽度、第二宽度和第三宽度可以具有可变的值。

根据本公开的另一个方面，一种测试图案包括：多个第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸。测试图案还包括多个第二线图案，设置在第二水平，具有比第一间隔的长度大的长度以包括不连续的区域，具有第二宽度，并在第一方向上延伸；多个通路图案形成在第三水平，具有第三宽度，并形成为至少部分地交叠第一线图案和第二线图案之间的交叠区域。第一焊盘与第一线图案相连。

根据本公开的另一方面，第一线图案的不连续的区域可以在垂直于第一方向的第二方向上以相同的第一间隔或以不同的第一间隔形成在相同的位置或在不同的位置。

根据本公开的另一个方面，测试图案还可以包括：第一区域，其中第一线图案和第二线图案在一端交叠；和第二区域，其中第一线图案和第二线图案在另一端交叠。

根据本公开的另一方面，每个通路图案可以具有垂直地匹配到第一区域的中心或第二区域的中心或者与第一区域的中心或第二区域的中心水平地分离不同的距离的中心以便至少部分地交叠第一区域或第二区域。

根据本公开的另一方面，第一宽度、第二宽度和第三宽度可以具有可变的值。

根据本公开的另一个方面，一种用于半导体器件的测试方法包括：制备包括器件区域和测试区域的基板；以及在测试区域的第一互连层中形成具有第一宽度的多个第一金属互连。第一金属互连在第一方向上延伸并具有通过第一间隔而间隔开的不连续的区域。测试方法还包括在测试区域的第二互连层中形成金属连接线。金属连接线在第一方向上延伸。测试方法包括在测试区域的第二互连层中形成具有第二宽度的多个第二金属互连。第二金属互连在垂直于第一方向的第二方向上延伸并从金属连接线分支。测试方法包括：在测试区域的第一通路层中形成具有第三宽度的多个通路结构，该通路结构至少部分地交叠具有第一金属互连的第一宽度和第二金属互连的第二宽度的交叉区域。通路结构在垂直于第一方向和第二方向的第三方向上延伸。测试方法包括：形成与第一金属互连电连接的第一焊盘和与金属连接线电连接的第二焊盘。电信号被提供到第一焊盘中的一个和第二焊盘。测试方法包括使用电信号检查第一金属互连、第二金属互连和通路结构的故障。

根据本公开的另一个方面，在第一金属互连的形成中，不连续的区域可以在第二方向上以相同的第一间隔或者以不同的第一间隔形成在相同的位置或者在不同的位置。

根据本公开的另一方面，在第二金属互连的形成中，第二金属互连可以在第二方向上延伸至相同的长度或者不同的长度。

根据本公开的另一方面，在第二金属互连的形成中，每个第一金属互连可以具有与第二金属互连当中选择的至少一个第二金属互连的交叉区域。

根据本公开的另一个方面，交叉区域可以包括：具有第一金属互连的第一宽度的一部分和第二金属互连的第二宽度的一部分的交叉区域；和具有第一金属互连的第一宽度的全部和第二金属互连的第二宽度的全部的交叉区域。

根据本公开的另一个方面，在金属连接线的形成中，金属连接线可以包括彼此面对的第一金属连接线和第二金属连接线，第一金属互连插设在两者之间。

根据本公开的另一方面，第一金属互连当中的奇数编号的互连可以形成第一组，第一金属互连当中的偶数编号的互连可以形成第二组，第二金属互连当中的奇数编号的互连可以从第一金属连接线分支，第二金属互连当中的偶数编号的互连可以从第二金属连接线分支。

根据本公开的另一个方面，在通路结构的形成中，通路结构可以形成为至少部分地交叠第一交叉区域和第二交叉区域，该第一交叉区域具有第一组的第一金属互连的第一宽度和从第一金属连接线分支的第二金属互连的第二宽度，该第二交叉区域具有第二组的第一金属互连的第一宽度和从第二金属连接线分支的第二金属互连的第二宽度。

根据本公开的另一个方面，在通路图案的形成中，每个通路结构可以形成为具有垂直地匹配到第一交叉区域的中心或第二交叉区域的中心或者与第一交叉区域的中心或第二交叉区域的中心水平地分隔的中心以便至少部分地交叠第一交叉区域或第二交叉区域。

根据本公开的另一方面，第一通路层可以形成在第一互连层上，第二互连层可以形成在第一通路层上。

根据本公开的另一个方面，一种用于半导体器件的测试方法包括：制备包括器件区域和测试区域的基板；以及在测试区域的第一互连层中形成具有第一宽度的多个第一金属互连。第一金属互连在第一方向上延伸并具有通过第一间隔而间隔开的不连续的区域。测试方法包括在测试区域的第二互连层中形成具有第二宽度的多个第二金属互连。第二金属互连在第一方向上延伸并具有比第一间隔的长度大的长度以包括不连续的区域。测试方法包括：在测试区域的第一通路层中形成具有第三宽度的多个通路结构，该通路结构至少部分地交叠在第一金属互连和第二金属互连之间的交叠区域；形成在两端与第一金属互连电连接的第一焊盘；提供电信号到第一焊盘；以及使用该电信号检查第一金属互连、第二金属互连和通路结构的故障。

根据本公开的另一方面，在第一金属互连的形成中，不连续的区域可以在垂直于第一方向的第二方向上以相同的第一间隔或者以不同的第一间隔形成在相同的位置或者在不同的位置。

根据本公开的另一个方面，第二金属互连的形成可以包括形成第一区域和第二区域，在第一区域中第一金属互连和第二金属互连在一端交叠，在第二区域中第一金属互连和第二金属互连在另一端交叠。

根据本公开的另一个方面，在通路图案的形成中，每个通路结构可以具有垂直地匹配到第一区域的中心或第二区域的中心或者与第一区域的中心或第二区域的中心水平地分隔的中心以便至少部分地交叠第一区域或第二区域。

根据本公开的另一方面，第一通路层可以形成在第一互连层上，第二互连层可以形成在第一通路层上。

根据本公开的另一个方面，一种用于设计包括多个图案的集成电路布图的计算机实现方法包括：产生包括该图案的第一布图数据；从根据第一布图数据制造的半导体器件产生包括对应于该图案的元件的故障信息的反馈数据；以及根据该反馈数据将第一布图数据改变为第二布图数据。该图案可以包括：多个第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸；连接线图案，设置在第二水平并在第一方向上延伸；多个第二线图案，设置在第二水平，从连接线图案分支，具有第二宽度，并在垂直于第一方向的第二方向上延伸；以及多个通路图案，设置在第三水平，具有第三宽度，并形成为至少部分地交叠具有第一线图案的第一宽度和第二线图案的第二宽度的交叉区域。

该半导体器件可以包括：基板，包括器件区域和测试区域；多个第一金属互连，在测试区域的第一互连层中对应于第一线图案；金属连接线，在测试区域的第二互连层中对应于连接线图案；多个第二金属互连，在测试区域的第二互连层中对应于第二线图案；多个通路结构，在测试区域的第一通路层中对应于通路图案；以及与第一金属互连电连接的第一焊盘和与金属连接线电连接的第二焊盘。

根据本公开的另一个方面，产生反馈数据可以包括：提供电信号到要被测量的第一焊盘和第二焊盘；当电流在第一焊盘和第二焊盘之间流动而不在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时产生反馈数据作为正常数据；当电流在第一焊盘和第二焊盘之间流动并也在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时产生反馈数据作为短路故障数据；以及当电流不在第一焊盘和第二焊盘之间流动时产生反馈数据作为断路故障数据。

根据本公开的另一方面，将第一布图数据改变为第二布图数据可以包括将对应于短路故障数据和断路故障数据的图案改变为对应于正常数据的图案。

根据本公开的另一个方面，第一宽度、第二宽度和第三宽度可以具有可变的值。

根据本公开的另一个方面，一种用于设计包括多个图案的集成电路布图的计算机实现方法包括：产生包括该图案的第一布图数据；从根据第一布图数据制造的半导体器件产生包括对应于该图案的元件的故障信息的反馈数据；以及根据该反馈数据将第一布图数据改变为第二布图数据。该图案可以包括：多个第一线图案，设置在第一水平，具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸；多个第二线图案，设置在第二水平，具有比第一间隔的长度大的长度以包括不连续的区域，具有第二宽度，并在第一方向上延伸；以及多个通路图案，设置在第三水平，具有第三宽度，并形成为至少部分地交叠第一线图案和第二线图案之间的交叠区域。

根据本公开的另一方面，半导体器件可以包括：基板，包括器件区域和测试区域；多个第一金属互连，在测试区域的第一互连层中对应于第一线图案；多个第二金属互连，在测试区域的第二互连层中对应于第二线图案；多个通路结构，在测试区域的第一通路层中对应于通路图案；以及在两端与第一金属互连电连接的第一焊盘。

根据本公开的另一个方面，产生反馈数据可以包括：提供电信号到将被测量的第一焊盘；当电流在第一焊盘之间流动时产生反馈数据作为正常数据；以及当电流不在第一焊盘之间流动时产生反馈数据作为断路故障数据。

根据本公开的另一方面，将第一布图数据改变为第二布图数据可以包括将对应于断路故障数据的图案改变为对应于正常数据的图案。

根据本公开的另一方面，第一宽度、第二宽度和第三宽度可以具有可变的值。

附图说明

从以下结合附图的详细描述，本公开的实施方式将被更清楚地理解，附图中：

图1是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图；

图2是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图；

图3是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图；

图4是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图；

图5是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图；

图6是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图；

图7是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图8是示出根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的主要部分的透视图；

图9是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图；

图10是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图；

图11是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图；

图12是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图；

图13是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图14是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图15是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图16是示出根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的主要部分的透视图；

图17是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图；

图18是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图；

图19是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图；

图20是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图；

图21是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图；

图22是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图；

图23是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图24是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图25是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图；

图26是示出根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的主要部分的透视图；以及

图27是示出根据本公开的实施方式的用于设计集成电路布图的计算机实现方法的流程图。

具体实施方式

当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。诸如“...中的至少一个”的表述，当在一列元件之后时，修饰整列元件，而不修饰该列表的单个元件。

在下文，将参照附图详细描述本公开的实施方式。

相同的附图标记在附图中用于相同的部件，将省略其重复的描述。

本公开的实施方式被提供给本领域技术人员以充分地理解本公开的教导。然而，以下的实施方式可以实施为许多不同的形式，本公开不限于以下的实施方式。而是，提供这些实施方式使得本公开透彻和完整，并将本公开充分传达给本领域技术人员。

应当理解，尽管这里可以使用术语第一、第二等来描述各种构件、区域、层、部分和/或元件，但是这些构件、区域、层、部分和/或元件没有被这些术语限制。这些术语不表示任何的次序、数量或者重要性，而是仅用于将一个构件、区域、部分或元件与另一个构件、区域、部分或元件区别开。因此，以下讨论的第一构件、区域、部分或元件也可以被称为第二构件、区域、部分或元件，而没有脱离示例实施方式的教导。例如，第一元件可以被称为第二元件，类似地，第二元件也可以被称为第一元件，而没有脱离示例实施方式的范围。

除非另外地限定，否则这里使用的所有术语(包括技术术语和科学术语)都具有示例实施方式所属的领域内的普通技术人员所通常理解的相同的含义。还应当理解的是，术语诸如通用词典中限定的那些应当被解释为具有与它们在相关技术的背景中的含义相一致的含义，而不被解释为理想化或过度形式化的含义，除了这里明确如此限定。

当某一示例实施方式可以被不同地实现时，具体的工艺次序可以与所描述的次序不同地进行。例如，两个相继描述的工艺可以基本上同时地进行或以与描述的次序相反的次序进行。

因而，由例如制造技术和/或公差引起的图示形状的偏差将是可能发生的。因此，示例实施方式将不被解释为限于这里示出的区域的特定形状，而是可以包括由例如制造引起的形状偏差。

当在这里使用时，术语“和/或”包括一个或多个所列相关项目的任意和所有组合。

晶体管的尺寸已经根据半导体器件的制造工艺技术的发展而逐渐地减小，因此大量晶体管被集成到半导体中。例如，系统芯片(其是集成了电子系统的所有部件到单个芯片中的集成电路)被广泛地用于各种电子设备中。随着电子设备的性能增强，需要包括大量部件的半导体器件。

由于集成到半导体器件中的晶体管的尺寸逐渐地减小，所以半导体器件制造工艺的困难增加。为此，用于制造的设计(其在半导体器件被设计时考虑半导体器件制造工艺并容易地使用半导体器件制造工艺)的重要性已经随着用于半导体器件制造工艺的技术的进步而提高。

在半导体器件制造工艺中，半导体后端工艺包括金属布线工艺和通路工艺。也就是说，通路形成为将形成在下部上的金属互连与形成在上部上的金属互连连接。由于大量晶体管被集成到半导体器件中，所以金属互连形成工艺和通路形成工艺变得更加复杂。而且，金属互连和通路可能由于各种问题诸如设计故障、制造工艺误差等而被不正确地连接。

设计规则一致地减小，连接金属互连的通路的尺寸也一致地减小。具体地，当存在单个通路，也就是在其附近没有其他的通路时，诸如断路或短路的工艺故障可能由于制造工艺变化而发生。

不容易预计和防止其中故障可能发生在半导体设计步骤中的全部条件。甚至更不容易考虑到至今未知的故障而进行设计。为了检查通路的故障，使用半导体器件进行测试，该半导体器件使用测试图案制造，该测试图案考虑到尽可能提前预计的可能的故障而设计。因此，需要其中形成和设置不同的通路以反映设计中的未知的故障的测试图案以及用于使用该测试图案制造的半导体器件的测试方法。

本公开意图提供通过利用可变地(例如任意地、准随机地)定位金属互连中的通路的算法而设计的测试图案而可容易地检测工艺故障诸如金属互连和通路的断路或短路的用于半导体器件的测试方法，该工艺故障可能发生在实际的半导体器件制造工艺中。该算法可以存储在存储器中并使用例如计算机的实体的处理器来执行。

在下文，将参照附图详细描述本公开的实施方式。

图1是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图。

参照图1示出多个第一线图案X，该多个第一线图案X形成在第一水平、在第一方向上延伸、具有通过第一间隔S1间隔开的不连续的区域并具有第一宽度W1。

第一线图案X可以形成在第一水平并为第一颜色。该颜色表示例如具有图形数据系统II(GDSII)格式的集成电路的设计布图中的颜色。不同的第一线图案X可以具有不同的第一宽度W1。另外，不同的相邻的第一线图案X可以分隔不同的第一分隔距离D1。第一节距F1(其是第一宽度W1和第一分隔距离D1之和)可以对不同的第一线图案X是相同的，使得即使当第一宽度W1和第一分隔距离D1对于两个第一线图案X不是相同的时，作为总和的第一节距F1对不同的第一线图案X是相同的。第一宽度W1表示在垂直于第一方向的第二方向上的长度。

第一线图案X的不连续的区域可以可变地形成在第二方向上的相同的位置或不同的位置。第一线图案X的不连续的区域可以以相同的第一间隔S1或不同的第一间隔S1间隔开。此外，一些第一线图案X可以不包括任何不连续的区域或者可以包括两个或更多不连续的区域。图1示出四个第一线图案X，即X1、X2、X3和X4。然而，本公开的实施方式不限于四个第一线图案X。

图2是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图。

参照图2示出形成在第二水平并在第一方向上延伸的连接线图案L1以及形成在第二水平、在第二方向上延伸、从连接线图案L1分支并具有第二宽度W2的多个第二线图案Y。

连接线图案L1和第二线图案Y可以形成在第二水平并为第二颜色。不同的第二线图案Y可以具有不同的第二宽度W2。另外，不同的相邻的第二线图案Y可以分隔开不同的第二分隔距离D2。第二节距F2，其是第二宽度W2和第二分隔距离D2之和，可以是相同的。第二宽度W2表示在第一方向上的长度。

每个第二线图案Y的一端可以形成为延伸直至连接线图案L1。连接线图案L1可以垂直于第二线图案Y。图2示出在第二方向上具有相同的长度的第二线图案Y。然而，在一些实施方式中，第二线图案Y可以延伸为在第二方向上具有至少一个或多个不同的长度。每个第二线图案Y可以从连接线图案L1分支以与连接线图案L1形成字母“T”的形状。图2示出四个第二线图案Y，即Y1、Y2、Y3和Y4。然而，本公开的实施方式不限于此。

图3是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图。

参照图3示出具有不同的第一宽度W1和不同的第一分隔距离D1的多个第一线图案XA。

不同的第一线图案XA可以具有不同的第一宽度W1。另外，不同的相邻的第一线图案XA可以分隔开不同的第一分隔距离D1。第一节距F1，其是第一宽度W1和第一分隔距离D1之和，可以对不同的第一线图案XA是相同的，使得即使当第一宽度W1和第一分隔距离D1对于两个第一线图案XA不是相同的时，作为总和的第一节距F1对于不同的第一线图案XA是相同的。也就是说，第一线图案XA可以具有相同的第一节距F1，但是不限于此。

图4是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图。

参照图4示出具有不同的第二宽度W2和不同的第二分隔距离D2的多个第二线图案YA。

不同的第二线图案YA可以具有不同的第二宽度W2。另外，不同的相邻的第二线图案YA可以分隔开不同的第二分隔距离D2。第二节距F2，其是第二宽度W2和第二分隔距离D2之和，可以是相同的。也就是说，第二线图案YA可以具有相同的第一节距F1，但是不限于此。

图5是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图。

参照图5示出形成在第一水平的第一线图案X和形成在第二水平的第二线图案Y之间的交叉区域OL。

以下的工作可以在形成第一水平和第二水平的工艺中进行。首先，可以执行接收输入到第一线图案X和第二线图案Y的数据的操作。输入数据可以包括关于集成电路的图案的几何信息，诸如GDSII。例如，输入数据可以包括关于形成在一个水平的多个图案的布置信息，该布置信息可以包括关于每个图案的位置、尺寸和连接的网络的信息。根据本公开的实施方式，输入数据可以包括着色信息。包括在输入数据中的着色信息可以在集成电路的图案被产生时默认地限定，并可以基于集成电路的图案通过半导体设计工具的着色算法而产生。该算法可以存储在存储器中并使用例如计算机的实体的处理器来执行。

接下来，可以对所述图案执行检查设计规则的操作。设计规则可以包括在集成电路的图案基于给定半导体制造工艺设计时应当满足的多个数值的图形。例如，设计规则可以包括形成在一个水平的两个图案之间的最小宽度以及最小间距。此外，设计规则可以包括基于相同的掩模形成的图案之间的最小距离和基于不同的掩模形成的图案之间的最小距离。根据本公开的实施方式，图案可以形成在同一水平上，并且可以确定所述图案是否满足设计规则。

通过执行以上描述的工作，形成在第一水平的第一线图案X可以交叉形成在第二水平的第二线图案Y。根据本公开的实施方式，从第一线图案X当中选择的任一个线图案X1、X2、X3或X4和从第二线图案Y当中选择的任一个线图案Y1、Y2、Y3或Y4可以具有形成在两者之间的至少一个交叉区域OL。交叉区域OL可以包括：部分交叉区域OL_S，其是具有第一线图案X1、X2、X3和X4的第一宽度W1的一部分和第二线图案Y1、Y2、Y3和Y4的第二宽度W2的一部分的交叉区域；或完全交叉区域OL_T，其是具有第一线图案X1、X2、X3和X4的第一宽度W1的全部和第二线图案Y1、Y2、Y3和Y4的第二宽度W2的全部的交叉区域。

在第一线图案X当中，一些第一线图案诸如第一线图案X4可以与所有的第二线图案Y形成交叉区域OL，而另一些第一线图案诸如第一线图案X1、X2和X3可以与第二线图案Y的一些形成交叉区域OL。此外，一些第一线图案诸如第一线图案X2可以产生为具有部分交叉区域OL_S和完全交叉区域OL_T两者，另一些第一线图案诸如第一线图案X1、X3和X4可以产生为仅具有完全交叉区域OL_T。

图5示出图1和图2所示的形成在第一水平的第一线图案X和形成在第二水平的第二线图案Y。然而，代替图1所示的第一线图案X，可以使用图3所示的第一线图案XA，并且代替图2所示的第二线图案Y，可以使用图4所示的第二线图案YA。这里，交叉区域OL可以具有矩形的形状而不是如附图所示的正方形的形状。也就是说，交叉区域OL可以具有各种形状。

图6是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图。

参照图6示出形成在交叉区域OL(见图5)当中的完全交叉区域OL_T(见图5)中的多个通路图案V。

由于交叉区域OL(见图5)当中的部分交叉区域OL_S(见图5)可能没有提供足够的交叠面积以形成通路图案V，所以通路图案V可以不形成。然而，本公开的实施方式不限于此。

完全交叉区域OL_T(见图5)的中心和通路图案V的中心可以垂直地匹配到彼此或彼此水平地分隔开可变的距离使得通路图案V至少部分地交叠完全交叉区域OL_T(见图5)。通路图案V可以形成在第三水平而不是在第一水平和第二水平，并为第三颜色。

集成电路可以形成为多个标准单元，用于设计集成电路的工具可以使用包括关于标准单元的信息的标准单元库来设计集成电路，也就是完成集成电路的图案。用于设计集成电路的工具可以将通路图案V定位在包括于标准单元中的管脚(也就是输入管脚或输出管脚)以将管脚与形成在不同于标准单元形成的水平的水平处的图案和管脚连接。也就是，标准单元的输入信号或输出信号可以通过定位通路图案V在标准单元的管脚处而传送。

在半导体器件中，多个通路结构145(见图7)可以通过由所述图案形成的通路孔和填充通路孔的通路插塞而形成。当设计集成电路的图案时，设计规则可以限定通路图案V之间的间隔。例如，设计规则可以包括通路至通路间隔规则，通路至通路间隔规则可以包括通路图案V之间的最小间隔。通路至通路间隔规则可以基于用于形成通路结构145(见图7)的工艺(例如用于形成图案的光刻工艺和蚀刻工艺，该图案用于形成通路结构145(见图7))而确定。

当用于图案的设计规则被检查时，用于通路图案V的设计规则可以被检查，可以有违反设计规则的通路图案V。违反设计规则的通路图案V可以被理解为用于形成违反设计规则的通路图案V的图案。被着色的通路图案V可以被理解为用于形成被着色的通路图案V的图案。

通路图案V可以具有至少一个不同的第三宽度W3，并可以可变地(例如任意地、准随机地)形成，只要通路图案V不在交叠或接触形成在不同的多个线图案X和Y中的其他通路图案V的范围内。

也就是，通路图案V可以在位置、尺寸或交叠面积方面可变地定位在第一线图案X和第二线图案Y之间的完全交叉区域OL_T(见图5)中，只要满足设计规则。

图7是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图。

参照图6和图7示出通过包括图6的测试图案的掩模来处理的半导体器件沿线A-A'截取的截面图，该截面图以该半导体器件的对应于图6的区域AA的部分作为其中心。

使用包括图6的测试图案的掩模制造半导体器件的工艺如下。制备包括器件区域和测试区域的基板110。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图6的测试图案的掩模对应于在测试图案的第一水平的第一线图案X形成多个第一金属互连135。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图6的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图6的测试图案的掩模对应于在测试图案的第二水平的多个第二线图案Y和连接线图案L1形成金属连接线(未示出)和多个第二金属互连155。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

器件区域可以包括单元区域和外围电路区域。测试区域可以是包括在单元区域和外围电路区域中的区域或是半导体器件和用于划分半导体器件的划片道位于其上的区域。

晶体管TR可以形成在器件区域中，可以存在与晶体管TR电连接的接触插塞CP和金属互连ML。此外，接触插塞CP和金属互连ML可以被绝缘膜围绕。在测试区域中，与器件区域不同，可以没有在层间绝缘膜120内的晶体管TR，可以仅有在基板110上的层间绝缘膜120。

基板110可以由半导体制成。在一些实施方式中，基板110可以由半导体诸如硅或锗制成。在一些实施方式中，基板110可以包括化合物半导体诸如硅锗、碳化硅、砷化镓、砷化铟或磷化铟。在一些实施方式中，基板110可以具有绝缘体上硅(SOI)结构。

层间绝缘膜120、第一互连层130的绝缘膜、第二互连层150的绝缘膜和第一通路层140的绝缘膜可以由绝缘材料制成，该绝缘材料包括但是不限于硅氧化物膜、硅氮化物膜、硅氮氧化物膜、具有比硅氧化物膜的介电常数低的介电常数的低k材料或其组合。

第一金属互连135、金属连接线(未示出)、第二金属互连155和通路结构145可以由导电材料制成，该导电材料包括但是不限于钛、氮化钛、钽、氮化钽、钨、铜、铝、其混合物或其化合物。

在图6的区域AA中，通路图案V彼此相邻地形成。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，相邻的通路结构145可能由于工艺上的限制等而引起断路或短路故障。当设计的通路图案V被没有故障地实现为半导体器件中的通路结构145时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘和第二焊盘，该第一焊盘与第一金属互连135电连接并且每个对应于与测试图案的第一线图案X相连的第一测试焊盘XP，该第二焊盘与金属连接线(未示出)电连接并对应于与测试图案的连接线图案L1相连的第二测试焊盘LP；提供电信号到第一焊盘之一和第二焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。第一焊盘和第二焊盘可以存在于相同的水平。

根据按照本公开的半导体器件的测试方法，故障可以在短时间内被准确地检测。也就是说，当电信号被提供到第一焊盘和第二焊盘并且电流在第一焊盘和第二焊盘之间流动而不在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为正常。

另一方面，当电信号被提供到第一焊盘和第二焊盘并且电流在第一焊盘和第二焊盘之间流动并且也在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为具有短路故障。

此外，当电信号被提供到第一焊盘和第二焊盘并且电流不在第一焊盘和第二焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为具有断路故障。

检查半导体器件的故障的方法当中的光学检验方法可以发现几乎所有类型的故障，但是不能识别直接影响产率降低的主要故障。此外，光学检验方法需要很多时间，因为用于光学检验的装置通过扫描半导体基板进行检查。因此，在制造产品时，不能对半导体基板的全部进行光学检查。此外，当仅对半导体基板的特定区域进行光学检查时，光学检验方法不能检测全部的故障并在提高制造产率上具有限制。然而，根据本公开的用于半导体器件的测试方法可以在短时间内准确地检测故障。

图8是示出根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的测试区域的主要部分的透视图。

参照图8示出透视图，该透视图示出第一金属互连135、形成在第一金属互连135上的通路结构145以及形成在通路结构145上的第二金属互连155。

理想地，金属互连135和155以及通路结构145应当如附图所示地形成。然而，由于在实际的半导体器件制造工艺中的若干设计变量和工艺变量，实际上很难形成这样的理想结构。具体地，在形成通路结构145的工艺中，目前的趋势是减小设计规则，导致通路结构145的直径的减小和其高度的增大。为此，需要相当的加工技术。

因此，本公开提供用于半导体器件的测试方法，通过利用由用于可变地(例如任意地、不同地或准随机地)定位多个线图案中的通路图案的算法而设计的测试图案，其可以容易地检测可能发生在实际的半导体器件制造工艺中的工艺故障诸如通路结构145的断路或短路。该算法可以存储在存储器中并使用例如计算机的实体的处理器来执行。

图9是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图。

参照图9示出形成在第一水平、在第一方向上延伸、具有通过第一间隔S1间隔开的不连续的区域、并具有第一宽度W1的多个第一线图案X。

不同的第一线图案X可以具有不同的第一宽度W1。另外，不同的相邻的第一线图案X可以分隔不同的第一分隔距离D1。第一节距F1(其是第一宽度W1和第一分隔距离D1之和)可以对不同的第一线图案X是相同的，使得即使当第一宽度W1和第一分隔距离D1对于两个第一线图案X不是相同的时，作为总和的第一节距F1对不同的第一线图案X是相同的。第一宽度W1表示在垂直于第一方向的第二方向上的长度。

第一线图案X的不连续的区域可以在第二方向上以相同的第一间隔S1或者以不同的第一间隔S1可变地(例如任意地、准随机地)形成在相同的位置或者在不同的位置。此外，一些第一线图案X可以不包括任何不连续的区域或者可以包括两个或更多不连续的区域。图9示出四个第一线图案X，即X1、X2、X3和X4。然而，本公开的实施方式不限于此。

在第一线图案X当中，奇数编号的图案X_odd可以形成第一组，偶数编号的图案X_even可以形成第二组。第一组可以形成在第一水平并为第一颜色，第二组可以形成在第一水平并为第二颜色。

图10是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图。

参照图10示出了形成在不同于第一水平的第二水平、在第一方向上延伸并在垂直于第一方向的第二方向上与第一线图案分隔的连接线图案L1和L2以及形成在第二水平、在第二方向上延伸、从连接线图案L1和L2分支并具有第二宽度W2的第二线图案Y。

不同的第二线图案Y可以具有不同的第二宽度W2。另外，不同的相邻的第二线图案Y可以分隔开不同的第二分隔距离D2。第二节距F2，其是第二宽度W2和第二分隔距离D2之和，可以是相同的。第二宽度W2表示在第一方向上的长度。

连接线图案L1和L2可以包括彼此面对且使第一线图案X(见图9)插设在两者之间的第一连接线图案L1和第二连接线图案L2。在第二线图案Y当中，奇数编号的图案Y_odd可以从第一连接线图案L1分支，偶数编号的图案Y_even可以从第二连接线图案L2分支。连接线图案L1和L2以及第二线图案Y可以彼此垂直。第二线图案Y可以延伸为在第二方向上具有不同的长度。

在第二线图案Y当中，每个奇数编号的图案Y_odd可以从第一连接线图案L1分支以与第一连接线图案L1形成字母“T”的形状，每个偶数编号的图案Y_even可以从第二连接线图案L2分支以与第二连接线图案L2形成颠倒的字母“T”的形状。图10示出包括四个奇数编号的图案Y_odd即Y1、Y3、Y5和Y7以及五个偶数编号的图案Y_even即Y0、Y2、Y4、Y6和Y8的第二线图案Y。然而，本公开的实施方式不限于此。

第一连接线图案L1和第二线图案Y当中的奇数编号的图案Y_odd可以形成在第二水平并为第三颜色，第二连接线图案L2和第二线图案Y当中的偶数编号的图案Y_even可以形成在第二水平并为第四颜色。

图11是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图。

参照图11示出第一交叉区域OL_odd和第二交叉区域OL_even，第一交叉区域OL_odd具有第一组的第一线图案X_odd的第一宽度W1和从第一连接线图案L1分支的第二线图案Y_odd的第二宽度W2，第二交叉区域OL_even具有第二组的第一线图案X_even的第一宽度W1和从第二连接线图案L2分支的第二线图案Y_even的第二宽度W2。

通过执行以上描述的设计任务，形成在第一水平的第一线图案X可以交叉形成在第二水平的第二线图案Y。根据本公开的实施方式，第一交叉区域OL_odd和第二交叉区域OL_even被包括，第一交叉区域OL_odd具有第一组的第一线图案X1和X3中的任一个的第一宽度W1和从第一连接线图案L1分支的第二线图案Y1、Y3、Y5和Y7中的任一个的第二宽度W2，该第二交叉区域OL_even具有第二组的第一线图案X2和X4中的任一个的第一宽度W1和从第二连接线图案L2分支的第二线图案Y0、Y2、Y4、Y6和Y8中的任一个的第二宽度W2。

为了描述的方便，图11示出第一线图案X和第二线图案Y具有相同的宽度。然而，如上所示可以使用具有不同的宽度的图案。这里，第一交叉区域OL_odd和第二交叉区域OL_even可以具有矩形的形状而不是如附图所示的正方形的形状。也就是，第一交叉区域OL_odd和第二交叉区域OL_even可以具有各种形状。

图12是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图。

参照图12示出形成在第一交叉区域OL_odd(见图11)中的第一通路图案V_odd和形成在第二交叉区域OL_even(见图11)中的第二通路图案V_even。

交叉区域OL(见图11)的中心和通路图案V的中心可以垂直地匹配到彼此或彼此水平地分隔开可变的距离使得通路图案V至少部分地交叠交叉区域OL(见图11)。

通路图案V可以具有第三宽度W3，并可以可变地(例如任意地、准随机地)形成，只要通路图案V不在交叠或接触形成在不同的多个线图案X和Y中的另一个通路图案V的范围内。也就是，通路图案V可以在位置、尺寸或交叠面积方面可变地(例如任意地、准随机地)定位在第一线图案X和第二线图案Y之间的交叉区域OL中，只要满足设计规则。通路图案V可以形成在第三水平而不是在第一水平和第二水平，并为第五颜色。

将省略与通路图案V有关的重复的描述。

图13是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图。

参照图12和图13示出通过包括图12的测试图案的掩模来处理的半导体器件沿线A-A'截取的截面图，该截面图以半导体器件的对应于图12的区域AA的部分作为其中心。

使用图12的测试图案制造半导体器件的工艺如下。制备包括器件区域和测试区域的基板110。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第一水平处的第一线图案X_odd和X_even形成多个第一金属互连135_odd和135_even。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第二水平的连接线图案L1和L2、第二线图案Y_odd和第二线图案Y_even形成金属连接线(未示出)、多个第二金属互连155_odd和多个第二金属互连(未示出)。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

将省略与半导体器件的区域和材料有关的重复的描述。

在图12的区域AA中，通路图案V彼此相邻地形成。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，相邻的通路图案V可能由于工艺上的限制等而引起断路或短路故障。当设计的通路图案V被没有故障地设置在半导体器件中时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘和第二焊盘，该第一焊盘与第一金属互连135_odd和135_even电连接并且每个对应于与测试图案的第一线图案X相连的第一测试焊盘XP，该第二焊盘与金属连接线(未示出)电连接并对应于与测试图案的连接线图案L1和L2相连的第二测试焊盘LP1和LP2；提供电信号到第一焊盘之一和第二焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。第一焊盘和第二焊盘可以存在于相同的水平。

根据按照本公开的半导体器件的测试方法，故障能够在短时间内被准确地检测。与第一金属互连135_odd电连接的第一焊盘和与金属连接线(未示出)电连接的第二焊盘将在下面作为示例描述。

当电信号被提供到第一焊盘和第二焊盘并且电流在第一焊盘和第二焊盘之间流动而不在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为正常。

另一方面，当电信号被提供到第一焊盘和第二焊盘并且电流在第一焊盘和第二焊盘之间流动并也在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为具有短路故障。

此外，当电信号被提供到第一焊盘和第二焊盘并且电流不在第一焊盘和第二焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为具有断路的故障。

将省略与用于半导体器件的测试方法有关的重复的描述。

图14是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图。

参照图12和图14示出通过包括图12的测试图案的掩模来处理的半导体器件沿线B-B'截取的截面图，该截面图以半导体器件的对应于图12的区域BB的部分作为其中心。

使用图12的测试图案制造半导体器件的方法如下。制备包括器件区域和测试区域的基板110。器件区域可以不沿基板110的切割方向示出。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第一水平处的第一线图案X_odd和第一线图案X_even形成多个第一金属互连(未示出)和多个第一金属互连135_even。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第二水平的第二线图案Y_odd和Y_even以及连接线图案L1和L2形成金属连接线(未示出)以及多个第二金属互连155_odd和155_even。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

将省略与半导体器件的区域和材料有关的重复的描述。

在图12的区域BB中，通路图案V被示出为彼此远离地独立地形成。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，独立的通路图案可能由于工艺上的限制等而引起断路故障。当设计的通路图案V被没有故障地实现为半导体器件中的通路结构145时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘和第二焊盘，该第一焊盘与第一金属互连135_even电连接并且每个对应于与测试图案的第一线图案X4相连的第一测试焊盘XP4，该第二焊盘与金属连接线(未示出)电连接并对应于与测试图案的第二连接线图案L2相连的第二测试焊盘LP2；提供电信号到第一焊盘之一和第二焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。第一焊盘和第二焊盘可以存在于相同的水平。

将省略与用于半导体器件的测试方法有关的重复的描述。

图15是根据本公开的实施方式的用于半导体器件的测试方法中的半导体器件的截面图。

参照图12和图15示出通过包括图12的测试图案的掩模来处理的半导体器件沿线C-C'截取的截面图，该截面图以半导体器件的对应于图12的区域CC的部分作为其中心。

使用图12的测试图案制造半导体器件的方法如下。制备包括器件区域和测试区域的基板110。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第一水平处的第一线图案X_odd和X_even形成多个第一金属互连(未示出)。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图12的测试图案的掩模对应于测试图案的第二水平的第二线图案Y_odd和Y_even以及连接线图案L1和L2形成金属连接线(未示出)、多个第二金属互连155_odd和155_even。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

将省略与半导体器件的区域和材料有关的重复的描述。

在图12的区域CC中，通路图案V在第二线图案Y7和Y8中最大限度地彼此相邻地形成。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，相邻的通路图案可能由于工艺上的限制等而引起断路或短路故障。当设计的通路图案V被没有故障地实现为半导体器件中的通路结构145时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘和第二焊盘，第一焊盘与第一金属互连(未示出)电连接并对应于与测试图案的第一线图案X2和X3相连的第一测试焊盘XP2和XP3，第二焊盘与金属连接线(未示出)电连接并对应于与测试图案的第一连接线图案L1相连的第二测试焊盘LP1和与测试图案的第二连接线图案L2相连的第二测试焊盘LP2；提供电信号到第一焊盘之一和第二焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。第一焊盘和第二焊盘可以存在于相同的水平。

将省略与用于半导体器件的测试方法有关的重复的描述。

图16是示出根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的测试区域的主要部分的透视图。

参照图16示出透视图，该透视图示出第一组的第一金属互连135_odd、形成在第一组的第一金属互连135_odd上的第一通路结构145、第二组的第一金属互连135_even和形成在第一通路结构145上的奇数编号的第二金属互连155_odd、形成在第二组的第一金属互连135_even上的第一通路结构145以及形成在第一通路结构145上的偶数编号的第二金属互连155_even。

理想地，金属互连135_odd、135_even、155_odd和155_even以及通路结构145应当如附图所示地形成。然而，由于在实际的半导体器件制造工艺中的若干设计变量和工艺变量，实际上很难形成这样的理想结构。具体地，在形成通路结构145的工艺中，目前的趋势是减小设计规则，导致通路结构145的直径的减小和其高度的增大。为此，需要相当的加工技术。

因此，本公开提供用于半导体器件的测试方法，通过利用由用于可变地(例如任意地、准随机地)定位多个线图案中的通路图案的算法而设计的测试图案，其可以容易地检测可能发生在实际的半导体器件制造工艺中的工艺故障诸如通路结构145的断路或短路。该算法可以存储在存储器中并使用例如计算机的实体的处理器来执行。

图17是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图。

参照图17示出形成在第一水平、在第一方向上延伸、具有通过第一间隔S1间隔开的不连续的区域并具有第一宽度W1的多个第一线图案X。

第一线图案X可以形成在第一水平并为第一颜色。不同的第一线图案X可以具有不同的第一宽度W1。另外，不同的相邻的第一线图案X可以分隔不同的第一分隔距离D1。第一节距F1(其是第一宽度W1和第一分隔距离D1之和)可以对不同的第一线图案X是相同的，使得即使当第一宽度W1和第一分隔距离D1对于两个第一线图案X不是相同的时，作为总和的第一节距F1对不同的第一线图案X是相同的。第一宽度W1表示在垂直于第一方向的第二方向上的长度。

第一线图案X的不连续的区域可以在第二方向上以相同的第一间隔S1或者以不同的第一间隔S1可变地形成在相同的位置或者在不同的位置。此外，一些第一线图案X可以不包括任何不连续的区域或者可以包括两个或更多不连续的区域。图17示出四个第一线图案X，即X1、X2、X3和X4。然而，本公开的实施方式不限于此。

图18是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图。

参照图18示出多个第二线图案Y，该多个第二线图案Y形成在第二水平、在第一方向上延伸、具有大于第一间隔S1的长度的第一长度S2以便包括第一线图案X(见图17)的不连续的区域，并具有第二宽度W2。

第二线图案Y可以具有对应于第一线图案X(见图17)的位置和长度。也就是，第一线图案X(见图17)可以具有不同的不连续的区域，并且第二线图案Y可以具有第一长度S2，其可以包括所有的不连续的区域。每个第二线图案Y的第二宽度W2可以形成为与每个第一线图案X(见图17)的第一宽度W1相同，但是不限于此。第二宽度W2表示在垂直于第一方向的第二方向上的长度。

第二线图案Y可以延伸为在第一方向上具有不同的第一长度S2。图18示出四个第二线图案Y，即Y1、Y2、Y3和Y4，但是实施方式不限于此。

图19是示出根据本公开的实施方式的形成在第一水平的测试图案的平面图。

参照图19示出具有不同的第一宽度W1和不同的第一分隔距离D1的多个第一线图案XA。

不同的第一线图案XA可以具有不同的第一宽度W1。另外，不同的相邻的第一线图案XA可以分隔开不同的第一分隔距离D1。第一节距F1，其是第一宽度W1和第一分隔距离D1之和，可以对不同的第一线图案XA是相同的，使得即使当第一宽度W1和第一分隔距离D1对于两个第一线图案XA不是相同的时，作为总和的第一节距F1对于不同的第一线图案XA是相同的。也就是说，第一线图案XA可以具有相同的第一节距F1，但是不限于此。第一宽度W1表示在垂直于第一方向的第二方向上的长度。

图20是示出根据本公开的实施方式的形成在第二水平的测试图案的平面图。

参照图20示出多个第二线图案YA，该多个第二线图案YA形成在第二水平、在第一方向上延伸、具有大于第一间隔S1的长度的第一长度S2以便包括第一线图案XA(见图19)的不连续的区域，并具有不同的第一宽度W1。

第二线图案YA可以具有对应于第一线图案XA(见图19)的位置和长度。也就是说，第一线图案XA(见图19)可以具有不同的不连续的区域，并且第二线图案YA可以具有第一长度S2，其可以包括所有的不连续的区域。每个第二线图案YA的第一宽度W1可以形成为与每个第一线图案XA(见图19)的第一宽度W1相同，但是不限于此。第二宽度W2表示在垂直于第一方向的第二方向上的长度。

图21是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图。

参照图21示出形成在第一水平的第一线图案X和形成在第二水平的第二线图案Y之间的交叠区域OL。

通过执行以上描述的设计任务，形成在第一水平的第一线图案X和形成在第二水平的第二线图案Y可以形成为彼此交叠。根据本公开的实施方式，可以形成第一交叠区域OL_1和第二交叠区域OL_2，第一交叠区域OL_1是其中第一线图案X和第二线图案Y在一端交叠的区域，第二交叠区域OL_2是其中第一线图案X和第二线图案Y在另一端交叠的区域。第一线图案X可以与第二线图案Y具有至少两个交叠区域OL。

图21示出图17和18所示的形成在第一水平的第一线图案X和形成在第二水平的第二线图案Y彼此交叉。然而，代替图17所示的第一线图案X，可以使用图19所示的第一线图案XA，并且代替图18所示的第二线图案Y，可以使用图20所示的第二线图案YA。这里，交叠区域OL可以具有矩形的形状而不是如附图所示的正方形的形状。也就是，交叠区域OL可以具有各种形状。

当从顶部观看时，第一线图案X以几条线的形式交叠第二线图案Y。也就是说，第一线图案X可以示出为以没有不连续的区域的连接线图案的形式交叠第二线图案Y。

图22是示出根据本公开的实施方式的形成在第一水平和第二水平的测试图案的平面图。

参照图22示出形成在交叠区域OL(见图21)中的多个通路图案V。

交叠区域OL(见图21)的中心和通路图案V的中心可以垂直地匹配到彼此或彼此水平地分隔开可变的距离使得通路图案V至少部分地交叠交叠区域OL(见图21)。

通路图案V可以具有第三宽度W3，并可以可变地形成，只要通路图案V不在交叠或接触形成在另一些线图案中的其它通路图案V的范围内。

也就是，通路图案V可以在位置、尺寸或交叠面积方面可变地(例如任意地、准随机地)定位在第一线图案X和第二线图案Y之间的交叠区域OL(见图21)中，只要满足设计规则。通路图案V可以形成在第三水平而不是在第一水平和第二水平，并为第三颜色。

图23是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图。

参照图22和图23示出通过包括图22的测试图案的掩模来处理的半导体器件沿线A-A'截取的截面图，该截面图以半导体器件的对应于图22的区域AA的部分作为其中心。

使用图22的测试图案制造半导体器件的方法如下。制备包括器件区域和测试区域的基板110。器件区域可以不沿基板110的切割方向示出。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第一水平的第一线图案X形成多个第一金属互连135。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第二水平的第二线图案Y形成多个第二金属互连155。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

将省略与半导体器件的区域和材料有关的重复的描述。

在图22的区域AA中，通路图案V被示出为彼此远离地独立地形成。此外，通路图案V与交叠区域OL共用中心。这示出将在下面描述的与区域CC的通路图案V的差异。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，独立的通路图案可能由于工艺上的限制等而引起断路故障。当设计的通路图案V被没有故障地实现为半导体器件中的通路结构145时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘，该第一焊盘与第一金属互连135电连接并且每个对应于与测试图案的第一线图案X相连的第一测试焊盘XP；提供电信号到第一焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。

根据按照本公开的半导体器件的测试方法，故障能够在短时间内被准确地检测。也就是，当电信号被提供到第一焊盘并且电流在第一焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为正常。

另一方面，当电信号被提供到第一焊盘并且电流不在第一焊盘之间流动时，根据本公开的实施方式的第一金属互连135、第二金属互连155和通路结构145可以确定为具有断路的故障。

将省略与用于半导体器件的测试方法有关的重复的描述。

图24是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图。

参照图22和图24示出通过包括图22的测试图案的掩模来处理的半导体器件沿线B-B'截取的截面图，该截面图以半导体器件的对应于图22的区域BB的部分作为其中心。

使用图22的测试图案制造半导体器件的方法如下。制备包括器件区域和测试区域的基板110。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第一水平的第一线图案X形成多个第一金属互连135。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第二水平的第二线图案Y形成多个第二金属互连155。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

将省略与半导体器件的区域和材料有关的重复的描述。

在图22的区域BB中，通路图案V被示出为彼此相邻地形成。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，相邻的通路图案V可能由于工艺上的限制等而引起断路或短路故障。当设计的通路图案V被没有故障地设置为半导体器件中时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘，该第一焊盘与第一金属互连135电连接并且每个对应于与测试图案的第一线图案X相连的第一测试焊盘XP；提供电信号到第一焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。

将省略与用于半导体器件的测试方法有关的重复的描述。

图25是根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的截面图。

参照图22和图25示出通过包括图22的测试图案的掩模来处理的半导体器件沿线C-C'截取的截面图，该截面图以半导体器件的对应于图22的区域CC的部分作为其中心。

使用图22的测试图案制造半导体器件的方法如下。制备包括器件区域和测试区域的基板110。层间绝缘膜120形成在基板110的测试区域上。对设置在层间绝缘膜120上的第一互连层130进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第一水平的第一线图案X形成多个第一金属互连135。对测试区域的第一通路层140进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第三水平的通路图案V形成多个通路结构145。对测试区域的第二互连层150进行光刻工艺和蚀刻工艺以便使用包括图22的测试图案的掩模对应于在测试图案的第二水平的第二线图案Y形成多个第二金属互连155。第一互连层130、第二互连层150和第一通路层140可以每个包括绝缘膜。

将省略与半导体器件的区域和材料有关的重复的描述。

在图22的区域CC中，通路图案V被示出为彼此远离地独立地形成。此外，通路图案V形成为部分地交叠第一线图案X1和第二线图案Y2。这示出与以上描述的区域AA的通路图案V的差异。测试图案形成为满足设计规则。然而，当测试图案实际上实现在半导体器件中时，相邻的通路图案V可能由于工艺上的限制等而引起断路或短路故障。当设计的通路图案V被没有故障地设置为半导体器件中时，通路图案V的设计间隔可以实际上实现在半导体器件中。

用于半导体器件的测试方法可以包括：形成第一焊盘，该第一焊盘与第一金属互连135电连接并且每个对应于与测试图案的第一线图案X相连的第一测试焊盘XP；提供电信号到第一焊盘；以及使用电信号检查第一金属互连135、第二金属互连155和通路结构145的故障。

将省略与用于半导体器件的测试方法有关的重复的描述。

图26是示出根据本公开的实施方式的在半导体器件的测试方法中使用的半导体器件的测试区域的主要部分的透视图。

参照图26示出透视图，该透视图示出第一金属互连135、形成在第一金属互连135上的通路结构145以及形成在通路结构145上的第二金属互连155。

理想地，金属互连135和155以及通路结构145应当如图26所示地形成。然而，由于在实际的半导体器件制造工艺中的若干设计变量和工艺变量，实际上很难形成这样的理想结构。具体地，在形成通路结构145的工艺中，目前的趋势是减小设计规则，导致通路结构145的直径的减小和其高度的增大。为此，需要相当的加工技术。

因此，本公开提供用于半导体器件的测试方法，通过利用由用于可变地(例如任意地、准随机地)定位多个线图案中的通路图案的算法而设计的测试图案，其可以容易地检测可能发生在实际的半导体器件制造工艺中的工艺故障诸如通路结构145的断路或短路。该算法可以存储在存储器中并使用例如计算机的实体的处理器来执行。

图27是示出根据本公开的实施方式的用于设计集成电路布图的计算机实现方法的流程图。

参照图27，用于设计集成电路的计算机实现方法包括：产生包括多个图案的第一布图数据(S110)；从根据第一布图数据制造的半导体器件产生包括对应于该图案的元件的故障信息的反馈数据(S120)；以及根据该反馈数据将第一布图数据改变为第二布图数据(S130)。

同时参照图12和图27，根据本公开的实施方式的图案包括上面已经描述的第一线图案、连接线图案、第二线图案和通路图案。

半导体器件包括对应于第一线图案的第一金属互连、对应于连接线图案的金属连接线、对应于第二线图案的第二金属互连、对应于通路图案的通路结构、以及与第一金属互连电连接的第一焊盘和与金属连接线电连接的第二焊盘。

产生反馈数据(S120)包括：提供电信号到要被测量的第一焊盘和第二焊盘；当电流在第一焊盘和第二焊盘之间流动而不在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时产生反馈数据作为正常数据；当电流在第一焊盘和第二焊盘之间流动并且也在没有提供电信号的另一个第一焊盘和第二焊盘之间流动时产生反馈数据作为短路故障数据；以及当电流不在第一焊盘和第二焊盘之间流动时产生反馈数据作为断路故障数据。

将第一布图数据改变为第二布图数据(S130)包括：将对应于短路故障数据和断路故障数据的图案改变为对应于正常数据的图案。

同时参照图22和图27，根据本公开的实施方式的图案包括上面已经描述的第一线图案、第二线图案和通路图案。

半导体器件包括对应于第一线图案的第一金属互连、对应于第二线图案的第二金属互连、对应于通路图案的通路结构以及在两端与第一金属互连电连接的第一焊盘。

产生反馈数据包括：提供电信号到要被测量的第一焊盘；当电流在第一焊盘之间流动时产生反馈数据作为正常数据；以及当电流不在第一焊盘之间流动时产生反馈数据作为断路故障数据。

将第一布图数据改变为第二布图数据(S130)包括：将对应于断路故障数据的图案改变为对应于正常数据的图案。

本公开的以上描述的主题将被认为是说明性的而不是限制性的，应当理解，许多的其它的修改和实施方式能够被本领域技术人员设计，其将落在本公开的原理的精神和范围内。

因此，本公开的实施方式将被认为是描述的而不是对本公开的限制，不限制本公开的范围。本公开的范围应该由以下的权利要求及其适当的法律等同物来确定。

本申请要求于2015年12月9日在韩国知识产权局提交的韩国专利申请第10-2015-0175353的优先权的权益，其公开内容通过引用整体结合于此。

Claims (25)

1.一种测试图案，用于检测半导体器件制造工艺中的工艺故障，所述工艺故障包括金属互连和通路的断路和短路，该测试图案包括：

多个第一线图案，设置在第一水平，每个所述第一线图案具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并仅在第一方向上延伸；

连接线图案，设置在第二水平并在所述第一方向上延伸；

多个第二线图案，设置在所述第二水平，从所述连接线图案的同一侧在不同的位置分支，每个所述第二线图案具有第二宽度，并在垂直于所述第一方向的第二方向上延伸；

多个通路图案，设置在第三水平，具有第三宽度，并形成为至少部分地交叠所述第一线图案和所述第二线图案的交叉区域，所述交叉区域具有所述第一线图案的第一宽度和所述第二线图案的第二宽度；

多个第一焊盘，分别与所述多个第一线图案相连；以及

第二焊盘，与所述连接线图案相连。

2.如权利要求1所述的测试图案，其中所述多个第一线图案的所述不连续的区域在所述第二方向上以相同的第一间隔或以不同的第一间隔形成在相同的位置或者在不同的位置。

3.如权利要求1所述的测试图案，其中所述多个第二线图案在所述第二方向上可变地延伸至相同的长度或者不同的长度。

4.如权利要求1所述的测试图案，其中所述多个第一线图案的每个具有与从所述多个第二线图案当中选择的至少一个第二线图案的交叉区域。

5.如权利要求4所述的测试图案，其中所述交叉区域包括：

第一交叉区域，具有所述第一线图案的所述第一宽度的一部分和所述第二线图案的所述第二宽度的一部分；和

第二交叉区域，具有所述第一线图案的所述第一宽度的全部和所述第二线图案的所述第二宽度的全部。

6.如权利要求1所述的测试图案，其中所述连接线图案包括彼此面对的第一连接线图案和第二连接线图案，并使所述多个第一线图案插设在两者之间。

7.如权利要求6所述的测试图案，其中，

所述多个第一线图案当中的奇数编号的图案形成第一组，

所述多个第一线图案当中的偶数编号的图案形成第二组，

所述多个第二线图案当中的奇数编号的图案从所述第一连接线图案分支，并且

所述多个第二线图案当中的偶数编号的图案从所述第二连接线图案分支。

8.如权利要求7所述的测试图案，其中所述多个通路图案形成为至少部分地交叠第一交叉区域和第二交叉区域，所述第一交叉区域具有所述第一组的所述第一线图案的所述第一宽度和从所述第一连接线图案分支的所述第二线图案的所述第二宽度，所述第二交叉区域具有所述第二组的所述第一线图案的所述第一宽度和从所述第二连接线图案分支的所述第二线图案的所述第二宽度。

9.如权利要求8所述的测试图案，其中所述多个通路图案的每个具有垂直地匹配到所述第一交叉区域的中心或所述第二交叉区域的中心或者与所述第一交叉区域的中心或所述第二交叉区域的中心水平地分离可变的距离的中心，以便至少部分地交叠所述第一交叉区域或所述第二交叉区域。

10.如权利要求1所述的测试图案，其中所述第一宽度、所述第二宽度和所述第三宽度具有可变的值。

11.一种测试图案，用于检测半导体器件制造工艺中的工艺故障，所述工艺故障包括金属互连和通路的断路和短路，该测试图案包括：

多个第一线图案，设置在第一水平，每个所述第一线图案具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸，所述多个第一线图案在垂直于所述第一方向的第二方向上彼此相邻地排列；

多个第二线图案，设置在第二水平，每个所述第二线图案具有比所述第一间隔的长度大的长度以包括对应的所述不连续的区域，具有第二宽度，并在所述第一方向上延伸，所述多个第二线图案在所述第二方向上彼此相邻地排列；

多个通路图案，形成在第三水平，具有第三宽度，并形成为至少部分地交叠所述第一线图案和所述第二线图案之间的交叠区域；以及

多个第一焊盘，分别与所述多个第一线图案相连。

12.如权利要求11所述的测试图案，其中所述多个第一线图案的所述不连续的区域在所述第二方向上以相同的第一间隔或以不同的第一间隔形成在相同的位置或在不同的位置。

13.如权利要求11所述的测试图案，还包括：

第一区域，其中所述第一线图案和所述第二线图案在一端交叠；和

第二区域，其中所述第一线图案和所述第二线图案在另一端交叠。

14.如权利要求13所述的测试图案，其中所述多个通路图案的每个具有垂直地匹配到所述第一区域的中心或所述第二区域的中心或者与所述第一区域的中心或所述第二区域的中心水平地分离可变的距离的中心，以便至少部分地交叠所述第一区域或所述第二区域。

15.如权利要求11所述的测试图案，其中所述第一宽度、所述第二宽度和所述第三宽度具有可变的值。

16.一种用于设计包括多个图案的集成电路布图的计算机实现方法，包括：

产生包括所述多个图案的第一布图数据；

从根据所述第一布图数据制造的半导体器件产生包括对应于所述多个图案的元件的故障信息的反馈数据，其中所述故障信息包括半导体器件制造工艺中金属互连和通路的断路和短路；以及

根据所述反馈数据将所述第一布图数据改变为第二布图数据，

其中所述多个图案包括：

多个第一线图案，设置在第一水平，每个所述第一线图案具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并仅在第一方向上延伸；

连接线图案，设置在第二水平并在所述第一方向上延伸；

多个第二线图案，设置在所述第二水平，从所述连接线图案的同一侧在不同的位置分支，每个所述第二线图案具有第二宽度，并在垂直于所述第一方向的第二方向上延伸；以及

多个通路图案，设置在第三水平，具有第三宽度，并形成为至少部分地交叠所述第一线图案和所述第二线图案的交叉区域，所述交叉区域具有所述第一线图案的所述第一宽度和所述第二线图案的所述第二宽度。

17.如权利要求16所述的计算机实现方法，其中所述半导体器件包括：

基板，包括器件区域和测试区域；

多个第一金属互连，在所述测试区域的第一互连层中对应于所述多个第一线图案；

金属连接线，在所述测试区域的第二互连层中对应于所述连接线图案；

多个第二金属互连，在所述测试区域的所述第二互连层中对应于所述多个第二线图案；

多个通路结构，在所述测试区域的第一通路层中对应于所述多个通路图案；以及

分别与所述多个第一金属互连电连接的多个第一焊盘和与所述金属连接线电连接的第二焊盘。

18.如权利要求17所述的计算机实现方法，其中产生所述反馈数据包括：

提供电信号到要被测量的第一焊盘和第二焊盘；

当电流在所述第一焊盘和所述第二焊盘之间流动而不在没有提供电信号的另一个第一焊盘和所述第二焊盘之间流动时产生反馈数据作为正常数据；

当电流在所述第一焊盘和所述第二焊盘之间流动并也在没有提供电信号的另一个第一焊盘和所述第二焊盘之间流动时产生所述反馈数据作为短路故障数据；以及

当电流不在所述第一焊盘和所述第二焊盘之间流动时产生所述反馈数据作为断路故障数据。

19.如权利要求18所述的计算机实现方法，其中将所述第一布图数据改变为所述第二布图数据包括：将对应于所述短路故障数据和所述断路故障数据的所述多个图案改变为对应于所述正常数据的所述多个图案。

20.如权利要求16所述的计算机实现方法，其中所述第一宽度、所述第二宽度和所述第三宽度具有可变的值。

21.一种计算机实现方法，该计算机实现方法用于设计包括多个图案的集成电路布图，该计算机实现方法包括：

产生包括所述多个图案的第一布图数据；

从根据所述第一布图数据制造的半导体器件产生包括对应于所述多个图案的元件的故障信息的反馈数据，其中所述故障信息包括半导体器件制造工艺中金属互连和通路的断路和短路；以及

根据所述反馈数据将所述第一布图数据改变为第二布图数据，

其中所述多个图案包括：

多个第一线图案，设置在第一水平，每个所述第一线图案具有通过第一间隔而间隔开的不连续的区域，具有第一宽度，并在第一方向上延伸，所述多个第一线图案在垂直于所述第一方向的第二方向上彼此相邻地排列；

多个第二线图案，设置在第二水平，每个所述第二线图案具有比所述第一间隔的长度大的长度以包括对应的所述不连续的区域，具有第二宽度，并在所述第一方向上延伸，所述多个第二线图案在所述第二方向上彼此相邻地排列；以及

多个通路图案，设置在第三水平，具有第三宽度，并形成为至少部分地交叠所述多个第一线图案和所述多个第二线图案之间的交叠区域。

22.如权利要求21所述的计算机实现方法，其中所述半导体器件包括：

基板，包括器件区域和测试区域；

多个第一金属互连，在所述测试区域的第一互连层中对应于所述多个第一线图案；

多个第二金属互连，在所述测试区域的第二互连层中对应于所述多个第二线图案；

多个通路结构，在所述测试区域的第一通路层中对应于所述多个通路图案；以及

多个第一焊盘，在两端分别与所述多个第一金属互连电连接。

23.如权利要求22所述的计算机实现方法，其中产生所述反馈数据包括：

提供电信号到要被测量的第一焊盘；

当电流在所述第一焊盘之间流动时产生所述反馈数据作为正常数据；以及

当电流不在所述第一焊盘之间流动时产生所述反馈数据作为断路故障数据。

24.如权利要求23所述的计算机实现方法，其中将所述第一布图数据改变为所述第二布图数据包括：将对应于所述断路故障数据的所述多个图案改变为对应于所述正常数据的所述多个图案。

25.如权利要求21所述的计算机实现方法，其中所述第一宽度、所述第二宽度和所述第三宽度具有可变的值。

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