JP2007012820A

JP2007012820A - 半導体装置

Info

Publication number: JP2007012820A
Application number: JP2005190692A
Authority: JP
Inventors: Katsumi Kawahara; 勝美川原; Shigeru Nakajima; 中島　　茂
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2007-01-18

Abstract

【課題】配線ショートがある場合にも、テスト時に不具合のある回路ノードを容易に特定することができる半導体装置を実現する。
【解決手段】本発明の半導体装置は、一連のテスト入力パターンを用いてロジック検証が行われるブロック１〜３と、ロジック検証時にブロック１〜３で使用される信号を伝達するための信号配線パターンと、信号配線パターンを取り囲むように形成され、Ｖｓｓに電気的に接続された固定電位配線パターン１１ａ〜１１ｄを有する。
【選択図】図１

Description

本発明は、テスト時に独立したロジック検証が行われる複数の機能モジュールを有する半導体装置に関する。

複数のモジュール回路、例えばＩＰ（Intellectual Property）を搭載した半導体装置のテスト手法の１つとして、一連のテスト入力パターンに対する回路の応答をあらかじめシミュレーションにより求め、これを実際の測定値と比較して不具合の可能性がある回路ノードを抽出する方法（例えば、「特許文献１」および「特許文献２」を参照。）がある。

一方、近年、半導体製造プロセスの微細化に伴って、ＩＰはより複雑で大規模になってきており、システム全体を１チップに集積したＳＯＣ（System On Chip）の開発も行われている。しかし、ＳＯＣで上述のテスト手法を有効に実行するためには、膨大なテスト入力パターンとそれに対するシミュレーションが必要であり、計算機リソースの問題を別にしても、測定値との比較で不具合のある回路ノードを特定するためには、膨大な人手と解析時間を必要としていた。このため、従来は、複数のＩＰからなるテストブロックごとに独立してロジック検証を実行する方法がとられていた。

しかしながら、従来の半導体装置では、テストブロック間の信号配線がレイアウト上必ずしも分離されていないため、配線ショートなどの信号間干渉が発生した場合、シミュレーション結果と測定値との比較だけでは、不具合のある回路ノードの特定が困難であるという問題があった。特に、多数のＩＰを搭載したＳＯＣなどでは、テストブロックの規模を小さくしてシミュレーション時間および解析時間をある程度抑制しようとすると、テストブロックの数が多くなり、信号間干渉の確率が増加し、不具合ノードの特定ができなくなる可能性が増大するという問題があった。

このテスト時のロジック検証およびその不具合ノードの特定が難しくなるという問題は、ＳＯＣの大規模化に伴って、今後、ますます深刻になっていくものと推察される。
特開２００２−１９６０４５号公報特開２０００−１５５１５６号公報

本発明は、配線ショートがある場合に、テスト時に不具合のある回路ノードを容易に特定することができる半導体装置を提供する。

本発明の一態様によれば、一連のテスト入力パターンを用いてロジック検証が行われるブロックと、前記ロジック検証時に前記ブロックで使用される信号を伝達するための信号配線パターンと、前記信号配線パターンを取り囲むように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置が提供される。

本発明の別の一態様によれば、一連のテスト入力パターンを用いてロジック検証が行われる第１および第２のブロックと、前記ロジック検証時に前記第１のブロックで使用される信号を伝達するための第１の信号配線パターンと、前記ロジック検証時に前記第２のブロックで使用される信号を伝達するための第２の信号配線パターンと、前記第１の信号配線パターンが配置されている第１の信号配線領域と、前記第２の信号配線パターンが配置されている第２の信号配線領域と、前記第１の信号配線領域と前記第２の信号配線領域との間を分離するように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置が提供される。

本発明によれば、信号配線間が固定電位配線によって分離されているので、配線ショートがある場合にも、テスト時に不具合のある回路ノードを容易に特定することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例１に係わる半導体装置の信号配線を示すレイアウト図である。ここでは、一例として、３つのテストブロック（以下、「ブロック１〜ブロック３」という。）用の信号配線が配置された配線層のレイアウトを示した。

本発明の実施例１に係わる半導体装置の信号配線レイアウトは、ブロック１〜ブロック３用の信号配線パターン（図１では、ハッチングを施して示している。）、グランド電位（以下、「Ｖｓｓ」という。）に電気的に接続された固定電位配線パターン１１ａ〜１１ｄ、および信号配線パターンを他の配線層へ接続するためのコンタクト（図１では、“×”印で示している。）を備えている。

ブロック１〜ブロック３は、テスト時に、それぞれ独立してロジック検証が行われる。すなわち、ブロック１に対しては、ブロック１用のテスト入力パターンでシミュレーションおよび測定が行われ、それらの結果を比較することでロジック検証が行われる。ブロック２およびブロック３に対しても同様である。

信号配線パターンは、図１に示したように、同一配線層に形成された固定電位配線パターン１１ａ〜１１ｄで取り囲まれており、製造工程上でのトラブルによりこの配線層において配線ショートが発生した場合には、固定電位配線パターン１１ａ〜１１ｄにより、その信号レベルがＶｓｓに固定されるようになっている。

これにより、テスト時のロジック検証で、配線ショートが発生している不具合ノードを容易に特定することができる。

上記実施例１によれば、信号配線間が固定電位配線パターン１１ａ〜１１ｄによって分離されており、配線ショートが発生した場合には、その信号の信号レベルがＶｓｓに固定されるので、不具合のある回路ノードを容易に特定することができる。

上述の実施例１では、説明を容易にするため、配線層を１層としたが、本発明はこれに限られるものではなく、多層配線を使用する半導体装置に対しても原理的には適用可能である。その場合は、例えば、各配線層ごとに、図１に示したように、適用しても良いし、デザインルール上配線ショートが発生しやすいと推測される配線層に限って適用しても良い。

また、上述の実施例１では、固定電位配線パターン１１ａ〜１１ｄはＶｓｓに電気的に接続されるとしたが、本発明はこれに限られるものではなく、例えば、固定電位配線パターン１１ａ〜１１ｄを電源電位（Ｖｄｄ）に電気的に接続しても良い。

図２は、本発明の実施例２に係わる半導体装置の信号配線を示すレイアウト図である。ここでは、一例として、３つのテストブロック（以下、「ブロック１〜ブロック３」という。）用の信号配線が配置された配線層のレイアウトを示した。

本発明の実施例２に係わる半導体装置の信号配線レイアウトは、ブロック１〜ブロック３用の信号配線パターン（図２では、ハッチングを施して示している。）、グランド電位（以下、「Ｖｓｓ」という。）に電気的に接続された固定電位配線パターン２１ａ〜２１ｄ、および信号配線パターンを他の配線層へ接続するためのコンタクト（図２では、“×”印で示している。）を備えている。

ブロック１〜ブロック３は、実施例１と同様に、テスト時に、それぞれ独立してロジック検証が行われる。

信号配線パターンは、図２に示したように、ブロック１〜ブロック３用の配線領域（以下、「テストブロック領域」という。）ごとに、同一配線層に形成された固定電位配線パターン２１ａ〜２１ｄで取り囲まれており、製造工程上でのトラブルによりこの配線層において配線ショートが発生した場合でも、少なくともテストブロック領域間では信号間干渉が起こらないようになっている。

なお、テストブロック領域内では、ロジック検証において、テスト入力パターンを適切に選択し、シミュレーション結果と測定結果とを比較することで、配線ショートを起こした不具合ノードを特定することは可能である。

ここで、重要なことは、実施例１に比べ実施例２では、隣接する信号配線パターン間の配線ショートを検出するためにテスト時のロジック検証に、より多くのテスト入力パターンを必要とするが、信号間干渉を分離するための固定電位配線パターン２１ａ〜２１ｄのレイアウト面積は大幅に少なくてすむことである。

上記実施例２によれば、テストブロック領域間が固定電位配線パターン２１ａ〜２１ｄによって分離されており、配線ショートが発生した場合でも、少なくともテストフロック領域間での信号間干渉は起こらないので、不具合のある回路ノードを容易に特定することができる。

上述の実施例２では、説明を容易にするため、配線層を１層としたが、本発明はこれに限られるものではなく、多層配線を使用する半導体装置に対しても原理的には適用可能である。その場合は、例えば、各配線層ごとに、図２に示したように、適用しても良いし、デザインルール上配線ショートが発生しやすいと推測される配線層に限って適用しても良い。

また、上述の実施例２では、固定電位配線パターン２１ａ〜２１ｄはＶｓｓに電気的に接続されるとしたが、本発明はこれに限られるものではなく、例えば、固定電位配線パターン２１ａ〜２１ｄを電源電位（Ｖｄｄ）に電気的に接続しても良い。

さらに、上述の実施例１および実施例２では、説明を容易にするため、信号配線パターン間の分離とテストブロック領域間の分離とをそれぞれ独立に記載したが、本発明はこれに限られるものではなく、例えば、配線層ごとに適宜それらを混用することもできる。

本発明の実施例１に係わる半導体装置の信号配線を示すレイアウト図。本発明の実施例２に係わる半導体装置の信号配線を示すレイアウト図。

符号の説明

１１ａ〜１１ｄ、２１ａ〜２１ｄ固定電位配線パターン

Claims

一連のテスト入力パターンを用いてロジック検証が行われるブロックと、
前記ロジック検証時に前記ブロックで使用される信号を伝達するための信号配線パターンと、
前記信号配線パターンを取り囲むように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置。
前記固定電位配線パターンは、複数の前記信号配線パターンのそれぞれを取り囲むように形成されていることを特徴とする請求項１に記載の半導体装置。
前記信号配線パターンは複数の配線層に形成され、
前記固定電位配線パターンは、前記配線層ごとに前記信号配線パターンを取り囲むように形成されていることを特徴とする請求項１に記載の半導体装置。
一連のテスト入力パターンを用いてロジック検証が行われる第１および第２のブロックと、
前記ロジック検証時に前記第１のブロックで使用される信号を伝達するための第１の信号配線パターンと、
前記ロジック検証時に前記第２のブロックで使用される信号を伝達するための第２の信号配線パターンと、
前記第１の信号配線パターンが配置されている第１の信号配線領域と、
前記第２の信号配線パターンが配置されている第２の信号配線領域と、
前記第１の信号配線領域と前記第２の信号配線領域との間を分離するように形成され、固定電位に電気的に接続された固定電位配線パターンを有することを特徴とする半導体装置。
前記第１および前記第２の信号配線パターンは複数の配線層に形成され、
前記固定電位配線パターンは、前記配線層ごとに前記第１の信号配線領域と前記第２の信号配線領域との間を分離するように形成されていることを特徴とする請求項４に記載の半導体装置。