CN102177582B - 用于在测试集成在半导体晶片上的多个电子器件期间并行供应电力的电路 - Google Patents

Abstract

本发明涉及一种用于在多个电子器件（2）的电或电磁测试，诸如在EMWS或EWS或WLBI测试期间并行供应电力的电路架构，所述多个电子器件中的每个电子器件集成在相同半导体晶片（1）上，其中所述电子器件（1）通过集成技术整齐地提供在所述半导体晶片（1）上且具有由分离划片线（7）界定的边缘（5）。有利地，根据本发明，该电路架构包含：至少一个导电栅格（4），互连至少一组所述电子器件（2），且具有位于所述组的器件外部的部分（14）以及位于所述组的器件内部的部分（13）；所述导电栅格（4）的外部部分（14）还沿着所述分离划片线（7）延伸；该内部部分（13）在所述组的器件的至少一部分内延伸；在所述组的器件的至少一部分上提供所述导电栅格（4）的所述外部部分（14）和所述内部部分（13）之间的互连垫（6），所述互连垫（6）与所述内部和外部部分一起形成所述组的不同电子器件（2）公用的电源线。

Description

用于在测试集成在半导体晶片上的多个电子器件期间并行供应电力的电路

技术领域

本发明涉及一种用于解决在半导体晶片上集成且在所述晶片上并行布置的多个电子器件的测试步骤、尤其是电磁（EMWS）测试期间并行供电的问题的电路架构和方法。

本发明还涉及在晶片上的各个器件之间形成连接，用于由于器件本身操作所需的不可忽略的电力，在晶片本身的测试期间随后使用这些连接对它们供电。

本发明尤其且不排他地涉及旨在用于制造集成在半导体晶片上的电子器件中的质量控制的电（EWS）和/或电磁（EMWS）选择和/或晶片级老化（WLBI）工艺的应用。

背景技术

在该特定技术领域，公知为了实施集成在半导体晶片（测试EWS）上的电子器件的电选择，必需电连接测试设备（即，实施测量的测试仪）和晶片，在该晶片上根据已知半导体单片集成工艺实现了组件、器件或电子电路。

为了实现测试设备和晶片之间的这种连接，提供已知为“探针卡”的接口。该接口基本是本质由PCB和电连接测试仪和已知为被测试的集成电子器件的垫的端部的几百个（有时几千个）探针组成的电子板。

已知类型的晶片上电测试是WLBI（晶片级老化）且用于通过使用加速故障机制的特定高激励能量（与特定器件以及用于实现它的技术关联）的测试条件检查器件的可靠性。

WLBI测试的若干已知解决方案之一由Motorala提出且在以下文章中描述：

Electronic Components and Technology Coference 2000 – Sacrificial Metal Wafer Level Burn－In KGD- Wilburn L. Ivy Jr., Prasad Godavarti, Nouri Alizy, Teresa Mckenzie, Doug Mitchell - Motorola Incorparated。

该文章考虑在晶片上形成金属连接，其将集群架构中的电子器件组相互连接。

也可以被认为是栅格的这些金属连接通过在制造步骤结束时在其上交叠牺牲金属条在各个器件外部实现。这些条在WLBI测试操作结束时借助于酸蚀刻被去除和完全消除，以允许在每个单个电子器件上实施电测试。

一些研究当前进展到甚至在制造器件的步骤期间实施电磁类型（且大多数是无线）的测试，从而尽可能地避免（且最好完全避免）使用测试设备的探针。这些研究聚焦于在多个器件或整个晶片上实施并行测试。

实际上，尽管在若干方面具有优点，且基本满足目标，连接测试仪和晶片的探针具有一些缺点：例如，它们可能导致为测试选择的电子器件的垫的损坏。这种损坏可能在测试结束时在已经过质量控制的电子器件的组装中导致问题。

此外，对于并行地实施的所述多个电子器件的电或电磁选择，使用具有极大数量的探针的探针卡。这暗示着接触问题的增加，且因而暗示着探针卡和晶片之间或者更好地探针和电子器件的垫之间的电连续性问题的增加，连同电性能损失的后续问题。

其他问题是，由于具有大量将被接触的垫或者具有减小面积的垫或甚至通常彼此十分靠近的垫的最近一代工艺水平的电子器件的机械限制。

在未来可能从完全的电测试模式转变成电磁（完全或部分）测试模式的情况中，提供在每个器件中的接收和发射电路的引入（即所谓的收发器或转发器）。这将暗示着每个电子器件的面积的增加，即使该需要是不可避免地考虑的。

通过使用电磁测试，将减小或甚至消除当前测试设备的探针的数目。

然而，布置在单个晶片上的多个器件的并行电或电磁测试增加了如何对其供电以使其足够在测试条件下操作的问题。

很明显，当测试并行度增加时，相应地，电磁测试将必须用来同时对各个器件供电的电力将增加。

基本上，对并行测试的各个电子器件供电的问题与这一事实相关：这些器件在测试期间应同时操作。

本发明的技术问题在于提供一种电路架构和相应方法，以并行地对单片集成在单个半导体晶片且旨在并行测试（即在所有器件同时操作且它们需要的电力也可能相当高时）的多个电学器件供电。

发明内容

本发明的解决思想在于，在集成在晶片上的各个电子器件之间实现电连接从而形成公共电源线（以及也有可能的信号线），如果被给予适当的偏置电压，则该公共电源线允许器件同时操作。

解决思想在于在晶片上的各个电子器件之间实现电连接，其可用作公共电源线，但是尽可能避免对电子器件的方案或设计有影响。这些公共电源线可以借助于在晶片的所谓的“划片线”中（即，在使器件彼此分离的分离区域内）实现的一些导电栅格实现。

这些公共电源线（以及可能的信号线）的形成可以相对于电子器件的制造工艺中已经提供的掩膜添加一个或更多扩散掩膜。

为了对公共电源线供电，可以在电源和晶片本身之间采用物理连接。

在相同晶片上实现的所有电子器件可以具有公共连接，或者被以组彼此组装（仅在相同组的管芯处具有公共连接），或者还可以存在混合情况。

基于上述解决思想，技术问题通过一种用于在每一个都集成在相同半导体晶片上的多个电子器件的电或电磁测试期间并行供应电力的电路架构解决，其中所述电子器件通过集成技术整齐地提供在所述半导体晶片上且具有由分离划片线界定的边缘，其特征在于，其包含：

－至少一个导电栅格，互连至少一组所述电子器件，且具有位于所述组的器件外部的部分以及位于所述组的器件内部的部分；

－所述导电栅格的外部部分也沿着所述分离划片线延伸；

－该内部部分在所述组的器件的至少一部分中延伸；

－在所述组的器件的至少一部分上提供的、所述导电栅格的所述外部部分和所述内部部分之间的互连垫，所述互连垫与所述内部和外部部分一起形成所述组的不同电子器件公用的电源线。

有利地，所述至少一个组的每个电子器件因而包含与电子器件的至少一个边缘对应的至少一个附加电源垫（和/或可能的信号垫），用于与所述导电栅格的外部部分的连接。

此外，提供多个附加电源垫（和/或可能的信号垫）的使用，在所述至少一个组的电子器件的每个边缘处有至少一个。

值得注意的事实在于：上述外部部分是相邻电子器件的至少一对垫之间的桥接电连接；而内部部分是相同电子器件的至少两个垫之间的电连接。

具体而言，根据本发明的一个方面，所述至少一个组的每个电子器件至少包含电子器件的边缘处的电源垫，用于与所述导电栅格的外部部分的连接。

根据本发明的另一方面，可以提供多个所述电源垫，所述至少一个组的电子器件的每个边缘处有至少一个。

此外，根据本发明的又一方面，所述外部部分可以是相邻电子器件的至少一对电源垫之间的电子桥接连接。

而且，根据本发明的另一方面，所述内部部分可以是相同电子器件的电源垫和两个互连之间的电连接。

根据本发明的一个方面，所述内部部分可以由交叉技术形成。

此外，根据本发明的一个方面，所述外部部分可以由桥接技术形成。

根据本发明的另一方面，所述外部部分的至少一部分可以在使电子器件彼此分离的划片线区域中实现。

此外，根据本发明的一个方面方法，还包含位于所述划片线之一上的绝缘层的电路架构的特征在于，所述外部部分包含沉积在所述至少一个绝缘层上的至少一个金属层，其在两个相邻电子器件的两个相邻互连垫之间延伸。

根据本发明的另一方面，划片线区域中的所述外部部分的所述部分包含沉积在填充绝缘材料层上的至少一个金属层，其在所述划片线内延伸，至少部分地填充所述划片线。

而且，根据本发明的又一方面，所述互连垫可以包含电源假垫和信号假垫。

根据本发明的另一方面，所述导电栅格的所述外部部分和所述内部部分可以彼此正交。

此外，根据本发明的一个方面，所述导电栅格的所述外部部分和所述内部部分中的至少一个可以通过掩埋在所述半导体晶片或所述电子器件中的至少一个中的导线实现。

根据本发明的另一方面，所述导电栅格的所述外部部分和所述内部部分可以在交叉点彼此绝缘。

具体而言，可以提供至少一个通孔连接以接触所述掩埋导线。

有利地，根据本发明的另一方面，电路架构还包含连接到至少一个导电栅格的至少一个熔丝链接。

而且，电路架构还可以包含被包括在所述至少一个导电栅格中的至少一个熔丝链接。

上述技术问题还可以通过包含以下步骤的方法解决：

在半导体晶片上形成划片线；

形成集成在所述半导体晶片上、通过所述划片线彼此分离的多个电子器件；

分别在每个电子器件上形成相应的多个互连垫；

在所述半导体晶片上形成导电栅格，形成所述导电栅格的所述步骤包括以下步骤：

沿着所述划片线形成所述导电栅格的外部部分；

在所述电子器件内形成所述导电栅格的内部部分；以及

连接每个导电器件的互连垫到相应相邻电子器件的互连垫以及所述导电栅格以形成所述电子器件公用的电源线。

根据本发明的一个方面，形成所述内部部分的所述步骤可以包含电连接相同电子器件的两个互连垫。

此外，根据本发明的另一方面，该方法还包含通过所述导电垫同时向所有所述电子器件提供电压的步骤。

最后，该方法还可以包含同时测试所述电子器件的步骤。

为了在集成在半导体晶片上的多个电子器件的电或电磁测试期间并行地供应电力，其中所述电子器件通过集成技术整齐地提供在晶片上且具有由分离划片线界定的边缘，其特征在于其包括：

－至少一个导电栅格，互连至少一组所述电子器件，且具有位于所述组的器件外部的部分以及位于所述组的器件内部的部分；

－所述导电栅格的外部部分沿着所述分离划片线延伸；

－所述内部部分在每个组的器件的至少一部分中延伸；

－在每个组的器件的至少一部分上提供的、所述导电栅格的所述外部部分和所述内部部分之间的互连垫，以用于与所述内部和外部部分一起形成组的各个电子器件公用的电源线。

参考附图，根据本发明的电路架构和方法的特征和优点从通过指示性且非限制性示例方式给出的下面的其实施例的描述显现。

附图说明

图1示出根据现有技术实现的结合多个电子器件的半导体晶片部分的示意图；

图2示出将标准电子器件与提供有所谓的转发器电路部分的电子器件进行比较的示意图；

图3示出图1的晶片上的一些电子器件的放大规模示意图；

图4示出在半导体晶片上实现且提供有根据本发明的电路架构的一组电子器件的示意图；

图5示出类似于图1的半导体晶片的示意图，图4的一些电子器件在该半导体晶片上实现且经历测试操作。

图6示出提供有根据本发明的电路架构的单个电子器件的示意图；

图7示出根据本发明的图6的器件和其他类似器件之间的连接的更详细的示意图；

图8示出位于图6的电子器件内且属于图7的电路架构的一部分的一些电连接模式的更详细的示意图；

图9示出根据本发明的一个实施例的电路架构的一部分的放大垂直剖面示意图；

图10示出图9的电路架构部分的一个实施例的放大垂直剖面示意图；

图11示出图9的电路架构的一个实施例的放大垂直剖面示意图；

图12示出实现在半导体晶片上且提供有根据本发明的一个实施例的电路架构的一组电子器件的示意图；

图13示出图12的半导体晶片上的电路架构部分的放大垂直剖面示意图；

图14示出实现在半导体晶片上且提供有根据本发明的一个实施例的电路架构的一组电子器件的示意图；

图15和16示出图14的半导体晶片上的电路架构部分的放大垂直剖面示意图；

图17示出实现在半导体晶片上且提供有根据本发明的一个实施例的电路架构的一组电子器件的示意图；

图18示出实现在半导体晶片上且提供有根据本发明的一个实施例的电路架构的一组电子器件的示意图；

图19示出图18的半导体晶片上的电路架构部分的放大垂直剖面示意图；

图20示出实现在半导体晶片上且提供有根据本发明的一个实施例的电路架构的一组电子器件的示意图；

图21示出图9的电路架构的一个实施例的放大垂直剖面示意图。

具体实施方式

参考这些附图，且尤其是图1的示例，全局地且示意性地使用1表示半导体材料的晶片，若干半导体电子器件2根据已知单片集成技术整齐地提供在相同半导体晶片的表面上。

晶片1安放在支撑体12上，该支撑体允许其上实现电子器件2的晶片的下表面或背表面与例如信号地或电源的参考电势电连接。

电子器件2的结构、属性和操作模式超出本发明的内容。唯一值得注意的特别之处在于本发明所意图的电子器件2是图2中示出的那些器件且提供有可用于以直接接触或无直接接触或以所谓的无线模式从和向电子器件2发射电/电磁信号的收发器或转发器类型的电路部分11。

本发明的一个实施例涉及用于在电磁（EMWS）或电（EMS）测试步骤期间并行地向集成在半导体晶片1上且提供有至少一个收发器或转发器11的多个所述电子器件2供应电力的电路架构。

此后，在描述和附图中，如图3所示，电子器件2将使用首字母缩写DUT（待测器件）表示。

根据本发明的一个实施例，为了供应足够的电力供应，从而使得多个器件2在EMWS测试步骤期间操作，首先提供在晶片1上形成一些导电栅格4。导电栅格4可以使用金属材料或半导体材料或者一般地使用导电材料实现。

图4示出根据本发明的一个实施例的导电栅格4的示例以及总是根据本发明的电路架构的实施例。

备选地，根据电子器件2的物理结构以及其在晶片1上的实现和牵引的模式可以提供单个导电栅格4。

栅格4包含如图7所示的处于各个电子器件2外部的部分14以及如图8所示处于相同电子器件2的内部的部分13。栅格的外部部分14部分地在所谓的划片线7内部（即物理上使每个电子器件2彼此分离的分离线或较低区域内部）实现。

基本上，每个电子器件2通过在整个半导体晶片1上彼此正交延伸的划片线7限制和环绕。

给定导电栅格4借助于一组所述电子器件2外部的部分或互连网络14以及所述组的器件内部的部分或互联网络13互连所述一组电子器件2。

例如，图7示出其中器件2借助于形成外部连接的导电栅格4的外部部分14、尤其是桥接而彼此相连的解决方案，其涉及器件2的至少一个垫6以及相邻器件2的至少另一个垫6。

所述导电栅格4的外部部分14延伸且与所述分离划片线7相交，同时相同导电栅格4的内部部分13在每一组的电子器件2的至少一部分内延伸。

有利地，根据本发明的一个实施例，为了连接电子器件2到相应的栅格4，如图6所示，适当地在电子器件2的边缘5处提供至少一个附加或假电源垫8。更具体而言，本发明的一个实施例还提供多个电源垫8，电子器件2的每个边5的至少一个，从而容易连接每个垫8到最相邻的导电栅格。

假垫8可以外部地连接到已经位于电子器件2上的垫6。

处于给定电子器件2上且连接到相同栅格4的垫6或8在电子器件内部通过栅格4的内部部分13也彼此相连，这形成各种类型的内部连接。例如，垫6或8之间的内部电连接适当地属于交叉类型，且在至少两个垫6或8或6和8之间的每个器件2内延伸。

尽管在每个电子器件2内实现交叉，在各个电子器件2外部形成桥接，还交叉或者最好交叠晶片上的各个器件之间的分离划片线7。

概念地，可以使用已经位于电子器件2内的一些信号或电源布线，但是相对于已知解决方案，然而，本发明的实施例可以在良好限定的位置中提供一些附加垫6的布置，所述良好限定的位置可以用于毗邻内部连接13或外部连接14。

通过使用外部连接14和内部连接13的混合解决方案，比如原先示出的桥接14和交叉连接13，有可能向每个器件供应还有两个或更多的不同电力供应Vcc1和/或Vcc2或地GND电压值以及诸如例如时钟信号CK的其他电信号。它们全都在图5中很好地示出。

在图5所示的情况中，至少3个分立的导电连接将是必须的，一个用于第一供应Vcc1；一个用于第二供应Vcc2且一个用于时钟信号CK。

电源地的连接可以通过为晶片1的下表面提供到地的电连接的测试设备确保，或者该地连接可以使用另一栅格4形成。

现在返回到导线栅格4的外部部分14的结构，在图9的帮助下，可以理解如何还通过利用在器件2和相邻器件2之间的分离划片线实现桥接类型的外部连接14。

图9清晰地示出使用DUT A表示的器件2的外围附加垫8（电力垫）以及使用DUT B表示的第二且相邻器件2的类似垫8借助于在保护底层电介质层16（氧化物）的钝化层15上形成的桥接连接14而彼此连接。

外部连接14在扩散工艺的最后步骤中实现，或者使用专用后处理步骤实现，且还可以在测试步骤结束时去除。

因为桥接应当与通常相对于电子器件的上表面更低的划片线7交叉，可能希望完全或部分地使用电隔离的耐熔填充材料填充这些划片线7。以这种方式，可以减小划片线7本身中的故障且使得形成桥接14更加容易。

实际上，在图10所示的另一实施例中，桥接连接14沉积在填充绝缘材料的层17之上，该填充绝缘材料例如是明确地作为划片线7的较低区域的部分填充物提供的氧化物。

如果相反在划片线7的表面和各个电子器件2的表面之间没有水平差，则也可以在不使用填充绝缘材料17的预防沉积的条件下实现连接14。

实际上，在划片线7相对于晶片1上实现的电子器件2的观察面并不低于时，外部连接14可以是平坦的且完全在钝化层15上延伸，如图11所示。

现在返回到内部交叉连接13，我们可以把它们看似是导电栅格4的每个器件2的内部部分13。

本领域技术专家理解，根据情况可以以不同方式布置交叉。例如，用于交叉的可能配置考虑在电子器件2内相同类型即具有信号或电源的垫6或8全都彼此相连，从而减小用于供电必须的探针的总数。

有利地，根据本发明的一个实施例，布置在相同晶片1上的各个电子器件2通过采用假垫8和连接14在器件本身外部彼此相连；同时，相同垫8之间的内部连接13将确保给定导电栅格4的电连续性。

在测试步骤之后或者用于物理分离电子器件2的晶片1的切割之后的任意情况中，桥接连接14将具有被消除的可能性，从而将每个电子器件2封装在相应容器和保护封装内。

为了为各个导电栅格4供电，传统探针可以被采用，被布置为用于晶片上的电测试的设备所使用，对于相同的电源，可以使用多个假探针。

该多个假探针的存在允许供应各个电子器件2的操作所需的所有电力，因而解决了由于探针和各个栅格4之间的电力流动导致的可能异常接触电阻问题。

此外，假探针帮助减小导电栅格4的电阻的影响。

各个电子器件2的地垫也可以是公共的，且可以借助于探针或借助于所谓的探测器夹盘提供。

已经可以看出，除了供电之外，导电栅格4还可以向晶片上的各个器件供应一些信号。

本发明解决了技术问题且实现了若干优点。例如，本发明的一个实施例使得通过测试仪和晶片之间的电磁（部分地或完全的）通信的EMWS测试的工艺是可能的、强烈的且可靠的，且还可以用于EWS电测试或用于晶片级老化WLBI。

因此，归功于本发明，有可能极大地增加测试并行度以及后续成本和/或测试时间的减小，直到达到相同晶片1的甚至所有电子器件2的并行测试。

此外，减小组装步骤期间可能的接合问题，该问题可能由与电测试所必须的探针的接触引起的垫6的损害或可能的磨损导致。

现在，尤其参考图12至19的示例，描述根据本发明的电路架构的一些其他实施例。

在这些其他示例中，将描述与前述实施例具有相同结构和操作的一些细节和相应部分且针对它们使用相同的参考数字。

为了向多个器件2供应至少一个电源和可能的至少一个信号，相对于原先示例的解决方案，可以使用备选解决方案。

实际上，在划片线7内部，可以提供包含公共连接的栅格，该公共连接可以是彼此正交的导线23，其使得更多器件2彼此连接，如图12所示。

如图12所示，可以在正交线23之间的交叉点处提供绝缘氧化物20或绝缘材料以防止短路。

如图13所示，两个相邻器件2的垫6和8将通过使用桥接连接14外部地彼此连接，该桥接进一步电连接到导线23。

在通用器件2内部，垫6和8借助于交叉连接13彼此连接。

备选地，如图15和16所示，至少一个或甚至所有的导线23可以淹没或掩埋在划片线7中的绝缘层21中。

尤其是，如图16所示，导线23彼此绝缘。

可能必须在通用掩埋导线23和桥接连接14之间实现通孔类型的至少一个电连接22，因而形成具有通孔24的桥接连接，从而形成如图14所示的导电栅格。

备选地，如果在划片线中没有淹没的导线23，则通用垫6或8可以通过使用某些连接9相连，从而形成如图17所示的导电栅格。

备选地，并且无论淹没在划片线7中的绝缘层21中的不同类型的导线23存在与否，可以同时使用桥接连接14和具有通孔24的桥接连接，从而形成如图18所示的导电栅格。

尤其是，如图19所示，通用桥接连接14与对应于钝化15的划片线17相交，且与淹没在划片线7的绝缘层21中的导线23绝缘。

然后，在测试之后进一步进行晶片切割的任意情况中，可以消除金属连接和电源栅格，以将各种器件封装在合适的封装中。

备选地，还有可能同时使用与划片线7相应的桥接连接14和具有通孔24末端的桥接连接，从而形成如图20所示的导电栅格。

尤其是，如图19所示，具有通孔24的桥接连接与划片线7相应地开始且经过钝化15到达垫6且与淹没在划片线7的绝缘层21中的另一导线23绝缘。

还可以考虑，例如用于短路的可能保护电路被包含在通用器件2中，或者可能通过在至少一个栅格4中结合它们而位于相同器件外部，例如，实现连接到栅格4和/或结合到其中的至少一个熔丝链接。

在这种情况下，通用导线可以设计为使得相同的导线在该线的至少一个部分中结合至少一个熔丝链接，使得如果超过某一电流值，导线的过热将导致中断线本身的所述线的局部熔化。

本发明因而还涉及包含以下步骤的方法：

在半导体晶片1上形成划片线7；

形成集成在半导体晶片1上、通过划片线7彼此分离的多个电子器件2；

分别在每个电子器件2上形成多个互连垫6；

在半导体晶片1上形成导电栅格4。

具体而言，形成导电栅格4的步骤还包括以下步骤：

沿着划片线7形成导电栅格4的外部部分14；

在电子器件2内形成导电栅格4的内部部分13；以及

将每个电子器件2的互连垫6连接到相应相邻电子器件2的互连垫6和导电栅格4以形成电子器件2公用的电源线。

有利地，根据本发明的一个实施例，形成内部部分13的步骤包含电连接相同电子器件2的两个互连垫6。

此外，该方法还包含通过导电栅格4同时向所有电子器件2供应电压的步骤。

具体而言，该方法可以包含同时测试电子器件2的步骤。

本发明使得通过测试仪和晶片之间的电磁（部分地或完全地）通信的强健且工业可用的EWS测试工艺成为可能。

因此，本发明允许极大地增加测试并行度并随后减小成本、测试时间等，从而获得晶片上的所有器件的并行测试。

此外，减小了由于当前由于用于电测试的探针导致的垫的损害导致的组装的接合问题。

鉴于上面的详细描述，可以对实施例做出这些和其他变化。一般而言，在下面的权利要求中，使用的术语不应解读为将权利要求限制为说明书和权利要求中公开的特定实施例，而是应当解读成包括所有可能实施例以及这些权利要求授权的全部等价范围。因此，权利要求不受该公开限制。

Claims (20)

1.一种用于在多个电子器件（2）的电或电磁测试期间并行供应电力的电路架构，所述多个电子器件中的每个电子器件集成在相同半导体晶片（1）上，其中所述电子器件（2）通过集成技术整齐地提供在所述半导体晶片（1）上且具有由分离划片线（7）界定的边缘（5），其特征在于，该电路架构包含：

－至少一个导电栅格（4），互连至少一组所述电子器件（2），且具有位于所述组的器件外部的部分（14）以及位于所述组的器件内部的部分（13）；

－所述导电栅格（4）的外部部分（14）还沿着所述分离划片线（7）延伸且与所述分离划片线（7）相交；

－所述相同的导电栅格（4）的内部部分（13）在所述组的电子器件（2）的至少一部分内延伸；

－在所述组的电子器件的至少一部分上提供的、所述导电栅格（4）的所述外部部分（14）和所述内部部分（13）之间的互连垫（6），所述互连垫（6）与所述内部和外部部分一起形成所述组的不同电子器件（2）公用的电源线，

所述至少一组的每个电子器件（2）包含所述电子器件（2）的边缘（5）处的至少一个电源垫（8），用于与所述导电栅格（4）的外部部分（14）连接，并且

所述导电栅格（4）的所述外部部分（14）形成在所述分离划片线（7）和所述组的电子器件（2）上的钝化层（15）之上。

2.根据权利要求1所述的电路架构，其特征在于，提供多个所述电源垫（8），在所述至少一个组的电子器件（2）的每个边缘（5）处有至少一个。

3.根据权利要求1所述的电路架构，其特征在于所述外部部分（14）是相邻电子器件（2）的至少一对电源垫（8）之间的电子桥接连接。

4.根据权利要求1所述的电路架构，其特征在于所述内部部分（13）是相同电子器件（2）的电源垫（6，8）和两个互连之间的电连接。

5.根据权利要求4所述的电路架构，其特征在于所述内部部分（13）由交叉技术形成。

6.根据权利要求3所述的电路架构，其特征在于所述外部部分（14）由桥接技术形成。

7.根据权利要求1所述的电路架构，其特征在于所述外部部分（14）的至少一部分在使电子器件（2）彼此分离的划片线（7）区域中实现。

8.根据权利要求6所述的电路架构，还包含位于所述划片线（7）之一上的绝缘层（15和/或16），特征在于所述外部部分（14）包含沉积在所述至少一个绝缘层（15和/或16）上的至少一个金属层，其在两个相邻电子器件（2）的两个相邻互连垫（6）之间延伸。

9.根据权利要求7所述的电路架构，其特征在于划片线（7）区域中的所述外部部分（14）的所述部分包含沉积在填充绝缘材料层（17）上的至少一个金属层，其在所述划片线（7）内延伸，至少部分地填充所述划片线（7）。

10.根据权利要求1所述的电路架构，其特征在于所述互连垫（6）包含电源假垫（8）和信号假垫（8）。

11.根据权利要求1所述的电路架构，其特征在于，所述导电栅格（4）的所述外部部分（14）和所述内部部分（13）彼此正交。

12.根据权利要求1所述的电路架构，其特征在于，所述导电栅格（4）的所述外部部分（14）和所述内部部分（13）中的至少一个通过掩埋在所述电子器件（2）或所述半导体晶片（1）中的至少一个中的导线（23）实现。

13.根据权利要求11所述的电路架构，其特征在于所述导电栅格（4）的所述外部部分（14）和所述内部部分（14）在交叉点处彼此绝缘。

14.根据权利要求13所述的电路架构，其特征在于提供至少一个通孔连接（24）以接触所述掩埋导线（23）。

15.根据权利要求1所述的电路架构，其特征在于其还包含连接到至少一个导电栅格（4）的至少一个熔丝链接。

16.根据权利要求1所述的电路架构，其特征在于其还包含被包括在所述至少一个导电栅格（4）中的至少一个熔丝链接。

17.一种在多个电子器件（2）的电或电磁测试期间并行供应电力的方法，包含以下步骤：

在半导体晶片（1）上形成划片线（7）；

形成集成在所述半导体晶片（1）上、通过所述划片线（7）彼此分离的多个电子器件（2）；

分别在每个电子器件（2）上形成相应的多个互连垫（6）；

在互连至少一组所述电子器件（2）的所述半导体晶片（1）上形成导电栅格（4），形成所述导电栅格（4）的所述步骤包括以下步骤：

在所述分离划片线（7）上和所述组的电子器件（2）的钝化层（15）之上沿着所述划片线（7）且与所述分离划片线（7）相交而形成所述导电栅格（4）的外部部分（14）；

在所述组的所述电子器件（2）的至少一部分内形成所述相同的导电栅格（4）的内部部分（13）；

连接所述组的电子器件（2）的至少一部分的互连垫（6）到相应相邻电子器件（2）的互连垫（6）以及所述导电栅格（4）以形成所述电子器件（2）公用的电源线；以及

在所述电子器件（2）的边缘（5）处形成至少一个电源垫（8），用于与所述导电栅格（4）的外部部分（14）连接。

18.根据权利要求17所述的方法，其中形成所述内部部分（13）的所述步骤包含电连接相同电子器件（2）的两个互连垫（6）。

19.根据权利要求17所述的方法，包含通过所述导电栅格（4）同时向所有所述电子器件（2）供应电压的步骤。

20.根据权利要求19所述的方法，包含同时测试所述电子器件（2）的步骤。