JPH07297244A - 半導体ウエハ - Google Patents
半導体ウエハInfo
- Publication number
- JPH07297244A JPH07297244A JP6091367A JP9136794A JPH07297244A JP H07297244 A JPH07297244 A JP H07297244A JP 6091367 A JP6091367 A JP 6091367A JP 9136794 A JP9136794 A JP 9136794A JP H07297244 A JPH07297244 A JP H07297244A
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- JP
- Japan
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- circuit
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- semiconductor wafer
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】半導体ウエハ上に形成されたテスト回路を工夫
して、半導体ウエハ上に形成される回路領域の面積の圧
迫や回路数の削減を防止しつつ、回路領域内の回路のテ
ストを行なう、テスト回路が組み込まれた半導体ウエハ
を提供する。 【構成】半導体ウエハのスクライブ領域に、複数のレジ
スタを互いに直列に接続してバウンダリスキャンレジス
タを構成するとともに回路領域の配置が不能な領域に、
そのバウンダリスキャンレジスタを用いた回路テスト用
のテスト回路を備えた。
して、半導体ウエハ上に形成される回路領域の面積の圧
迫や回路数の削減を防止しつつ、回路領域内の回路のテ
ストを行なう、テスト回路が組み込まれた半導体ウエハ
を提供する。 【構成】半導体ウエハのスクライブ領域に、複数のレジ
スタを互いに直列に接続してバウンダリスキャンレジス
タを構成するとともに回路領域の配置が不能な領域に、
そのバウンダリスキャンレジスタを用いた回路テスト用
のテスト回路を備えた。
Description
【０００１】
【産業上の利用分野】本発明は、切断により半導体チッ
プに分離される複数の回路領域とともに、それらの回路
領域内の回路の動作テストを行なうテスト回路が形成さ
れた半導体ウエハに関する。
プに分離される複数の回路領域とともに、それらの回路
領域内の回路の動作テストを行なうテスト回路が形成さ
れた半導体ウエハに関する。
【０００２】
【従来の技術】従来より、半導体ウエハ上にテスト回路
を組み込み、このテスト回路により半導体ウエハ上に形
成された回路領域内の回路の動作テストを行なう技術が
提案されている。例えば、特開平５−９０３６２号公報
に示す技術が提案されている。この技術では、半導体ウ
エハ上に形成された各回路領域に備えられた入出力パッ
ドと、回路領域の配置が不能な領域に備えられたテスト
回路とが多数本の配線パターンにより接続されており、
これにより半導体ウエハ上に形成された回路領域内の回
路の動作が容易にテストされる。したがって半導体ウエ
ハ上で既に不良であるにもかかわらず半導体チップをマ
ウントしてしまうこと等が避けられ、効率よく半導体集
積装置が製造される。
を組み込み、このテスト回路により半導体ウエハ上に形
成された回路領域内の回路の動作テストを行なう技術が
提案されている。例えば、特開平５−９０３６２号公報
に示す技術が提案されている。この技術では、半導体ウ
エハ上に形成された各回路領域に備えられた入出力パッ
ドと、回路領域の配置が不能な領域に備えられたテスト
回路とが多数本の配線パターンにより接続されており、
これにより半導体ウエハ上に形成された回路領域内の回
路の動作が容易にテストされる。したがって半導体ウエ
ハ上で既に不良であるにもかかわらず半導体チップをマ
ウントしてしまうこと等が避けられ、効率よく半導体集
積装置が製造される。
【０００３】
【発明が解決しようとする課題】上述した技術において
は、各回路領域内に備えられた入出力パッドとテスト回
路が多数本の配線パターンにより接続されている。これ
らの配線パターンは、回路領域が分離される切断用のス
クライブ領域上に、配線されている。このスクライブ領
域上に配線された多数本の配線パターンの全幅は、例え
ばデザインルールが０．８ミクロンの半導体集積回路に
おいて、配線ピッチが２ミクロンであるとすると、入出
力パッドが２００個備えられた回路領域の場合には、 ２ミクロン×２００ピン＝４００ミクロン 程度の幅である。一方、スクライブ領域は、回路領域を
半導体チップに分離するために備えられているものであ
るため、ダイヤモンドカッター等で分離される幅、即
ち、１００ミクロン程度で十分である。
は、各回路領域内に備えられた入出力パッドとテスト回
路が多数本の配線パターンにより接続されている。これ
らの配線パターンは、回路領域が分離される切断用のス
クライブ領域上に、配線されている。このスクライブ領
域上に配線された多数本の配線パターンの全幅は、例え
ばデザインルールが０．８ミクロンの半導体集積回路に
おいて、配線ピッチが２ミクロンであるとすると、入出
力パッドが２００個備えられた回路領域の場合には、 ２ミクロン×２００ピン＝４００ミクロン 程度の幅である。一方、スクライブ領域は、回路領域を
半導体チップに分離するために備えられているものであ
るため、ダイヤモンドカッター等で分離される幅、即
ち、１００ミクロン程度で十分である。
【０００４】このため、この半導体ウエハは、スクライ
ブ領域の幅が例えば４００ミクロン以上に拡げられてお
り、テスト回路が備えられていない半導体ウエハと比較
した場合に、半導体ウエハ上に形成された回路領域の面
積が圧迫されたり、形成される回路数が削減されたりし
ており、半導体ウエハが有効利用されておらず問題であ
る。
ブ領域の幅が例えば４００ミクロン以上に拡げられてお
り、テスト回路が備えられていない半導体ウエハと比較
した場合に、半導体ウエハ上に形成された回路領域の面
積が圧迫されたり、形成される回路数が削減されたりし
ており、半導体ウエハが有効利用されておらず問題であ
る。
【０００５】本発明は、上記事情に鑑み、半導体ウエハ
上に形成されたテスト回路を工夫して、半導体ウエハ上
に形成される回路領域の面積を圧迫したり、回路数を削
減する必要なく、回路領域内の回路のテストを行なうテ
スト回路が組み込まれた半導体ウエハを提供することを
目的とする。
上に形成されたテスト回路を工夫して、半導体ウエハ上
に形成される回路領域の面積を圧迫したり、回路数を削
減する必要なく、回路領域内の回路のテストを行なうテ
スト回路が組み込まれた半導体ウエハを提供することを
目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体ウエハは、切断により半導体チップに分離さ
れる回路領域が切断用のスクライブ領域を隔てて複数形
成されてなる半導体ウエハにおいて、 （１）上記スクライブ領域に形成された、上記回路領域
の入出力パッドそれぞれに接続されるとともに互いに直
列に接続されてシフトレジスタを構成する複数のレジス
タからなるバウンダリスキャンレジスタ （２）上記半導体ウエハ上の上記回路領域の配置が不能
な領域に形成された、上記バウンダリスキャンレジスタ
を用いた上記回路領域内の回路テスト用のテスト回路と
を備えたことを特徴とするものである。
明の半導体ウエハは、切断により半導体チップに分離さ
れる回路領域が切断用のスクライブ領域を隔てて複数形
成されてなる半導体ウエハにおいて、 （１）上記スクライブ領域に形成された、上記回路領域
の入出力パッドそれぞれに接続されるとともに互いに直
列に接続されてシフトレジスタを構成する複数のレジス
タからなるバウンダリスキャンレジスタ （２）上記半導体ウエハ上の上記回路領域の配置が不能
な領域に形成された、上記バウンダリスキャンレジスタ
を用いた上記回路領域内の回路テスト用のテスト回路と
を備えたことを特徴とするものである。
【０００７】
【作用】本発明の半導体ウエハは、スクライブ領域にバ
ウンダリスキャンレジスタが形成されており、このバウ
ンダリスキャンレジスタとテスト回路とが接続されてい
るため、少ない配線本数で済む。このため、スクライブ
領域が従来技術のように拡がることもなく回路領域の面
積の圧迫や半導体ウエハ上の回路数の削減が防止され
る。
ウンダリスキャンレジスタが形成されており、このバウ
ンダリスキャンレジスタとテスト回路とが接続されてい
るため、少ない配線本数で済む。このため、スクライブ
領域が従来技術のように拡がることもなく回路領域の面
積の圧迫や半導体ウエハ上の回路数の削減が防止され
る。
【０００８】また、半導体ウエハ上の回路領域の配置が
不能な領域に、バウンダリスキャンレジスタ制御用のテ
スト回路が備えられているため、この点からも半導体ウ
エハの面積の有効利用が図られる。このテスト回路によ
り、バウンダリスキャンレジスタを用いて半導体ウエハ
上の回路領域内の回路の動作テストが行なわれる。
不能な領域に、バウンダリスキャンレジスタ制御用のテ
スト回路が備えられているため、この点からも半導体ウ
エハの面積の有効利用が図られる。このテスト回路によ
り、バウンダリスキャンレジスタを用いて半導体ウエハ
上の回路領域内の回路の動作テストが行なわれる。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例の半導体ウエハの模式図であ
る。図１に示す半導体ウエハ１０には、複数の回路領域
１１が形成されている。これら回路領域１１の外周に
は、スクライブ領域１２が設けられている。このスクラ
イブ領域１２は、回路領域１１それぞれを各半導体チッ
プに分離するためのものであり、ダイヤモンドカッター
等により切断される。
１は、本発明の一実施例の半導体ウエハの模式図であ
る。図１に示す半導体ウエハ１０には、複数の回路領域
１１が形成されている。これら回路領域１１の外周に
は、スクライブ領域１２が設けられている。このスクラ
イブ領域１２は、回路領域１１それぞれを各半導体チッ
プに分離するためのものであり、ダイヤモンドカッター
等により切断される。
【００１０】また、回路領域１１の配置が不能な領域１
７には、後述するテスト回路が備えられている。図１の
下部には、半導体ウエハ１０の一部を拡大した模式図が
示されている。この模式図には、４つの回路領域１１が
示されている。各回路領域１１の各４辺それぞれに複数
の入出力のパッド１４ａ及び電源パッド１４ｂが備えら
れている。
７には、後述するテスト回路が備えられている。図１の
下部には、半導体ウエハ１０の一部を拡大した模式図が
示されている。この模式図には、４つの回路領域１１が
示されている。各回路領域１１の各４辺それぞれに複数
の入出力のパッド１４ａ及び電源パッド１４ｂが備えら
れている。
【００１１】また、スクライブ領域１２上には、複数の
レジスタ１３が形成されている。これらのレジスタ１３
は、複数の入出力パッド１４ａとそれぞれ接続されてい
る。さらにこれらのレジスタ１３は、バウンダリ用配線
パターン１５により互いに直列に接続され、これにより
バウンダリスキャンレジスタが構成されている。一方、
各回路領域１１の各４辺それぞれの両端に備えられた電
源パッド１４ｂには、電源用配線パターン１６が接続さ
れている。
レジスタ１３が形成されている。これらのレジスタ１３
は、複数の入出力パッド１４ａとそれぞれ接続されてい
る。さらにこれらのレジスタ１３は、バウンダリ用配線
パターン１５により互いに直列に接続され、これにより
バウンダリスキャンレジスタが構成されている。一方、
各回路領域１１の各４辺それぞれの両端に備えられた電
源パッド１４ｂには、電源用配線パターン１６が接続さ
れている。
【００１２】ここで、スクライブ領域１２に形成され
た、レジスタ１３のサイズは、１個あたり、約４０ミク
ロン×８０ミクロンのため、図１に示すように２本のバ
ウンダリスキャンレジスタをスクライブ領域に配置して
も、前述したようにダイヤモンドカッター等で切断する
ために必要な幅１００ミクロンに十分納まり、従来技術
のように、テスト回路と回路領域の入出力パッドとを接
続する多数本の配線パターンを配線するために、スクラ
イブ領域１２が拡げられることもない。
た、レジスタ１３のサイズは、１個あたり、約４０ミク
ロン×８０ミクロンのため、図１に示すように２本のバ
ウンダリスキャンレジスタをスクライブ領域に配置して
も、前述したようにダイヤモンドカッター等で切断する
ために必要な幅１００ミクロンに十分納まり、従来技術
のように、テスト回路と回路領域の入出力パッドとを接
続する多数本の配線パターンを配線するために、スクラ
イブ領域１２が拡げられることもない。
【００１３】次に、半導体ウエハ１０上に形成された複
数の回路領域１１をテストする方法について説明する。
先ず、テスト回路領域１７上の所定の位置に何本かのテ
ストピンがセットされる。これらのピンを介して外部装
置からテストパターンの信号が入力されたり、回路領域
内の回路の信号が外部装置に出力されたりする。このた
め、回路領域に備えられた入出力パッド等に傷が付くこ
ともない。また、テスト回路領域１７にはバウンダリス
キャンレジスタを用いて複数の回路領域１１をテストす
るためのテスト回路（図示せず）が形成されている。こ
のテスト回路とバウンダリ用配線パターン１５の入力部
分１５ａ，出力部分１５ｂとが接続されている。このよ
うに、スクライブ領域上に配線される配線パターンの本
数は少なくて済むため、スクライブ領域１２が拡げられ
ることもない。ここで、予め生成されたテストパターン
が外部装置からテストピンに入力され、テスト回路によ
り制御された信号がバウンダリスキャンレジスタを経由
して複数の回路領域１１に備えられた入出力パッド１４
ａのうちの入力パッドに、所定のタイミングで入力され
る。一方、複数の回路領域１１の入出力パッド１４ａの
うちの出力パッドからは出力データがバウンダリスキャ
ンレジスタに、所定のタイミングで入力される。
数の回路領域１１をテストする方法について説明する。
先ず、テスト回路領域１７上の所定の位置に何本かのテ
ストピンがセットされる。これらのピンを介して外部装
置からテストパターンの信号が入力されたり、回路領域
内の回路の信号が外部装置に出力されたりする。このた
め、回路領域に備えられた入出力パッド等に傷が付くこ
ともない。また、テスト回路領域１７にはバウンダリス
キャンレジスタを用いて複数の回路領域１１をテストす
るためのテスト回路（図示せず）が形成されている。こ
のテスト回路とバウンダリ用配線パターン１５の入力部
分１５ａ，出力部分１５ｂとが接続されている。このよ
うに、スクライブ領域上に配線される配線パターンの本
数は少なくて済むため、スクライブ領域１２が拡げられ
ることもない。ここで、予め生成されたテストパターン
が外部装置からテストピンに入力され、テスト回路によ
り制御された信号がバウンダリスキャンレジスタを経由
して複数の回路領域１１に備えられた入出力パッド１４
ａのうちの入力パッドに、所定のタイミングで入力され
る。一方、複数の回路領域１１の入出力パッド１４ａの
うちの出力パッドからは出力データがバウンダリスキャ
ンレジスタに、所定のタイミングで入力される。
【００１４】バウンダリスキャンレジスタに入力された
データは、順次テスト回路に入力され、テストピンを経
由して外部装置に出力され、これにより半導体ウエハ１
０上の複数の回路領域１１の回路の良否が判定される。
ここで、例えば複数の回路領域１１を、４分割してテス
トを行う場合には、テストピンのセット回数も４回とな
る。
データは、順次テスト回路に入力され、テストピンを経
由して外部装置に出力され、これにより半導体ウエハ１
０上の複数の回路領域１１の回路の良否が判定される。
ここで、例えば複数の回路領域１１を、４分割してテス
トを行う場合には、テストピンのセット回数も４回とな
る。
【００１５】また、テストに必要なテストパターンは、
各回路領域１１毎に用意されてあるプローブテスト用パ
ターンと、スクライブ領域１２に形成されたバウンダリ
スキャンレジスタの回路構成から自動生成する。スクラ
イブ領域１２に形成されたバウンダリスキャンレジスタ
の回路構成は、ウエハサイズ、チップサイズから一義的
に定まるため、そのネットリスト及びレイアウトがデー
タベースとして用意され、これによりテストパターンを
自動生成する。
各回路領域１１毎に用意されてあるプローブテスト用パ
ターンと、スクライブ領域１２に形成されたバウンダリ
スキャンレジスタの回路構成から自動生成する。スクラ
イブ領域１２に形成されたバウンダリスキャンレジスタ
の回路構成は、ウエハサイズ、チップサイズから一義的
に定まるため、そのネットリスト及びレイアウトがデー
タベースとして用意され、これによりテストパターンを
自動生成する。
【００１６】尚、本実施例においては、外部装置を利用
してテストパターン等を入出力してテストされたが、こ
れに限るものではなく、この外部装置がテスト回路領域
に組み込まれ、これにより回路領域の回路がテストされ
ても良い。
してテストパターン等を入出力してテストされたが、こ
れに限るものではなく、この外部装置がテスト回路領域
に組み込まれ、これにより回路領域の回路がテストされ
ても良い。
【００１７】
【発明の効果】以上説明したように本発明の半導体ウエ
ハは、スクライブ領域にバウンダリスキャンレジスタが
形成されているため、スクライブ領域に配線されるテス
ト用の配線パターンが少なくて済み、回路領域の面積の
圧迫や回路数の削減が防止される。
ハは、スクライブ領域にバウンダリスキャンレジスタが
形成されているため、スクライブ領域に配線されるテス
ト用の配線パターンが少なくて済み、回路領域の面積の
圧迫や回路数の削減が防止される。
【００１８】また、バウンダリスキャンレジスタが制御
されるテスト回路は、回路領域の配置が不能な領域に形
成されているため、回路領域の面積が圧迫されることも
ない。したがって、限られた半導体ウエハのサイズが有
効利用される。
されるテスト回路は、回路領域の配置が不能な領域に形
成されているため、回路領域の面積が圧迫されることも
ない。したがって、限られた半導体ウエハのサイズが有
効利用される。
【図１】本発明の一実施例の半導体ウエハの模式図であ
る。
る。
１０ 半導体ウエハ １１ 回路領域 １２ スクライブ領域 １３ レジスタ １４ａ，１４ｂ パッド １５，１５ａ，１５ｂ バウンダリ用配線パターン １６ 電源用配線パターン １７ テスト回路領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ
Claims (1)
- 【請求項１】 切断により半導体チップに分離される回
路領域が切断用のスクライブ領域を隔てて複数形成され
てなる半導体ウエハにおいて、 前記スクライブ領域に形成された、前記回路領域の入出
力パッドそれぞれに接続されるとともに互いに直列に接
続されてシフトレジスタを構成する複数のレジスタから
なるバウンダリスキャンレジスタと、 前記半導体ウエハ上の前記回路領域の配置が不能な領域
に形成された、前記バウンダリスキャンレジスタを用い
た前記回路領域内の回路テスト用のテスト回路とを備え
たことを特徴とする半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091367A JPH07297244A (ja) | 1994-04-28 | 1994-04-28 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6091367A JPH07297244A (ja) | 1994-04-28 | 1994-04-28 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297244A true JPH07297244A (ja) | 1995-11-10 |
Family
ID=14024416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6091367A Withdrawn JPH07297244A (ja) | 1994-04-28 | 1994-04-28 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07297244A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340823B1 (en) | 1998-07-17 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer having a multi-test circuit, and method for manufacturing a semiconductor device including multi-test process |
| US6351836B1 (en) | 1998-06-08 | 2002-02-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boundary scanning circuit |
| US20110186838A1 (en) * | 2008-08-07 | 2011-08-04 | Stmicroelectronics S.R.L. | Circuit architecture for the parallel supplying during an electric or electromagnetic testing of a plurality of electronic devices integrated on a semiconductor wafer |
| US8362620B2 (en) | 2009-08-28 | 2013-01-29 | Stmicroelectronics S.R.L. | Electronic devices with extended metallization layer on a passivation layer |
-
1994
- 1994-04-28 JP JP6091367A patent/JPH07297244A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351836B1 (en) | 1998-06-08 | 2002-02-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with boundary scanning circuit |
| US6340823B1 (en) | 1998-07-17 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor wafer having a multi-test circuit, and method for manufacturing a semiconductor device including multi-test process |
| US20110186838A1 (en) * | 2008-08-07 | 2011-08-04 | Stmicroelectronics S.R.L. | Circuit architecture for the parallel supplying during an electric or electromagnetic testing of a plurality of electronic devices integrated on a semiconductor wafer |
| US8378346B2 (en) * | 2008-08-07 | 2013-02-19 | Stmicroelectronics S.R.L. | Circuit architecture for the parallel supplying during electric or electromagnetic testing of a plurality of electronic devices integrated on a semiconductor wafer |
| US8362620B2 (en) | 2009-08-28 | 2013-01-29 | Stmicroelectronics S.R.L. | Electronic devices with extended metallization layer on a passivation layer |
| US8941108B2 (en) | 2009-08-28 | 2015-01-27 | Stmicroelectronics S.R.L. | Method to perform electrical testing and assembly of electronic devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |