JPH0475358A - 半導体ウェーハ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路技術さらにはＬＳＩのエージ
ングもしくはスクリーニングに適用して特に有効な技術
に関し、例えばウェーハ状態での加速試験を可能にする
半導体集積回路装置に関する。

［従来の技術］ 従来、ＬＳＩのエージングは、ＬＳＩチップをパッケー
ジに封止し、基板等に実装した後、バーンイン装置に入
れて高温に維持してストレスを与えながら駆動信号を入
力して試験する方法が一般的であった。しかし、このよ
うな試験方法では、プロセスの最終工程でエージングが
行なわれ不良品が検出されるため、無駄が多く、コスト
アップにつながるという欠点があった。

特にＡＳＩＣ（特殊用途向ＩＣ）品等の多品種少量生産
品では品種ごとまたパッケージの形態ごとにエージング
用テスト基板を設計、製作しなければならないため、Ｍ
発期間が長大化するという欠点があった。

そこで、ウェーハ上の各パッドに対応した位置にそれぞ
れプローブを有する治具を用意し、ウェーハ状態でエー
ジング処理による加速試験を可能にした発明が提案され
ている（特開昭６２−２９３６２９号、特開昭６３−２
０４６２１号）。

また、ウェーハ上の各チップにテスト用回路とテストモ
ード設定用入力パッドをそれぞれ設け、ウェーハ状態で
のスクリーニングを可能にした発明も提案されている（
特開昭６２−２８７６３７号）。

［発明が解決しようとする課題］ しかしながら、前者の発明にあっては、ウェーハ上の全
パッドと同じ数のプローブが必要であるため・プローブ
を有する治具が複雑となり、接触不良も住じ易いという
問題点がある。

また、後者の発明にあっては、各チップごとにテスト用
回路とテストモード設定用入力パッドが必要であるため
、製品としてのＬＳＩのチップサイズが増大するという
問題点がある。

本発明の目的は、ＬＳＩのチップサイズを増大させたり
複雑なプローバを用いることなくウェーハ状態でのエー
ジングやスクリーニングが可能な半導体集積回路装置を
提案することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ウェーハ上の任意の位置に、クロック発生回
路や分局器、テスト信号形成回路、接触用パッド等から
なる標準化されたテスト用チップを設けるとともに、こ
のテスト用チップから他のＬＳＩチップに対し、例えば
チップ間のスクライブエリアを利用して電源および信号
の供給用配線を多層配線技術を用いて延設するようにし
たものである。

［作用］ 上記した手段によれば、エージングもしくはスクリーニ
ングの際に、テスト用チップ上のパッドにのみプローブ
を接触させれば、他のすべてのＬＳＩチップに対してテ
スト用信号を供給して動作させることができるので、ウ
ェーハ状態での試験が可能になるとともに、全ＬＳＩチ
ップのパッドに対しプローブを当てる従来の方法に比べ
てプローブの数も数１０分の１または数１００分の１に
減らせるため、ブローバの構造が簡単になり接触不良も
生じにくくなる。また、本来のＬＳＩチップ上には何ら
テスト用の回路を設ける必要がないため、チップサイズ
の増大もない。

［実施例］ 第１図には本発明を適用した半導体ウェーハの一実施例
が示されている。

この実施例では、ウェーハ１上に、製品となる複数のＬ
ＳＩチップ２がマトリックス状に配置されているととも
に、任意の位置にテスト用チップ３が設けられ、このテ
スト用チップ３から他のすべてのＬＳＩチップ２に対し
て電源と駆動信号を供給するための配線が、各チップ２
間のスクライブエリア４に沿って設けられている。これ
らの配線（電源ラインと信号線）は、例えば多層配線技
術によって縦方向のラインと横方向のラインが各々別の
配線層で構成されている。

なお、テスト用チップ３はウェーハ１上の任意の位置に
分散して複数個配置してもよい。

第２図には、上記テスト用チップ３と、これに隣接した
ＬＳＩチップ２の一部が拡大して示されている。すなわ
ち、この実施例のテスト用チップ３は、基準クロックＣ
Ｋを発生するリングオシレータのようなりロック発生回
路３１と、発生された基準クロックを分周する分周器３
２と、分周されたクロックと外部からの制御信号とに基
づいて各ＬＳＩチップに対する所望のエージング用駆動
信号を形成するテスト信号形成回路３３等を備えている
。

また、テスト用チップ３には、上記回路３１〜３３に対
して電源電圧ＶｃｃやＶｓｓを供給する電源パッド３５
ａ、３５ｂおよび制御信号を供給するパッド３６とテス
ト信号形成回路３３で形成された信号を外部へ出力する
ためのパッド３７が設けられている。

さらに、上記テスト用チップ３上には上記各回路３１〜
３３と信号出力用パッド３７を接続する信号線３８が、
またチップ３の周囲のスクライブエリア４には、電源供
給ライン４１と信号線供給ライン４２が形成されており
、電源供給ライン４１と信号線供給ライン４２の一端は
テスト用チ・ンプ３上のパッド３５　ａ、　３５　ｂと
３７にそれぞれ接続され、他端は、他のＬＳＩチップ２
上の対応するパッド２１にそれぞれ接続されている。

なお、上記実施例では、テスト用チップ３から他のＬＳ
Ｉチップ２へ電源電圧と駆動信号を供給するための配Ａ
ｓ（４１，４２）をスクライブエリア４に沿って設けて
いるが、多層配線技術を１１便して例えばＬＳＩチップ
内が１層目と２層目の配線層からなる場合、３層目と４
層目の配線層を用いてテスト用チップ３からＬＳＩチッ
プ２への配線をＬＳＩチップ２上方に形成するようにし
てもよい。

また、テスト用チップ３から他のＬＳＩチップ２へ電源
や駆動信号を供給する配線４１．４２を第２図の実施例
のようにスクライブエリア４に形成したウェーハでは、
エージング工程の後に、第３図（Ａ）のように基板１１
の表面をレジスト膜１５で覆い、これをマスクとしてス
クライブエリア４のパッシベーション膜１４とアルミ配
線４１（４２）を同図（Ｂ）のようにエツチング等で除
去する工程を入れ、その後でスライプ装置によるチップ
の切断工程（ダイシング）を行なうとよい。

さらに、その後、高温のガスを吹き付けてパッシベーシ
ョン膜１４の端部を点線ａのように溶融させて配線端を
覆うようにするとよい。

上記のようにすると、スクライビングの際に第４図のよ
うにスクライブエリアにある配線４１（４２）の端部が
だれて半導体基板１１と接触したり配線同士が短絡する
のを防止することができ、エージング用の配線による悪
影響を回避できる。

なお、第３図および第４図において、１２は素子の活性
領域、１３は層間絶縁膜である。

さらに、近年のステッパ装置においては・レチクルの周
縁に、テスト用の素子や回路を形成するためのいわゆる
テグ（ＴＥＧ）のパターンを形成しておいて、通常はア
パーチャ（シャッタの一種）でそのテグパターンの部分
を隠して、製品としてのＬＳＩチップの部分のみ露光す
る方式のものが提供されている。そこで、この技術を用
い、レチクルの周縁にテグパターンの代わり、前記実施
例におけるテスト用回路を形成するためのパターンを設
けておいて、ステッパが所定の位置にきたときにアパー
チャを開いてテスト用回路を形成するための露光を行な
うようにするとよい。これによって、テスト用回路を形
成するためレチクルをわざわざ別個に製造したり、テス
ト用回路を形成する際にレチクルを変換する必要がなく
なり、プロセスの複雑化を回避することができる・なお
、第２図の実施例においては、テスト用チップ３上にク
ロック発生回路３１や駆動信号形成回路３３等からなる
テスト用回路と、駆動信号を外部へ出力するパッド３７
とが設けられているが、これらはそのいずれか一方のみ
を設けるようにしてもよい。すなわち、テスト用チップ
３上にテスト用回路（３１〜３３）を形成する場合には
、パッド３７は省略し、駆動信号形成回路３３から直接
値のチップに対する信号線４２を引き呂すようにすれば
よい。また、他のチップに対する駆動信号を出力するパ
ッド３７を設けたときは、テスト用回路（３１〜３３）
を省略し、外部からプローブにてパッド３７に駆動信号
を与えてやるようにすればよい。この場合、テスト用チ
ップ３はパッドのみ備えたチップとなる。

以上説明したように上記実施例は、ウェーハ上の任意の
位置にクロック発生回路や分周器、テスト信号形成回路
、接触用パッド等からなる標準化されたテスト用チップ
を設けるとともに、このテスト用チップから他のＬＳＩ
チップに対し、例えばチップ間のスクライブエリアを利
用して電源および信号の供給用配線を多層配線技術を用
いて延設するようにしたので、エージングもしくはスク
リーニングの際に、テスト用チップ上のパッドにのみプ
ローブを接触させれば、他のすべてのＬＳＩチップに対
してテスト用信号を供給して動作させることができるの
で、ウェーハ状態での試験が可能になるとともに、全Ｌ
ＳＩチップのパッドに対しプローブを当てる従来の方法
に比べて、プローブの数も数１０分の１または数１００
分の１に減らせるため、プローバの構造が簡単になり接
触不良も生じにくくなる。また、本来のＬＳＩチップ上
には何らテスト用の回路を設ける必要がないため、チッ
プサイズの増大もないという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
テスト用チップ上に設けられた電源パッドから他のチッ
プに対して電源電圧を供給するようにしているが、各Ｌ
ＳＩチップへの駆動信号のみテスト用チップから供給し
、電源電圧は各チップ（テスト用チップを含む）に設け
られた一対の電源パッドに直接供給するようにしてもよ
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である同一回路構成のチッ
プが複数個マトリックス状に配置されてなる通常の半導
体ウェーハに適用した場合について説明したが、この発
明はそれに限定されるものでなく、複数種類のチップが
同一ウェーハ上に形成されてなるいわゆるウェーハスケ
ールの半導体集積回路に利用することができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ＬＳＩのチップサイズを増大させたり複雑な
プローバを用いることなくウェーハ状態でのエージング
やスクリーニングが可能な半導体集積回路装置を実現す
ることができる。その結果、ＡＳＩＣ製品では開発期間
の短絡が可能となる。

【図面の簡単な説明】

第１図は本発明に係る半導体ウェーハの一実施例を示す
平面図、 第２図はウェーハ上のテスト用チップとＬＳＩチップの
一部を示す拡大平面図、 第３図（Ａ）、（Ｂ）はテスト用配線の端末処理の一例
を示す断面正面図、 第４図は従来の半導体ウェーハのスクライブ処理後の切
断部の状態を示す断面正面図である。 １・・・・半導体ウェーハ、２・・・・ＬＳ体チップ、
３・・・・テスト用チップ、４・・・・スクライブエリ
ア、２１，３５ａ、３５ｂ−電源パッド、４１・・・・
電源供給ライン、４２・・白信号供給ライン。 １図 第２図

Claims (1)

1. 【特許請求の範囲】 １、同一回路構成の複数のチップ領域がマトリックス状
   に配置されてなる半導体ウェーハにおいて、ウェーハ上
   の１または２以上の任意位置には外部から電源電圧もし
   くは信号を得るためのパッドを備え、他のチップ領域の
   回路を動作させるための駆動信号を与えるテスト用チッ
   プ領域が形成され、このテスト用チップ領域から他のチ
   ップ領域に対して上記駆動信号を供給する配線が延設さ
   れてなることを特徴とする半導体ウェーハ。 ２、上記テスト用チップ領域には、少なくとも外部から
   電源電圧を印加するためのパッドと、上記駆動信号を形
   成するための回路が形成されてなることを特徴とする請
   求項１記載の半導体ウェーハ。 ３、上記配線は、ウェーハ上の各チップ領域とチップ領
   域との間のスクライブエリアに沿って形成されているこ
   とを特徴とする請求項１または２記載の半導体ウェーハ
   。