KR970003728B1 - 반도체 웨이퍼 및 그의 제조방법과 반도체 장치 및 그의 테스트 보드 - Google Patents

Abstract

요약 없슴

Description

반도체 웨이퍼 및 그의 제조방법과 반도체 장치 및 그의 테스트 보드

본 발명은 반도체 장치와 반도체 웨이퍼의 테스트에 관한 것이고, 특히 번 인에 관한 것이다.

(선행 기술의 설명)

제21도는 선행기술의 반도체 장치(이하 "IC"라 함)를 보여주는 블록도이다. IC1은 VCC단자 2, GND단자 3, 입력단자 4, 그리고 출력단자 5를 포함한다. 상기 입력단자 4에 인가된 입력신호는 입력버퍼6 을 통하여 기능블록 7에 전달되고, 그곳에서 처리된다.

상기 기능블록 7은 상기 출력단자 5에 출력신호를 인가한다. 상기 VCC단자 2와 GND단자 3을 상기 기능블록 7에 연결하는 배선을 단순화를 위하여 생략되었다. 제22도는 선행기술의 스태틱(static)형 번 인 보드 9a를 보여주는 블록도이다.

번 인을 수행하기 위하여 번 인 보드 9a가 사용되는 경우에 상기 IC1은 패키지된 IC8의 형태로 번 인 보드 9a에 장착된다. 번 인 보드 9a는 VCC단자 10와 GND단자 11을 포함하고 IC1(IC8)은 번 인 보드 9a의 VCC단자 10와 GND단자 11에 각각 연결되는 VCC단자 2와 GND단자 3를 갖는다.

반면에 상기 IC1(IC8)은 VCC단자 10와 GND단자 11에 연결되는 입력단자 4를 가지며, 출력단자 5는 개방상태에 놓여진다. 번 인을 수행하는데 있어서, VCC단자 10와 GND단자 11 사이에는 실 동작시에서 보다 더 높으며 소자 파괴가 일어나지 않는 정도의 전위차가 인가된다.

이러한 방법으로 전체소자의 약 절반정도에 스트레스를 인가하여 초기 불량품을 조기에 제거시키기 위한 저압가속시험이 행해진다. 동시에 분위기 온도가 일반적으로 높게 설정되는 온도가속 테스트가 행해진다.

제23도는 다이나믹(dynamic)형 번 인 보드 9a를 보여주는 블록도인데, 스태틱(static)형 번 인 보드 9a와 달리, 교류신호 단자 13을 추가적으로 포함하고 있다.

상기 번 인 보드 9a와 유사하게 IC1 패키지 된 IC8 형태로 번 인 보드 9b에 장착된다. IC1(IC8)은 번 인 보드 9b의 VCC단자 10와 GND단자 11에 각각 연결되는 VCC단자 2와 GND단자 3를 가지며, 출력단자 5는 개방상태에 놓여진다.

상기 번 인 보드 9a와는 다르게 IC1(IC8)의 입력단자 4의 부분이 번 인 보드 9b의 VCC단자 10와 GND단자 11에 각각 연결될 뿐만 아니라 교류신호 단자 13에도 연결된다. 교류신호 단자 13은 외부 파형발생기 12에 연결된다.

다이나믹형 번 인에 있어서는, 기능블록 7이 더 효율적으로 작동하는 파형을 발생시키기 위하여 파형발생기 12가 부착되며, 입력단자 4의 일부에 이 파형을 인가함으로써 스트레스가 인가되는 소자의 수를 상당히 향상시킨다. 이러한 선행기술의 반도체 장치에 있어서, 입력 핀들의 숫자와 그들의 비치와 VCC단자와 GND단자의 배치는 패키지된 제품의 종류에 따라서 다르게 된다.

예를 들면, 그들이 외관상으로 완전히 같은 모양으로 패키지 되어 있어도, 다른 종류의 제품에 대하여는 번 인을 행하기 위하여 그 품종의 제품마다에 번 인 보드와 패키지된 반도체 장치와의 연결을 다르게 할 필요가 있다. 이것이 심지어 같은 모양인 패키지된 번 인 보드가 표준화될 수 없는 이유이며, 각각의 제품은 값비싼 번 인 보드와 파형발생기를 필요로하는 문제점이 된다.

이에 더하여, 종래의 번 인을 패키지된 제품에서 실시되었으며, 번 인을 복수의 칩들을 갖는 웨이퍼에서는 실시할 수 없는 문제점이 있다. 칩 공급(사용자에게 패키지가 않된 칩을 공급하는 것)에 대한 요구가 증가할지라도 칩상태에 있는 제품은 신뢰성을 충분히 보장할 수 없는 문제점이 있다.

(발명의 요약)

본 발명에 따르는 반도체 장치의 제1형태는 (a) 테스트의 대상이 되는 반도체 회로, (b) 통상 동작동안에 반도체 회로에서 입력신호를 받는 입력단자, (c) 통상 동작동안에 반도체 회로로 부터 출력신호를 받는 출력단자, (d)통상 동작동안에 반도체 회로에 소정의 전위를 인가하는 전원단자, (e) 입력단자와 반도체 회로 사이에 개입되어 테스트로 부터 통상 동작동안에 이르기 까지 그것의 동작을 스위칭하기 위한 모드 스위칭 회로를 포함한다.

그리고 모드 스위칭회로는, (e-1) 통상 동작동안에 입력단자에 주어진 입력신호를 반도체 회로에 인가하고, (e-2) 테스트동안에 반도체 회로에 소정의 고정치를 인가한다.

바림직한 것은, 모드 스위칭회로가 테스트동안에 활성화되고, 통상 동작동안에 비활성화되는 테스트신호를 받는다. 바람직한 것은, 입력단자가 제1과 제2의 입력단자들을 포함하고, 소정의 고정치는 제1과 제2의 고정치를 포함하며, 모드 스위칭회로는 (e-3) 테스트동안에 제1입력단자에 인가되는 신호값에 관계없이 제1고정치를 출력하기 위한 제1게이트를 포함하고 (e-4) 테스트동안에 제2입력단자에 인가되는 신호값에 관계없이 제2고정치를 출력하기 위한 제2게이트를 포함한다.

바람직한 것은, 테스트신호는 활성화될 때 제1고정치를 가지며 그렇지 않은 경우에 비활성활될 때 제2고정치를 갖는다. 바람직한 것은, 제1과 제2고정치는 각각 논리 값 "1"과 "0"에 상당하며, (e-2-1) 제1게이트는 제1입력단자에 연결되는 제1입력단과, 테스트신호를 받는 제2입력단과, 제1입력단에 인가되는 논리 값의 논리적 곱을 출력하는 출력단과 반도체 회로에서 테스트신호의 변환된 논리 값, 그리고 (e-3-1) 제2게이트는 제2입력단자에 연결되는 제1입력단과, 테스트신호를 받는 제2입력단과, 반도체 회로에서 제1입력단과 제2입력단의 논리 값의 합을 출력하는 출력단을 포함한다.

본 발명에 따른 반도체 장치의 제1형태에서, 모드 스위칭 장치는 반도체 회로 테스트동안에 입력단자에 인가되는 전위차에 무관하게 반도체 회로에 소정의 고정치를 인가한다. 이와 같이, 테스트는 입력단자의 연결에 관계없이 대략적으로 실행될 수 있다. 그러므로, 만일 반도체 장치의 전원단자의 핀 배열이 단순하게 고정되면, 테스트 보드는 각각의 패키지의 기초위에 표준화될 수 있다.

본 발명에 대한 반도체 장치의 제2형태에 따르면, 입력단자는 제1형태의 반도체 장치보다 제3입력단자를 더 포함하고, 반도체 장치는 (f) 테스트동안에 제3입력단에 인가된 신호값에 무관하게 소정의 교류신호를 출력하기 위하여, 제3입력단자와 반도체 회로 사이에 개입된 신호발생수단을 더 포함한다.

바람직한 것은 신호발생수단은 (f-1) 소정의 교류신호를 출력하기 위한 파형발생기와, (f-2) 테스트신호가 활성화될 때 파형발생기로 부터 반도체 회로에 출력을 인가하기 위하여 그렇지 않으면 테스트신호가 비활성활될 때 제3입력단에서 받은 신호를 인가하기 위하여, 파형발생기에 연결되어 테스트신호를 받는 셀렉터를 포함한다.

바람직한 것은, 신호발생수단은 (f-3) 파형발생기에 테스트 동안 소정의 교류신호의 기초가 되는 기초 신호를 인가하기 위한 발진기를 더 포함한다. 바람직한 것은, 파형발생기는 그동안에 ROM을 내장한다.

본 발명에 따르는 반도체 장치는 제2의 형태에서, 신호발생수단은 테스트 동안 입력단자에 인가되는 전위에 무관하게 반도체 회로에 소정의 교류신호를 인가한다. 이와 같이, 어떤 입력단자에 연결되는 테스트 보드의 어느 단자를 가지고 테스트가 적절하게 시행될 수 있으며, 추가적으로 장치의 모든 기능에 대하여 통상적으로 요구되는 신호발생수단이 필요없게 된다.

특히, 각각의 장치에 대한 각각의 기능에 적합한 파형은 그안에 ROM을 포함하는 발진기와 파형발생기를 삽입시킴으로서 프로그램될 수 있다. 그러므로, 외부적으로 연결되는 신호발생수단이 불필요하다. 추가적으로, 서로 기능이 다른 반도체 장치의 테스트는 동일한 테스트 보드에서 수행 될 수 있다.

본 발명에서 반도체 장치이 제3형태에 따르면, 신호발생수단은 제2형태의 반도체 장치보다 (f-4) 발진기와 파형발생기 사이에서 연결되는 발진기와 파형발생기의 동작을 확인하기 위한 확인수단을 더 포함한다. 바람직한 것은, 확인수단은 (f-4-1) 파형발생기의 동작을 확인하는 제1확인부와, (f-4-2) 발진기의 동작을 확인하는 제2확인부를 포함한다.

바람직한 것은, 제1확인부(f-4-1-1) 테스트신호가 활성화될 때 발진기의 출력을 파형발생기에 인가하고, (f-4-1-2) 테스트신호가 비활성화될 때 파형발생기에 외부로 부터 인가하기 위한 외부신호단자를 가진다; 외부신호에 기초한 출력이 인가되는 제1모니터 단자를 포함하는 파형발생기.

바람직한 것은, 제2확인부는 (f-4-1-2) 테스트신호가 활성화될 때 발진기의 출력을 순차적으로 저장하기 위한 시프트 레지시터와, (f-4-2-2) 시프트 레지스터의 출력을 확인하기 위한 제2모니터 단자를 포함한다.

본 발명에 따르는 반도체 장치의 제3의 형태에서, 확인수단은 파형발생기와 발진기 둘다의 동작을 검사할 수 있다. 더욱이 테스트에서 요구되는 교류신호가 인가되지 않는 반도체 장치를 배제시킴으로서, 고신뢰성을 갖는 테스트가 얻어질 수 있다.

특히 제2확인부에서 시프트 레지스터는 발진기로 부터 출력단이 여러 차례 검출된 후에 그것의 출력을 제2모니터 단자에 인가하며, 그래서 테스트에 대한 의존성이 확인될 수 있다. 그러므로 확인수단은 신호발생수단의 동작을 검사하며, 결과적으로 신뢰성이 높은 테스트가 수행될 수 있다.

본 발명에서 반도체 장치의 제4형태에 따르면, 반도체 장치는 반도체 장치의 제3형태보다 (g) 출력단자에 연결된 제1퓨즈를 더 포함한다.

바람직한 것은, 반도체 장치 (h) 그안에서 테스트신호가 흐르는 것을 허용하는 모드 스위칭 회로에 연결된 제2퓨즈를 더 포함한다. 바람직한 것은, 반도체 장치는 (i) 제2퓨즈에 연결된 제1배선과, (j) 제1배선에 테스트신호를 전달하기 위한 제2배선을 더 포함한다. 바람직한 것은, 상기 테스트는 번 인이다.

본 발명에 따르는 반도체 장치의 제4의 형태에서, 퓨즈에서 밀 규정된 전류흐름이 그것에 관하여 퓨징시키기 때문에, 전원단자에서 초과전류가 흐르는 그러한 바람직하지 않는 반도체 장치는 자연적으로 테스트되지 않으며, 테스트의 개선에서 그러한 반도체 장치를 제거하기 위한 공정에 대한 어떤 특별한 필요성이 없다.

그러므로 초과전류가 그안에서 흐르는 잘못된 기능에서 변수를 갖는 반도체 장치는 자연적으로 테스트의 대상에서 제거된다. 전원단자는 테스트동안에 소정의 전위로 부터 반도체 회로에 전위차를 인가할 수 있으며, 반도체 장치는 (k) 활성과 비활성이 전원단자의 전위에 달려있는 테스트신호를 출력하기 위하여 전원 단자에 연결된 전압검출회로를 더 포함한다.

그러므로 전압검출회로는 출력단자의 전위에 의존하는 테스트신호를 출력하며, 새로운 테스트 단자를 제공하는 것이 불필요한다.

본 발명은 또한 반도체 웨이퍼도 관련되며(directed), 거기에서 제1형태는 (a) 복수개의 반도체 장치와, (a-1) 테스트 대상이 되는 반도체 회로와, (a-2) 통상 동작동안에 반도체 회로에 입력신호를 받는 입력단자와, (a-3) 통상 동작동안에 반도체 회로로 부터 출력신호를 받는 출력단자와, (a-4) 통상 동작동안에 반도체 회로에 소정의 전위를 인가하는 전원단자와, (a-5) 입력단자와 반도체 회로 사이에 개입되고 테스트신호에 의존하는 그것의 동작을 스위칭하기 위하여 테스트동안에 활성화된 테스트신호를 받고 통상 동작 동안에는 비활성화된 테스트신호를 받는 모드 스위칭 회로와, (a-6) 공통으로 복수의 반도체 장치의 제1배선을 연결하는 제2배선과, (b) 공통으로 복수의 반도체 장치의 제1배선을 연결하는 제2배선과, 거기에서 모드 스위칭 회로는 (a-5-1) 통상 동작 동안에 입력단자에 인가된 입력신호를 반도체 회로에 인가하고, (a-5-2) 테스트동안에 반도체 회로의 소정의 고정치를 인가하는 것을 포함한다. 바람직한 것은, 제1배선은 제1퓨즈를 포함한다.

본 발명에 따르는 반도체 웨이퍼의 제1형태에 있어서, 제2배선은 공통으로 모두 스위칭 회로에 복수개의 반도체 장치를 통하여 테스트신호를 인가하기 위하여 사용되는 제1배선을 연결하며, 그래서 칩내에서 복수개의 반도체 장치는 웨이퍼의 상태로 테스트될 수 있다. 그러므로 칩내에 있는 복수개의 반도체 장치는 웨이퍼의 상태로 유지되어 테스트될 수 있다.

제1형태에 기초하는 반도체 웨이퍼의 제2형태에 따르면, 입력단자는 교류신호단자를 포함하며, 반도체 웨이퍼는 (c) 복수개의 반도체 장치를 서로 분리하는 다이싱 라인과, (d) 교류신호단자와 반도체 회로 사이에 개입되어 테스트동안에 교류신호단자에 인가되는 신호값에 관계없이 소정의 교류신호를 출력하며, 다이싱 라인에서 형성되는 신호발생수단을 포함한다.

바람직한 것은, 반도체 웨이퍼는 (e) 신호발생수단과 반도체 회로 사이에 개입되어 있는 제2퓨즈를 더 포함한다. 바람직한 것은, 신호발생수단은 (d-1) 소정의 교류신호를 출력하기 위한 파형발생기와, (d-1) 파형발생기에 연결되는 셀렉터와, 테스트신호를 받는 것과 테스트신호가 활성화될 때 파형발생기의 출력을 반도체 회로에 인가하는 것과, 테스트신호가 비활성화될 때 교류신호단자에 인가되는 신호를 포함한다.

바람직한 것은, 신호발생수단은 (d-3) 테스트동안에 파형발생기에 있어서, 소정의 교류신호의 기초가 되는 기초신호를 인가하기 위한 발진기를 더 포함한다. 바람직한 것은, 신호발생수단은 (d-4) 발진기와 파형발생기의 동작을 확인하기 위하여 발진기와 파형발생기 사이에서 연결되는 확인 수단을 더 포함한다.

본 발명에 따르는 반도체 웨이퍼의 제2형태에 있어서, 신호발생수단이 테스트동안에 교류신호단자에 인가되는 신호값에 무관하게 소정의 교류신호를 출력하기 때문에, 장치의 각 기능에서 요구되는 파형발생기가 필요없게 된다.

더하여 신호발생수단을 다이싱 라인에서 만들어지며, 그래서 칩내에서 복수개의 반도체 장치의 테스트를 집적도의 저하없이 행할 수 있다. 본 발명에서의 반도체 웨이퍼의 제2형태에 관련된 교류신호단자는 본 발명의 반도체 장치의 제2형태에서 제3입력단자에 상당한다.

본 발명은 또한 (a) 복수의 반도체를 각각 형성하는 것과, (a-1) 테스트를 대상으로하는 반도체 회로를 갖는 것과, (a-2) 통상 동작동안에 반도체 회로에 입력신호를 받는 입력단자와, (a-3) 통상 동작동안에 반도체 회로로 부터 출력신호를 받는 출력단자와, (a-4) 통상 동작동안에 반도체 회로에 소정의 전위를 인가하는 전원단자와, (a-5) 테스트신호에 의존하는 동작을 스위칭하기 위하여, 입력단자와 반도체 회로 사이에 개입되어 테스트동안에 활성화된 테스트신호를 받고 통상 동작동안에는 비활성화된 신호를 받는 모드 스위칭 회로와, (a-6) 모드 스위칭 회로에 테스트신호를 인가하기 위한 퓨즈와, (b) 공통으로 복수개의 반도체 장치의 제1배선을 연결하는 테스트 배선을 형성하는 것과, (c) 복수개의 반도체 장치에서 테스트를 실시하는 것이다.

거기에서 모드 스위칭 회로는 (a-5-1) 통상 동작동안에 반도체 회로에서 입력단자에서 받는 입력신호를 인가하며, (a-5-2) 테스트동안에 반도체 회로에 소정의 고정치를 인가하는 것을 포함하는 반도체 웨이퍼를 제조하는 방법에 관한 것이다.

바람직한 것은, 반도체 웨이퍼를 제조하는 방법은 (d) 선택적으로 테스트 배선을 제거함으로써 테스트 배선이 공정 (c)후에 테스트 배선과 퓨즈의 접합부에 남겨지도록 하는 공정을 더 포함한다.

바람직한 것은, 반도체 웨이퍼를 제조하는 방법은 (f) 보호막을 형성하는 공정과, (g) 입력단자와 출력단자를 노광시키는 공정을 더 포함한다.

본 발명에 의한 반도체 웨이퍼를 제조하는 방법에 있어서, 공통으로 복수개의 반도체 장치를 통하여 모드 스위칭 회로에 테스트신호를 인가하는 퓨즈를 연결하기 위하여 테스트 배선이 형성되기 때문에, 함께 테스트되는 칩내에 복수개의 반도체 장치를 갖는 반도체 웨이퍼가 얻어질 수 있다.

본 발명에 의한 반도체 웨이퍼를 제조하는 방법에 관련된 테스트 배선은 본 발명에서의 반도체 웨이퍼의 제1형태에 연관된 제2배선에 상단한다. 특히 테스트가 시행된 후에, 테스트 배선의 선택적 식각 때문에 서로 칩을 분리하는데 원하지 않는 단락(short-circuit)이 일어나지 않는다.

그렇지 않으면 퓨즈를 자르기 위하여 레이저를 사용하는 것이 반도체 웨이퍼에서 금속배선을 식각하는데 요구되는 공정들이 감소되어도 칩들을 분리하는데 있어서 이떤 원하지 않는 단락도 일어나지 않는다. 본 발명의 반도체 웨이퍼를 제조하는 방법에 일치하여, 칩에서 복수개의 반도체 장치들이 테스트가 실시될 수 있다. 특히 테스트의 종료후에 퓨즈를 자르면(trim) 다이싱 후에 원하지 않는 단락을 피할 수 있다.

본 발명에 또한 반도체 장치의 테스트 보드에 관한 것이며, 그것에 의한 제1형태는 (a) 테스트 대상이 되는 반도체 회로와, (b) 통상 동작동안에 반도체 회로에 입력신호를 받는 입력단자, (c) 통상 동작동안에 반도체 회로로 부터 출력신호를 받는 출력단자와, (d)통상 동작동안에 반도체 회로에 소정의 전위를 인가하는 전원단자, (e) 테스트신호에 의존하는 그것의 동작을 스위칭하기 위하여, 입력단자와 반도체 회로 사이에 개입되어 테스트동안에는 활성화되고 통상 동작동안에는 비활성화되는 테스트신호를 받는 모드 스위칭 회로와, (f) 모드 스위칭 회로에 테스트신호를 인가하기 위한 퓨즈와, (e-1) 통상 동작동안에 반도체 회로에서 입력단자에 입력신호를 인가하기 위한 모드 스위칭 회로와, (e-2) 테스동안에 반도체 회로에 소정의 고정치를 인가하는 모드 스위칭 회로를 갖는 반도체 장치에서 테스트를 실시하는 것이다.

그리고 반도체 장치의 테스트 보드는 전원단자에 단지 테스트 전위를 인가하기 위한 테스트 전원단자를 포함한다.

본 발명에 따르는 테스트 보드의 제1형태에서, 테스트 전원단자는 반도체 장치의 전원단자에 단지 테스트 전위를 인가하며, 그래서 반도체 장치의 다른 입력단자의 배치는 테스트의 시행에 영향을 미치지 않는다.

본 발명의 제2형태에 있어서, 반도체 장치의 테스트 보드는 (a) 테스트 대상이 되는 반도체 회로와, (b) 통상 동작동안에 반도체 회로에 입력신호를 받는 입력단자와, (c) 통상 동작동안에 반도체 회로로 부터 출력신호를 받는 출력단자와, (e) 테스트동안에는 활성화되고 통상 동작동안에는 비활성화되는 테스트신호를 받는 테스트 단자와, (f) 테스트신호에 의존하는 그것이 동작을 스위칭하기 위하여, 입력단자와 반도체 회로 사이에 개입되어 있는 모드 스위칭 회로와, (g) 모드 스위칭 회로에 테스트신호를 인가하기 위한 퓨즈와, (f-1) 통상 동작동안에 반도체 회로에서 입력단자에 입력신호를 인가하기 위한 모드 스위칭 회로와, (f-2) 테스트동안에 반도체 회로에 소정의 고정치를 인가하는 모드 스위칭 회로를 갖는 반도체 장치에서 테스트를 수행하기 위한 것이다. 그리고 테스트 보드는 전원단자와 테스트 단자에 단지 테스트 전위를 인가하기 위한 테스트 전원단자를 포함한다.

본 발명에 따르는 테스트 보드의 제2형태에서, 테스트 전원단자는 반도체 장치의 전원단자와 테스트 단자에 단지 테스트 전위를 인가하며, 그래서 반도체 장치의 다른 입력단자의 배치는 테스트의 시행에 영향을 미치지 않는다.

본 발명에 따르는 테스트 보드의 제1형태와 제2형태에서, 거기에서 입력 배선을 요구하지 않고, 간단하고 낮은 가격에 제작되는 테스트 보드는 각각의 패키지의 기초(basis)에서 표준화될 수 있다.

따라서 각각이 패키지에서 테스트 보드가 표준화될 수 있고, 상기 테스트 보드를 만드는 공정이 표준화될 수 있는 반도체 장치를 제공하는 것과, 웨이퍼 상태에서 테스트를 할 수 있는 반도체 웨이퍼와 그것을 위해 적절한 제조방법을 제공하는 것이 본 발명의 목적이다.

본 발명에 대한 여러 가지 대상들과 모양들과 형태들과 장점들은 본 발명에 대한 관련된 도면돠 결합하여 실시되는 다음의 자세한 설명으로 부터 더욱 명백해질 것이다.

제1도와 제2도는 본 발명에 있어서 제1실시예를 보여주는 블록도.

제3도와 제4도는 본 발명에 있어서 제2실시예를 보여주는 블록도.

제5도는 본 발명에 있어서 제3실시예를 보여주는 블록도.

제6도와 제7도는 본 발명에 있어서 제4실시예를 보여주는 블록도.

제8도와 제9도는 본 발명에 있어서 제5실시예를 보여주는 평면도.

제10도와, 제11도 그리고 제12도는 본 발명에 있어서 제6실시예를 보여주는 평면도.

제13도는 본 발명에 있어서 제7실시예를 보여주는 순서도.

제14도는 본 발명에 있어서 제7실시예를 보여주는 평면도.

제15도에서 제18도까지의 본 발명에 있어서 제7실시예의 공정 단계를 차례로 보여주는 단면도.

제19도는 본 발명에 있어서 제7실시예를 보여주는 평면도.

제20도는 본 발명에 있어서 제8실시예를 보여주는 블록도.

제21도와, 제22도 그리고 제23도는 선행기술을 보여주는 블록도.

*도면의 주요부분에 대한 부호의 설명*

4a,4b,4c : 입력단자7 : 기능 블록

14 : 번 인 보드 설정단자15 : 모드 스위칭회로

17 : 발진기18 : 파형 발생기

19 : 셀렉터22 : ROM

23 : 어드레스 발생회로25a : 배선

26 : 콘택홀27 : 퓨즈

30 : 다이싱라인34 : 외부 클럭 입력단자

36 : 파형발생기 모니터단자37 : 시프트 레지스터

38 : 발진기 모니터 단자

(우선의 실시예의 설명)

<제1 실시예>

제1도는 본 발명에 따르는 반도체 장치인 IC100의 구성을 나타내는 블록도이다. IC100은 VCC단자 2와 GND단자 3과 입력단자 4a와 4b그리고 출력단자 5 그리고 더하여 그것은 번 인 보드 설정단자 14를 포함한다. 입력단자 4a와 4b에 주어진 입력신호는 모드 스위칭회로 15를 거쳐서 기능 블록 7에서 처리된다.

기능블록 7은 출력단자 5에 출력신호를 인가한다. 간단히 하기 위하여 VCC단자 2와 GND단자 3과 기능 블록 7은 생략되었다. 모드 스위칭회로 15는 입력단자 4a와 번 인 보드 설정단자 14에 연결되는 두 개의 입력을 갖는 16a 게이트와, 입력단자 4b와 번 인 보드 설정단자 14에 연결되는 두 개의 입력을 갖는 16b 게이트의 그룹으로 구성된다. 번 인 보드 설정단자 14는 IC100을 테스트 하기위한 번 인 보드(후술하는)로 부터 테스트신호를 받는다.

번 인이 실행될 때, 테스트신호는 논리 HIGH를 가정하고 그렇지 않은 경우에는 논리 LOW를 가정한다. 게이트 16a는 각각 번 인 보드 설정단자 14에 대하여 논리반전을 행하고 논리 곱 AND를 만들기 위하여 입력단자 4a에 인가되는 논리는 기능블록 7에 그것을 인가하기 위하여 LOW에 등가적으로 고정된다.

게이트 16a의 각각은 논리 합 OR를 만들기 위하여 번 인 보드 설정단자 14와 입력단자 4b에서 받은 신호를 조합한다. 그러므로 번 인을 실시하는 경우에 입력단자 4a에 인가되는 논리는 기능블록 7에 그것을 인가하기 위하여 HIGH에 등가적으로 고정된다. 반면에 번 인을 행하지 않는 경우에는 입력단자 4a와 4b에 주어진 신호, 현상태의 논리를 유지하며, 기능 블록 7에 인가된다.

제2도는 본 발명에 따르는 반도체 장치의 테스트보드인 번 인 보도 90과 IC100을 패키징한 CI81과의 접속을 표시한다. 각각의 IC100(81)의 VCC단자 2와 GND단자 3는 번 인 보드 90의 VCC단자 10과 GND 단자 11에 각각 연결되고, 출력단자 5는 개방상태에 놓여진다. 번 인 보드 90의 VCC단자 10과 GND단자 11에 주어진 전위차는 통상에 사용되는 경우에 IC00(81)의 VCC단자 2와 GND단자 3에 주어지는 전위차보다 더 높으나 번 인 테스트가 실행되기 위하여 소자파괴가 일어나지 않을 정도로 분위기 온도를 높인다.

상술한 바와 같이 구성된 IC100에 번 인을 행하는 경우 입력단자 4a와 4b에 입력되는 신호에 관계없이 번 인 보드 설정단자 14에 테스트신호를 인가하는 것만으로 기능블록 7에 소정의 논리를 인가하는 것이 된다.

테스트신호에 관계없이 논리 HIGH가 인가되므로, 번 인 보드 설정단자 14는 공통으로 VCC단자 2에 연결된다. 따라서 번 인을 행하는 경우에 사용하는 번 인 보드는 어떤 입력단자와도 연결될 필요가 없다

IC81의 VCC단자 2와 GND단자 3와 번 인 보드 설정단자 14의 핀배치가 표준화되고 결정되면, 입력단자 4a와 4b의 다른 핀배치에 의하지 않고 번 인이 실시된다.

이와 같이 IC100을 사용하여 번 인 보드 90이 각 패키지에서 표준화 될 수 있다. 더구나 IC100은 번 인 하지 않을 경우, 입력단자 4a와 4b에 대한 신호입력은 현 상태를 유지하며 기능블록 7에 인가된다. 그래서 그것은 통상의 소자로 사용될 수 있다.

<제2 실시예>

제3도는 본 발명에 따르는 반도체 장치인 IC101의 구성을 나타내는 블록도이다. IC101은 제1 실시예에서 설명한 IC100에 입력단자 4c와 발진기 17과 파형발생기 18과 셀렉터 19가 더 추가된 구성을 가지고 있다.

제3도에서, 발진기 17은 번 인 보드 설정단자 14에서 얻어지는 테스트신호의 논리가 LOW일 때는 발진을 정지하고, 논리가 HIGH일 때는 발진을 한다. 발진기 17로 부터 출력을 받는 파형발생기 18은 셀렉터 19의 A입력에 다이나믹 번 인을 위한 소정의 교류신호를 인가한다.

셀렉터 19는 입력단자 4c에 연결되는 B입력을 갖는다. 셀렉터 19는 테스트신호의 논리가 LOW일 때는 입력단자 4c의 입력신호를, HIGH일 때는 파형발생기 18로 부터 소정의 교류 신호출력을 각각 선택하여 출력한다.

따라서 IC101은 IC100과 같이 번 인을 행하는 경우에는 입력단자 4a와 4b에 주어진 논리를 각각 등가적으로 LOW와 HIGH로 고정시켜 기능블록 7에 그들을 인가하는 것 뿐만 아니라, 입력단자 4c에 인가된 신호에 관계없이 기능블록 7에 소정의 교류신호를 인가한다.

이와 같은 구성을 갖는 IC101에 관하여는 단지 VCC단자 2와 GND단자 3와 번 인 보드 설정단자 14의 핀배치가 표준화되고 결정되면, 입력단자 4a와 4b와 4c의 다른 핀배치에 의하지 않고 다이나믹 번 인이 실시된다. 따라서 IC100을 사용하는 경우와 유사하게, 번 인 보드 90이 각 패키지에서 표준화 될 수 있다.

더구나 소정의 교류신호가 번 인 보드 90에 외부적으로 도입되는 것이 불필요하기 때문에, 거기에 연결되는 외부 단자와 파형발생기는 필요하지 않다. 즉 단일 번 인 보드 90은 스태틱 번 인과 다이나믹 번 인 두가지를 수행하는데 이용될 수 있다.

제4도는 파형발생기 18의 구성을 보여주는 블록도이다. 발진기 17의 출력은 클럭 입력단자 20을 통하여 ROM 어드레스 발생회로 23에 인가된다. ROM(Reak Only Memory)22는 ROM 어드레스 발생회로 23에 연결되어 ROM 어드레스 발생회로 23에서 지정된 어드레스를 따라서 그 안에 저장된 값을 순차적으로 ROM출력단자 21에 인가한다.

이와 같이 파형발생기 18에 ROM 22를 내장시키는 것에 의해 각 IC101의 기능에 적합한 파형을 프로그래밍해두는 것이 된다. 따라서 동일한 패키지가 사용되고, VCC단자 2와 GND단자 3와 번 인 보드 설정단자 14의 핀배치가 표준화되고 결정되면, 다른 기능을 행하는 기능블록 7을 소우하는 복수의 IC101을 번 인 보드 90을 사용하여 동시에 테스트하는 것이 가능하다.

<제3 실시예>

제5도는 본 발명에 따른 반도체 장치인 IC102의 구성을 보여주는 블록도이다. IC102는 제1 실시예에서 설명된 IC100의 구성에 퓨즈 27이 추가된 배치를 갖는다. 퓨즈 27은 VCC단자 2에 연결되어 있기 때문에, 규정전류가 흐르면 용단하고, VCC단자 2로 부터 기능블록 7에 인가되는 전위가 차단된다.

규정전류가 흐르는 것은 초과전류가 요구되는 불량요인이 IC102에 있는 것을 의미하고, 그러한 IC102은 번 인을 실시할 필요가 없다. 퓨즈 27을 설치하는 것에 의해, 어떤 불량요인을 갖는 IC102는 자연적으로 배제되어, 그러한 미확인 IC102를 제거하는 추가의 공정이 필요하지 않게 된다.

제1 실시예에서 설명한 것처럼, 번 인 동작 동안에(제2도) 번 인 보드 설정단자 14가 공통으로 VCC단자 2에 연결되기 때문에, 제5도에 나타낸 것처럼 번 인 보드 설정단자 14와 모드 스위칭회로 사이에 퓨즈 27을 설치하는 것은 제3 실시예의 효과를 증가시키는 것이 된다.

<제4 실시예>

제6도는 본 발명에 따른 반도체 장치인 IC103의 구성을 보여주는 블록도이다. IC103은 제2 실시예에서 설명한 IC101 구성에 체크회로 50, 외부 클럭 입력단자 34, 발진기 모니터단자 38, 파형발생기 모니터단자 36이 추가된 구성을 갖는다.

체크회로 50은 발진기 17과 파형발생기 18 사이에 그들의 각각의 동작들을 검사하기 위하여 설치되며, 그 결과는 각각 발진기 모니터단자 38, 파형발생기 모니터단자 36에서 확인할 수 있다.

제7도는 체크회로 50, 발진기 17과 파형발생기 18 및 그 근방의 연결관계를 나타내는 블록도이다. 체크회로 50은 셀렉터 19와 n단 시프트 레지스터37로 구성되어 있다. 셀렉터 19는 각각 외부 클럭 입력단자 34와 발진기 17에 연결된 B입력과 A입력을 가지며, Y출력은 파형발생기 18에 연결된다.

시프트 레지스터 37은 발진기 17와 발진기 모니터단자 38 상이에 직렬 단자 접속인 플립플롭으로 구성된다. 파형발생기 모니터단자 36은 파형발생기 18에 연결된다. 만일 번 인 보드 설정단자 14에 인가된 테스트 신호의 논리가 HIGH이면 번 인이 시행되고 발진기 17의 동작이 검사되며, 논리가 LOW이면, 통상 동작이 시행되고 파형발생기 18의 동작이 검사된다. 우선 번 인 보드 설정단자 14의 논리가 LOW일 때, 셀렉터 19는 외부 클럭 입력단자 34에서 받은 외부 클럭을 파형발생기 18에 인가하기 위하여 B입력을 선택한다.

이 외부 클럭에 동기하여 파형발생기 18은 동작한다. 따라서 번 인을 행하지 않는 경우에 있어서, 외부 클럭 입력단자 34에 외부에서 테스트를 접속하는 것에 의해 이 외부 클럭을 인가하고 파형발생기 모니터단자 36에서 파형발생기 18의 동작을 확인하는 것이 가능하다.

사실 IC103이 통상의 소자로 사용될 때 파형발생기 18을 동작시키는 것이 불필요하며, 외부 클럭은 외부 클럭 입력단자 34에 인가되지 않아도 된다. 그리고나서 번 인 보드 설정단자 14에 인가되는 테스트신호의 논리가 HIGH이면, 셀렉터 19는 발진기 17로 부터 파형발생기 18에 출력을 인가하기 위하여 A입력을 선택한다.

그러나 테스트신호의 논리가 LOW이면, 발진기 17은 중단하고, 시프트 레지스터 37은 초기화되며, 발진기 모니터단자 38은 LOW레벨을 출력한다. 테스트신호의 논리가 LOW에서 HIGH로 변화할 때, 발진기 17은 동작하기 시작하며, 제1단계 플립플롭의 논리가 발진기의 출력의 최초의 상승 끝단과 일치하여 LOW에서 HIGH로 변화한다. 발진기 17의 출력의 두 번째 상승에서, 논리 HIGH가 두 번째 단계 플립플롭으로 전파해가며, 발진기 17의 출력의 n번째 상승에서, 논리 HIGH가 n번째 단계 플릅플롭으로 전파한다.

발진기 모니터단자 38은 LOW에서 HIGH로 변화한다. 따라서 발진기 모니터단자 38의 논리를 모니터하여 두면 상당한 시간 경과후에 논리 HIGH가 나타나는가에 의해 발진기 17의 불량 여부를 확인할 수 있다.

시프트 레지스터37이 많은 단계의 플립플롭으로 구성되기 때문에, 발진기의 불량여부는 보다 확실하게 검출할 수 있지만, 과거의 경험에 의거하여 단수를 줄이는 것도 가능하다. 번 인에서 파형발생기 18은 출력단자 35로 부터 기능블록 7에 인가하기위하여 소정의 교류신호를 발생한다.

<제5 실시예>

제1도 내지 제4도 실시예에 있어서는, 반도체 장치를 패키징한 후 번 인에 관한 실시예를 설명하였다. 그러나 본 발명에 따르는 반도체 웨이퍼에 관해서, 칩 상태에서 번 인을 행하는 것이 가능하다. 우선 제3 실시예에서 설명한 IC102와 유사한 근성을 갖는 IC102a를 반도체 웨이퍼 24에 형성한 경우에 관하여 설명한다.

IC102와 IC102a의 차이점은 나중에 설명한다. 제 8도는 본 발명에 따르는 반도체 웨이퍼 24의 구성을 보여주는 개략도이다.

반도체 웨이퍼 24위에, 복수의 ICs 102a 다이싱라인 30에 의해 서로 분리되어 형성되었다. 반도체 웨이퍼 24에서, 금속배선 25a는 제8도에 보여지는 것처럼 ICs 102a가 형성된 표면위에 형성된다. ICs 102a 각각은 IC102에 비교하여 번 인 보드 설정단자 14가 없으나, 금속배선 25a를 가지고 있다.

금속배선 25a는 제5도에서 설명한 번 인 보드 설정단자 14에 상당하며, 테스트신호를 받는다. 금속배선 25a는 콘택홀 26을 경유하열 복수의 ICs 102a에 공통으로 연결된다. 제9도에서, 콘택홀 26과 그 근방에 대한 확대도는 금속배선 25a와 IC102 사이에 연결관계를 예로 나타내고 있다.

금속배선 25a는 배선 29a를 경유하여 퓨즈 27에 연결된다. 칩내에서 생기고 있는 전위 VCC는 배선 29a를 경유하여 퓨즈 27에 인가된다. 금속배선 25a와 배선 29a 사이에서 연결은 콘택홀 26에 있으며, 반면에 퓨즈 27은 맞은편 단자의 연결은 콘택홀 28에 있다. 패드 60은 제5도에 나타낸 입력단자 4a와 4b 그리고 출력단자 5에 상당하는 전극이다.

배선 29a와 29b와 퓨즈 27과 패드 60은 반도체 웨이퍼 24의 기판 24a의 한쪽 면에서 형성되며, IC102a의 일부를 구성한다. 제8도에 되돌아가서, 금속배선 25a는 반도체 웨이퍼 24에서 형성되는 모든 IC102a를 공통으로 연결하며, 그래서 테스트신호는 금속배선 25a에서 어느곳에도 인가될 수 있다. 다른 고정된 전위는 기판 24a의 다른(reverse)면에 인가될 수 있다.

만일 반도체 웨이퍼 24가 장착되는 스테이지가 도전성이 있다면 그러한 동작을 실행시키는 것이 가능하다. 예컨데 기판 24a 가 P형 기판이라면, 전위 VCC는 금속배선 25a에 인가될 수 있고 전위 GND(접지)는 반대 방향으로 부터 기판 24a에 인가될 수 있다.

만일 기판 24a가 N형 기판이라면, 그것들에 인가되는 전위는 역방향이 될 수 있다. 따라서 반도체 웨이퍼 24에서 ICs 102a는 칩 상태에서 즉 패키지하지 않고도 번 인이 행해진다. 번 인 후, 이러한 ICs 102a들이 다이싱 라인 30을 따라서 서로 분리된다. 결과적으로, 금속배선 25a는 각 ICs 102a의 단면에 노정되기 때문에, 배선 25a에 의해 원하지 않는 단락이 예상된다.

이것을 피하기 위하여, 퓨즈 27을 절단함으로써 ICs 102a와 배선 25a 사이에서 통로(path)가 차단된다. 퓨즈 27의 절단(trimming)에 레이저를 사용하면, 금속식각의 공정을 늘리지 않고 절단이 가능하다. 퓨즈 27은 다이싱 라인 30 위에 놓여도 된다.

<제6 실시예>

본 발명에 따른 반도체 웨이퍼는 제2 실시예에서 설명한 IC101에 발진기 17과 파형발생기 18이 더 구비된 경우에도 적용될 수 있다. 제10도는 본 발명에 따른 반도체 웨이퍼의 콘택홀 26과 그 근방을 나타내는 확대도이다.

제10도에서 보여주는 구성은 발진기 17과 파형발생기 18이 다이싱 라인 30위에 부가되어 있다. 그들은 배선 25b와 29c를 거쳐 배선 29b에 연결된다. 배선 25b와 29c는 발진기 17과 파형발생기 18에 전원을 공급하기 위하여 배치된다.

반도체 웨이퍼 24는 제2 실시예에서 설명한 것처럼 칩 상태에서, 즉 패키지 없이 칩에서 다이나믹 번 인이 행해진다. 통상 동작에서 발진기 17과 파형발생기 18는 불필요하고, 번 인이 완료된 후 소실되어도 상관 없다. 따라서 그들은 다이싱 라인 30이나 나중에 잘려 없어지는 부분에 위치하며, 그래서 IC 집적도의 감소를 회피할 수 있다.

이 실시예에 있어서도, 퓨즈 27을 절단(trimming)함으로서, 다이싱 라인 30을 절단시킴으로서 노광되는 배선 25에 야기되는 원하지 않는 단락을 회피할 수 있다. 더구나 파형발생기 18의 출력단 35나 배선 29c의 도중에 퓨즈 27을 설치하면, 다이싱 라인 30을 절단시킴으로서 노광되는 이러한 배선들에 의해 야기되는 원하지 않는 단락을 회피할 수 있다.

이와 같이 발진기 17과 파형발생기 18을 다이싱 라인 30에 설치하면, 아래에 설명되는 효과들이 휠씬 더 얻어진다. 예컨데 제11도에 나타낸 것처럼, 다이싱 라인 30에 설치된 파형발생기 18은 다이싱 라인 30을 경유하여 소정의 교류신호를 서로 인접한 복수의 ICs에게 전달 할 수 있다.

또한 제12도에 나타낸 것처럼, 체크회로 50을 다이싱 라인 30인에 설치하는 것이 가능하며, 집적도의 손상 없이 다이나믹 번 인을 수행하는 것이 가능하다.

<제7 실시예>

제13도는 본 발명에 따른 반도체 웨이퍼의 제조방법을 설명하는 순서도이다. 반도체 웨이퍼를 제조하는 공정단계가 제14도 내지 제18도에 차례로 대응하여 설명되었다. 우선 통상 동작을 수행하는데 요구되는 구성을 갖는 칩들이 제조된다(Step Sl).

예컨데 제14도에 나타낸 것처럼, 다이싱 라인 30이 기판 24a에 형성되고, ICs 102a가 다이싱 라인 30에 의해서 구분된다. ICs 102a 각각은 패드 60, 배선 29a, 퓨즈 27로 설치된다. 이것은 제15도의 단면도에 나타내고 있다.

다음에 제16도에 나타낸 것처럼, 콘택홀 26이 배선 29a의 노출부분에 열려있다(Step S1).

제5도와 제6 실시예에서 설명한 것처럼, 이 상황에서 번 인이 실시된다(Step S4).

그 후에 배선 25a가 선택적으로 제거되고(Step S5), 제18도에 나타낸 것처럼 보호막 32가 퇴적되며, 홀 33이 패드 60에 노광하기 위하여 만들어 진다(Step S6). 그리고 나서 다이싱 라인 30을 따라서 반도체 웨이퍼 24를 자른다.

제7 실시예에서, 배선 25a와 25b가 선택적으로 제거되기 때문에, 다이싱 라인 30을 절단함으로서 노광되는 이러한 배선들에 의해 야기되는 원하지 않는 단락을 퓨즈 27을 절단하지 않고도 회피할 수 있다. 그러나 제18도에 나타낸 것처럼, 배선 25a와 25b은 콘택홀 26을 채우기 위하여 콘택홀 26의 근처에 존재해야 한다.

제19도는 남아있는 배선 25a와 25b을 보여주는 평면도이다.

<제8 실시예>

제20도는 본 발명에 따른 반도체 장치인 IC104의 구성을 나타내는 블록도이다. IC104는 제1 실시예에서 설명한 IC100에 전압검출회로 60을 더 구비하였다. 그러나 번 인 보드 설정단자 14는 포함하지 않는다.

전압검출회로 60은 VCC단자 2와 모드 스위칭회로 15 사이에 개입되어 있으며, 테스트신호는 VCC단자 2에 인가되는 전위에 따라서 모드 스위칭회로 15에 인가된다.

이미 설명한 바와 같이 번 인을 실행할 때, VCC단자 2와 GND단자 3에 통상의 사용해서 인가되는 전위 차보다 더 전압이 그들 단자간에 주어진다. 따라서 번 인을 실행함에 있어서, GND에 인가되는 전위가 통상 동작동안에서의 전위와 같을 때(예컨데 접지), 번 인을 실시할 때에 VCC단자 2에 인가되는 전위는 통상 동작동안에 VCC단자 2에 인가되는 전위보다 더 높다. 전압검출회로 60은 상기의 전위들 사이에서 차이를 검출하며, 만일 통상 동작동안에 있다고 판단되면 테스트신호 HIGH가 모드 스위칭회로 15에 인가된다.

이러한 방식으로 IC104는 번 인 보드 설정단자 14를 가지지 않고도 동작이 가능하며, 번 인에 사용되는 번 인 보드는 제1 실시예처럼 표준화될 수 있다.

본 발명이 보여지고 자세하게 설명되는 동안에, 전술한 설명은 모든 관점에서 예증이되어 제한이 되지 않는다. 그러므로 여러 가지의 수정변경이나 변화가 본 발명의 관점으로 부터 이탈됨이 없이 고안될 수 있다고 생각된다.

Claims (31)

1. (a) 테스트 대상이 되는 반도체 회로와, (b) 통상 동작동안에 상기 반도체 회로에 입력신호를 받는 입력단자와, (c) 상기 통상 동작동안에 반도체 회로로 부터 출력신호를 받는 출력단자와, (d) 상기 통상 동작동안에 상기의 반도체 회로에 소정의 전위를 주는 전원단자, (e) 상기 입력단자와 상기 반도체 회로 사이에 개입되어 테스트 동안과 상기 통상 동작동안에 걸쳐서 동작이 스위칭되는 모드 스위칭 회로이며; 상기 통상 동작동안에 상기 입력단자에 주어지는 상기 입력신호를 상기 반도체 회로에 주는 상기 (e-1) 모드 스위칭 회로와 상기 테스트동안에 상기 반도체 회롱에 고정치를 주는 상기 (e-2) 모드 스위칭 회로를 포함하는 반도체 장치.
2. 제1항에 있어서, 상기의 모드 스위칭 회로는 상기 통상 동작동안에 비활성화되고 상기 테스트동안에 활성화되는 테스트신호를 받는 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 입력단자는 제1차와 2차 입력단자를 포함하며, 상기 고정치는 제1차 및 제2차 고정값을 포함하며, (e-3) 모드 스위칭 회로는 상기 테스트동안에 제1차 입력단자에 주는 신호값에 무관하게 제1차 고정치를 출력하는 제1차 게이트를 포함하며, (e-4) 모드 스위칭 회로는 상기의 테스트동안에 제2차 입력단자에 주는 신호값에 무관하게 제2차 고정치를 출력하는 제2차 게이트를 포함하는 것을 특징으로 하는 반도체 장치.
4. 제3항에 있어서 상기 테스트신호가 활성화될 때 제1차 고정치를 갖거나 그렇지 않으면 비활성화될 때 2차 고정치를 갖는 것을 특징으로 하는 반도체 장치.
5. 제4항에 있어서, 상기 제1차와 제2차 고정치들이 각각 논리값 "1"과 "2"에 해당하며, (e-2-1)상기 제1차 게이트는 상기 제1차 입력단자에 연결된 제1차 입력단과, 테스트신호를 받는 제2입력단과 그것으로부터 상기 제1차 입력단에 인가되는 논리값의 논리적 산출을 출력하는 출력단과 상기 반도체 회로에 테스트신호의 반전된 논리값을 포함하며, (e-3-1) 상기 제2차 게이트는 제2차 입력단자에 연결된 제1차 입력단과 상기 테스트신호를 받는 제2차 입력단과 그것으로 부터 상기 반도체 회로에 대하여 상기 제1차 입력단과 제2차 입력단의 논리 값이 논리적 합을 출력하는 출력단을 포함하는 것을 특징으로 하는 반도체 장치.
6. 제1항에 있어서, 상기 입력단자는 제3차 입력단을 더 포함하고; 상기 제3차 입력단자와 상기 반도체 회로 사이에서 개방되는 (f) 신호발생수단을 더 포함하며, 상기 테스트동안에 상기 제3차 입력단자에 인가되는 신호의 값에 관계없이 소정의 교류신호를 출력하는 것을 특징으로 하는 반도체 장치.
7. 제6항에 있어서, 상기 신호발생수단이 상기 소정의 교류신호를 출력하는 (f-1) 파형발생기와, 파형발생기에 연결되어 상기 테스트신호를 받고 상기의 테스트신호가 활성화되는 경우에는 상기 파형발생기로 부터 상기 반도체 회로에 출력을 인가하고 상기 테스트신호가 비활성화 되는 경우에는 상기 제3차 입력단자 주어진 신호를 인가하기 위한(f-2) 셀렉터를 포함하는 것을 특징으로 하는 반도체 장치.
8. 제7항에 있어서, 상기 신호발생수단은 상기 테스트동안에 상기 소정의 교류신호의 기초인 기초신호를 상기의 파형발생기에 주는 (f-3) 발진기를 더 포함하는 것을 특징으로 하는 반도체 장치
9. 상기 파형발생기가 ROM을 내장하는 제8항에 있어서의 반도체 장치.
10. 제8항에 있어서, 상기 신호발생수단이 상기 발진기와 상기 파형발생기 사이에 접속되어 상기 발진기와 상기 파형발생기의 동작을 확인하는(f-4) 확인수단을 더 포함하는 반도체 장치.
11. 제9항에 있어서, 상기 확인수단이 상기 파형발생기이 동작을 확인하는 제1확인부(f-4-1)와, 상기 발진기의 동작을 확인하는 (f-4-2) 제2확인부를 포함하는 반도체 장치.
12. 제10항에 있어서, 상기 제1확인부는 (f-4-1-1) 상기 테스트신호가 활성화될 때 상기 발진기의 출력을 상기 파형발생기에 주고, (f-4-1-2) 상기 테스트신호가 비활성화될 때는 상기 파형발진기에서 외부로 부터 외부신호를 주기 위한 외부 신호단자를 가지며; 상기 파형발생기가 상기 외부신호에 기초한 제1모니터 단자를 포함하는 반도체 장치.
13. 제11항에 있어서, 상기 제2확인부는 (f-4-1-2) 상기 테스트신호가 활성화되는 경우 상기 발진기의 출력을 순차적으로 저장하는 시프트 레이스터와, (f-4-2-2) 상기 시프트 레지스트의 출력을 확인하는 제2의 모니터 단자를 포함하는 반도체 장치.
14. 제12항에 있어서, 상기 전원단자에 연결된 (g) 제1퓨즈를 더 포함하는 반도체 장치.
15. 제14항에 있어서, 상기 테스트신호가 그안에서 흐르는 것을 허용하기 위한 상기 모드 스위칭 회로에 연결된 (h) 제2차 퓨즈를 더 포함하는 반도체 장치.
16. 제15항에 있어서, (i) 상기 제2차 퓨즈에 연결된 제1차 배선과, 상기 제1차 배선에 상기 테스트신호를 전달하기 위한 제2차 배선을 더 포함하는 반도체 장치.
17. 제13항에 있어서, 상기 테스트가 번 인이 되는 반도체 장치.
18. 제1항에 있어서, 상기 전원단자가 상기 테스트동안에 상기 소정의 전위와 다른 전위를 상기 반도체 장치에 인가하고, 상기 반도체 장치가 그것의 활성과 비활성이 상기 전원단자의 전위에 의존하는 상기 테스트신호를 검출하는 상기 전원단자에 연결된 (k) 전압검출회로를 더 포함하는 반도체 장치.
19. 제1항에 있어서, 상기 테스트신호를 받고 고정된 배치를 갖는 (1) 테스트 단자를 더 포함하는 반도체 장치.
20. (a)(a-1) 테스트의 대상이 되는 반도체 회로와, (a-2) 통상 동작동안에 상기 반도체 회로에 입력신호를 받는 입력단자와, (a-3) 상기 통상 동작동안에 상기 반도체 회로로 부터 출력신호를 받는 출력단자와, (a-4) 상기 통상 동작동안에 상기의 반도체 회로에 소정의 전위를 인가하는 전원단자와, (a-5) 상기 입력단자와 상기 반도체 회로의 사이에 개입되어 상기 테스트동안에 활성화된 테스트신호와 상기 통상 동작동안에는 비활성화된 테스트신호를 받으며, 상기 테스트신호에 의존하여 그것의 동작을 스위칭하는 모드 스위칭 회로와, (a-6) 상기 모드 스위칭 회로에 상기 테스트신호를 인가하기 위한 제1차 배선과, (b) 상기 복수의 반도체 장치의 상기 제1차 배선을 공통으로 연결하는 제2차 재선과, 상기 모드 스위칭 회로는 (a-5-1) 상기 통상 동자동안에 상기 입력단자에 주는 상기 입력신호를 상기 반도체 회로에 인가하며, (a-5-2) 상기 테스트동안에 상기 반도체 회로에 소정의 고정치를 주는 복수의 반도체 장치를 포함하는 반도체 웨이퍼.
21. 제20항에 있어서, 상기 제1차 배선이 제1차 퓨즈를 포함하는 반도체 웨이퍼.
22. 제19항에 있어서, 상기 입력단자가 교류신호단자를 포함하고,(c) 상기 복수의 반도체 장치를 상호 분리하는 다이싱 라인과, (d) 상기 교류신호단자와 반도체 회로 사이에 개입되어, 테스트동안에 상기 교류신호단자에 인가되는 신호값에 관계없이 소정의 교류신호를 출력하며, 상기 다이싱 라인에서 형성되는 신호발생수단을 더 포함하는 반도체 웨이퍼.
23. 제22항에 있어서, (e) 상기 신호발생수단과 상기 반도체 회로 사이에 개입된 제2차 퓨즈를 더 포함하는 반도체 웨이퍼.
24. 제21항에 있어서, 상기 신호발생수단은, (d-1) 상기 소정의 교류신호를 출력하는 파형발생기와, (d-1) 상기 파형발생기에 연결되어, 상기 테스트신호를 받고, 상기 테스트신호가 활성화될 때 상기 파형발생기의 출력을 상기 반도체 회로에 인가시키고, 상기 테스트신호가 비활성화될 때 상기 교류신호단자에 인가되는 신호를 주는 셀렉터를 포함하는 반도체 웨이퍼.
25. 제22항에 있어서, 상기 신호발생수단은, (d-3) 상기 테스트동안에 상기 파형발생기로 상기 소정의 교류신호의 기초가 되는 기초신호를 인가하는 발진기를 더 포함하는 반도체 웨이퍼.
26. 제24항에 있어서, 상기 신호발생수단은, (d-4) 상기 발진기와 상기 파형발생기와의 사이에 연결되어 상기 발진기와 상기 파형발생기의 동작을 확인하는 확인수단을 더 포함하는 반도체 웨이퍼.
27. 제26항에 있어서, (a) 각각 복수의 반도체 장치의 형성과, (a-1) 테스트의 대상이 되는 반도체 회로와, (a-2) 통상 동작동안에 상기 반도체 회로로 입력신호를 받는 입력단자와, (a-3) 상기 통상 동작동안에 상기 반도체 회로로 부터 출력신호를 받는 출력단자와, (a-4) 통상 동작동안에 반도체 회로에 소정의 전위를 인가하는 전원단자와, (a-5) 상기 테스트신호에 의존하는 그것의 동작을 스위칭하기 위하여, 상기 테스트동안에 활성화되고, 상기 통상 동작동안에는 비활성화된 테스트신호를 받는 상기 입력단자와 상기 반도체 회로 사이에 개입된 모드 스위칭 회로와, (a-6) 상기 모드 스위칭 회로에 상기 테스트신호를 인가하기 위한 퓨즈와, (b) 상기 복수의 반도체 장치의 상기 제1차 배선을 공통으로 연결하는 테스트 배선을 형성하는 것과, (c) 상기 모드 스위칭 회로가 주어지고, 상기 복수의 반도체 장치에서 상기 테스트를 연결하는 것과 (a-5-1) 상기 통상 동작동안에 상기 반도체 회로에서 상기 입력단자에 주어지는 상기 입력신호와 (a-5-2) 상기 테스트동안에 상기 반도체 회로에 소정의 고정치, 들을 포함하는 반도체 웨이퍼를 제조하는 방법.
28. 제26헹에 있엇, (d) 상기 테스트 배선을 선택적으로 제거하는 것과, 그렇게 함으로써 상기 테스트 배선이 상기 공정 (c)후의 테스트 배선과 상기 퓨즈의 접합에 남아 있도록 하는 공정을 더 포함하는 반도체 웨이퍼를 제조하는 방법.
29. 제28항에 있어서, (f) 상기 반도체 장치위에 보호막을 형성하는 것과, (g) 상기 입력단자와 상기 출력 단자를 노광시키는 공정들을 더 포함하는 반도체 웨이퍼를 제조하는 방법.
30. (a) 테스트 대상이 되는 반도체 회로와, (b) 통상 동작동안에 상기 반도체 회로에서 입력신호를 받는 입력단자와, (c) 상기 통상 동작동안에 상기의 반도체 회로로 부터 출력신호를 받는 출력단자와, (d) 상기 통상 동작동안에 상기의 반도체 회로에서 소정의 전위를 인가하는 전원단자와, (e) 상기 입력단자와 상기 반도체 회로 사이에 개입된 모드 스위칭회로가 상기 테스트신호에 의존하는 동작을 스위칭하기 위하여 상기 테스트동안에 활성화되고 신호를 받고 상기 통상 동작동안에는 비활성화되는 신호를 받는 것과, (f) 상기 모드 스위칭 회로에 상기 테스트신호를 인가하기 위한 퓨즈와, 상기 모드 스위칭 회로가(e-1) 상기 테스트동안에 상기 반도체 회로에서 입력단자에서 받은 상기 입력신호를 인가하는 것과 (e-2) 상기 테스동안에 상기 반도체 회로에 소정의 고정치를 인가하는 것과, 상기 전원단자를 단지 테스트 전위를 인가하기 위하여 테스트 전원단자를 포함하는 상기 반도체 장치의 상기 테스트 보드를 갖는 반도체 장치에서 테스트를 수행하기 위한 반도체 장치의 테스트 보드.
31. (a) 테스트 대상이 되는 반도체 회로와, (b) 통상 동작동안에 상기 반도체 회로에서 입력신호를 받는 입력단자와, (c) 상기 통상 동작동안에 상기의 반도체 회로로 부터 출력신호를 받는 출력단자와, (d) 상기 통상 동작동안에 상기의 반도체 회로에서 소정의 전위를 인가하는 전원단자와, (e) 상기 테스트동안에 활성화되고 상기 통상 동작동안에 비활성화되는 테스트신호를 받는 테스트 단자와, (f) 상기 테스트신호에 의존하는 동작을 스위칭하기 위하여 상기 입력단자와 상기 반도체 회로 사이에 개입된 모드 스위칭 회로와, (g) 상기 모드 스위칭 회로에 상기 테스트신호를 인가하기 위한 퓨즈와, 상기 모드 스위칭 회로가 (f-1) 상기 통상 동작동안에 상기 반도체 회로에서 상기 입력단자에서 받은 상기 입력신호를 인가하는 것과 (f-2) 상기 테스트동안에 상기 반도체 회로에 소정의 고정치를 인가하는 것과, 상기 전원단자와 테스트 단자에 단지 테스트 전위를 인가하기 위한 테스트 전원단자를 포함하는 상기 테스트 보드를 갖는 반도체 장치에서 테스트를 수행하기 위한 반도체 장치의 테스트 보드.