KR100304001B1 - 마스터슬라이스로부터제조되고마스터슬라이스상에서선택후용이하게변환가능한동작모드를갖는반도체집적회로장치 - Google Patents
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Abstract
반도체 집적회로장치는 모드변환기 (18) 에 접속된 신호패드 (21) 에 인가되는 전위레벨에 응답하고, 상기 모드변환기는 모드선택기 (17) 로 하여금 반도체칩 (10) 이 마스터 슬라이스 (11) 로부터 분리되기 전에 선택된 주회로의 하위 회로 (12a-12d) 의 소정의 결합을 나타내는 제 1 레벨 및 고객에 의해 선택되지 않은 하위회로의 또다른 결합을 나타내는 제 2 레벨 사이에서 제어신호 (MOD) 를 변환시키도록 하는데, 제조업자가 반도체 집적회로장치를 평가하는 경우, 제조업자는 상기 신호패드 (21) 의 전위레벨을 변환하여, 상기 소정의 결합 및 또다른 결합에 대한 테스트를 수행하고, 반도체칩 (10) 이 패키지 (40) 에 봉합되는 경우, 상기 신호패드는 전위레벨의 전원으로부터 전기적으로 격리되어, 제어신호가 제 1 레벨로 정해진다.
Description
본발명은 반도체 집적회로장치에 관한 것으로, 특히, 그 동작모드가 마스터 슬라이스 상에서 선택 후에 변환가능한 반도체 집적회로장치에 관한 것이다.
마스터 슬라이스라고 불리는 반도체 웨이퍼는 상이한 반도체 집적회로장치들로 나뉘고, 이하에서 이러한 반도체 집적회로장치의 기능을 "동작모드"라 한다. 제조업자는 고객의 옵션에 따라 마스터 슬라이스를 설계하고, 마스터 슬라이스를 확산 단계 및/또는 본딩 (bonding) 단계를 통하여 소정의 반도체 집적회로로 분할한다. 제조업자가 가능한 한 늦게 반도체 집적회로를 동작모드 중의 하나로 결정하는 것이 바람직한데, 그 이유는 송달 기일까지의 기간이 짧아지기 때문이다. 그러므로, 본딩 단계에서의 옵션이 확산 단계에서의 옵션보다 더 적절하다. 이하에서, 본딩 단계에서의 옵션을 "본딩옵션"이라 한다.
도 1 은 본딩옵션을 도시한다. 부재번호 (1) 는 마스터 슬라이스로부터 분리된 반도체 베어 (bare) 칩을 나타내고, 본딩패드 (2, 3, 4) 는 상기 반도체 베어칩 상에 형성된다. 도 1 에 도시되지는 않았지만, 본딩패드 (2, 3, 4) 는 동작모드를 나타내는 내부 제어신호를 생성하는 신호발생기에 각각 접속된다. 본딩패드 (2, 3, 4) 는, 본딩와이어 (bonding wire) (7, 8, 9) 를 통하여, 전력전위에 할당된 리드 (lead) 단자 (5) 및 접지전위에 할당된 리드단자 (6) 에 선택적으로 접속된다. 본딩패드 (2) 에서의 전위레벨은 제 1 모드 (MOD1) 에서의 고객의 옵션을 나타내고, 본딩패드 (3) 에서의 전위레벨은 제 2 모드 (MOD2) 에서의 옵션을 나타내며, 본딩패드 (4) 에서의 전위레벨은 제 3 모드 (MOD3) 에서의 옵션을 나타낸다. 따라서, 고객은 8 개, 즉 23개의 동작모드중에서 하나를 선택할 수 있고, 제조업자는 고객의 옵션에 따라 리드단자 (5, 6) 와 본딩패드 (2, 3, 4) 사이에서 본딩와이어 (7, 8, 9) 를 선택적으로 접속한다. 이 경우에, 고객의 옵션을 위한 본딩패드는 동작모드와 함께 증가된다. 그러나, 제조업자는 각각의 반도체칩에 할당된 영역을 감소시키고, 리드프레임을 단순화한다. 이러한 상황에서, 본딩패드를 다른 전원의 전위레벨에 접속함으로써 동작모드를 선택하는 것이 불가능해진다. 이러한 이유로, 제조업자는 일부 본딩옵션을 확산 단계로 이전하여, 확산 단계 및 본딩 단계를 통해 고객의 옵션을 달성한다.
확산 단계에서의 고객의 옵션은 다른 동작모드에 있어서의 마스터 슬라이스에 대한 평가를 불가능하게 하여, 반도체 제조업자에게는 덜 바람직하다. 일본특개평 4-17356 은 스위칭회로를 일련의 인버터에 병렬로 삽입할 것을 제안하여, 테스트모드로 들어갈 때 제어신호가 생성된다. 이 제어신호는 신호에 우회로를 제공하도록 스위칭회로가 턴온 (turn on) 하게 한다. 반도체장치가 테스트되는 동안, 스위칭회로는 상기 신호를 전파하여, 테스트 동작을 가속시킨다. 따라서, 스위칭회로는 테스트모드와 실제 동작모드 사이의 회로구성을변화시킨다.
일본특개평 8-22694 은 퓨즈회로를 이용하는 모드선택 기술을 개시한다. 이 일본특허출원공보는 자기 리프레쉬 (self-refresh) 모드를 갖는 DRAM 과 자기 리프레쉬 모드가 없는 DRAM 사이에서 반도체장치를 변화시키기 위하여 고객의 요구에 따라 퓨즈소자를 끊을 것을 제안한다.
일본특개평 4-17356 에 개시된 종래기술은 동작모드를 변환하기 위하여 데스트모드 엔트리 회로를 필요로하여, 제조업자는 테스트모드로의 엔트리를 위해 적절한 프로그램 시퀀스를 추가할 필요가 있다. 테스트모드 엔트리 회로는 상당한 면적을 차지하므로, 반도체칩이 커진다. 더욱이, 테스트 프로그램의 변경에는 상당한 시간 및 노동력이 소요된다. 따라서, 첫번째의 종래기술은 반도체 집적회로 장치의 제조비용을 증가시킨다.
첫번째의 종래기술에 고유한 또다른 문제는 현재의 동작모드를 확인하기가 어렵다는 것이다. 더욱이, 동작모드를 우연히 변경시킬 가능성이 있다. 따라서, 첫번째의 종래기술은 신뢰성이 떨어진다.
반면에, 두번째의 종래기술은 동작모드를 변경하기 위한 퓨즈 절단장치를 필요로 한다. 제조업자가 반도체 장치를 DRAM 장치로 고정한다면, 옵션은 변경 불가능하다.
그러므로, 동작모드가 본의아니게 다른 동작모드로 들어가지 않고 마스터 슬라이스 상에서 동작모드의 선택 후에 경제적으로 변경가능한, 마스터 슬라이스로부터 제조된 신뢰성있는 반도체 집적회로장치를 제공하는 것이 본발명의 중요한 목적이다.
본발명의 일실시예에 따르면, 마스터 슬라이스로부터 분리된 반도체칩 상에 제조된 반도체 집적회로장치가 제공되는데, 이 반도체 집적회로장치는 상기 반도체칩의 제 1 영역에 형성되고 복수의 하위회로들 중에서 선택된 소정의 하위회로들로부터 전기회로를 형성하도록 제 1 제어신호에 응답하는 주회로와, 상기 제 1 영역에 형성되고 상기 전기회로에 입력신호를 공급하고 상기 전기회로로부터 출력신호를 수신하도록 상기 주회로에 접속된 복수의 제 1 신호패드와, 상기 소정의 하위회로들을 나타내는 상기 제 1 제어신호를 생성하기 위하여 상기 마스터 슬라이스로부터 분리되기 전에 상기 제 1 영역에 완성되고 제 1 제어신호를 변경하기 위하여 제 2 제어신호에 응답하는 모드선택기, 및 상기 모드선택기에 접속되고 상기 제 2 제어신호를 상기 모드선택기에 공급하기 위하여 상기 마스터 슬라이스로부터 분리된 후에 외부로부터 공급되는 명령에 응답하는 모드변환기를 구비한다.
상기 반도체 집적회로 장치의 특징 및 장점은 첨부한 도면과 관련한 이하의 설명으로부터 더 명확하게 이해될 것이다.
도 1 은 종래기술의 본딩옵션을 도시한 평면도.
도 2 는 본발명에 따른 반도체 집적회로장치의 배열을 도시한 블록도.
도 3 은 반도체 집적회로장치에 합체된 모드선택기 및 일시적 모드변환기의 회로구성을 도시한 회로도.
도 4 는 상업용도를 위해 패키지에 밀봉된 반도체 집적회로장치를 도시한 개략도.
도 5 는 평가용도를 위해 패키지에 수용된 반도체 집적회로장치를 도시한 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체칩 11 : 마스터 슬라이스
12 : 주회로 12a - 12d : 하위회로
13 - 14 : 입력신호패드 15 - 16 : 출력신호패드
17 : 모드선택기 18 : 모드변환기
19, 20 : 전력공급패드 21 : 신호패드
22 : 제어신호발생기
도 2 를 참조하면, 본발명을 구현하는 반도체 집적회로장치는 마스터 슬라이스 (11) 로부터 분리된 반도체칩 (10) 상에 형성되고, 입력신호패드 (13-14) 및 출력신호패드 (15-16) 와 연관된 주회로 (12), 선택된 동작모드를 나타내는 제어신호 (MOD) 를 생성하기 위한 모드선택기 (17), 제어신호 (CTL1) 를 생성하기 위한 모드변환기 (18), 및 상기 주회로 (12), 상기 모드선택기 (17) 및 상기 모드변환기 (18) 에 접속된 전력공급패드 (19, 20) 를 구비한다. 도면에 도시되지는 않았지만, 입력신호패드 (13-14) 및 출력신호패드 (15-16) 는 리드프레임의 리드단자에 접속되고, 반도체칩 (10) 및 리드프레임은 적절한 패키지에 밀봉된다. 포지티브 전력전압 (Vdd) 및 접지전압은 전력공급패드 (19, 20) 에 각각 공급되고, 주회로 (12), 모드선택기 (17) 및 모드변환기 (18) 에 분배된다.
주회로 (12) 는 고객이 요구하는 기능을 위해 선택적으로 이용가능한 여러가지 하위회로 (12a, 12b, 12c, 12d) 를 포함한다. 선택된 하위회로 (12a-12d) 는 제어신호 (MOD) 로 활성화되어, 전기회로를 형성한다. 이 전기회로는 입력신호패드 (13-14) 에서의 입력신호로부터 출력신호를 생성하고, 이 출력신호를 출력신호패드 (15-16) 로 공급한다. 하위회로 (12a-12d) 의 다른 결합이 있는데, 각각의 결합의 기능을 "동작모드"라 한다. 선택된 하위회로가 변경되면, 전기회로는 그 기능을 바꾸고, 이에 따라, 반도체 집적회로장치는 다른 동작모드로 동작한다. 따라서, 주회로는 상이한 동작모드들을 갖고, 제어신호 (MOD) 의 전위레벨에 따라 선택된 동작모드로 들어간다.
모드선택기 (17) 는 상업적 생산을 위하여 제어신호 (MOD) 의 전위레벨을 결정하고, 제어신호 (MOD) 의 전위레벨이나 동작모드를 변경하기 위하여 제어신호 (CTL1) 에 응답한다. 신호패드 (21) 및 제어신호발생기 (22) 가 모드변환기 (18) 에 합체된다. 신호패드 (21) 는 상업적 생산품의 조립체에 이용될 수 없는 빈 공간의 소정 영역에 위치한다. 이 빈 공간은 본딩패드 (13-14, 15-16,19, 20) 에 접속된 리드단자로부터 떨어져 있어, 본딩와이어는 본딩패드 (21) 를 리드단자에 접속할 수 없다. 본딩와이어가 본딩패드 (21) 에 접속되더라도, 이 본딩와이어만이 단락없이 다른 본딩패드에 접속된 다른 본딩와이어와 교차한다.
도 3 을 참조하면, 모드선택기 (17) 는 제 1 마스터 슬라이스 스위칭부 (23), 상기 제 1 마스터 슬라이스 스위칭부 (23) 와 출력노드 (26) 사이에 직렬로 접속된 NAND 게이트 (24, 25), NAND 게이트 (24) 에 연관된 제 2 마스터 슬라이스 스위칭부 (27), 및 다른 NAND 게이트 (25) 에 연관된 제 3 마스터 슬라이스 스위칭부 (28) 를 구비한다. 제어신호 (MOD) 는 NAND 게이트 (25) 의 출력노드로부터 출력노드 (26) 로 공급된다. 제 1 마스터 슬라이스 스위칭부 (23) 는 상기 전력공급라인 (Vdd) 및 접지라인 (GND) 에 각각 접속된 출력노드 (23a) 및 입력노드 (23b, 23c) 를 가지며, 출력노드 (23a) 는 마스터 슬라이스 (11) 상에서 수행되는 확산 단계를 통하여 입력노드 (23b, 23c) 에 선택적으로 접속된다. 포지티브 전력전위 (Vdd) 및 접지전위 중의 하나는 연관된 입력노드 (23b, 23c) 로부터 출력노드 (23a) 로 공급되고, 상기 포지티브 전력전위 (Vdd) 나 접지전위는 상업적 생산을 위한 제어신호 (MOD) 의 전위레벨을 결정하기 위하여 상기 제 1 마스터 슬라이스 스위칭부 (23) 로부터 상기 NAND 게이트 (24) 로 공급된다.
제 2 마스터 슬라이스 스위칭부 (27) 및 제 3 마스터 슬라이스 스위칭부 (28) 는 평가시에 제어신호 (MOD) 의 전위레벨을 변경하기 위하여 사용된다. 제 2 마스터 슬라이스 스위칭부 (27) 는 또한 하나의 출력노드 (27a) 및 두개의입력노드 (27b, 27c) 를 갖는다. 출력노드 (27a) 는 상기 NAND 게이트 (24) 의 입력노드에 접속되고, 입력노드 (27b, 27c) 는 전력공급라인 (Vdd) 및 모드변환기 (18) 에 접속된다. 이와 유사하게, 제 3 마스터 슬라이스 스위칭부 (28) 는 하나의 출력노드 (28a) 및 두개의 입력노드 (28b, 28c) 를 갖는다. 출력노드 (28a) 는 상기 NAND 게이트 (25) 의 입력노드에 접속되고, 입력노드 (28b, 28c) 는 또한 전력공급라인 (Vdd) 및 모드변환기 (18) 에 접속된다. 출력노드 (27a, 28a) 는 마스터 슬라이스 (11) 상에서 수행되는 확산 단계를 통하여 연관된 입력노드 (27b, 27c 및 28b, 28c) 에 선택적으로 접속되고, 제 2 및 제 3 마스터 슬라이스 스위칭부 (27, 28) 의 접속은 제 1 마스터 슬라이스 스위칭부 (23) 의 접속에 따라 좌우된다. 따라서, 제 1, 제 2 및 제 3 마스터 슬라이스 스위칭부 (23, 27, 28) 의 접속은 반도체 집적회로장치를 위한 제조공정 동안에 결정되고, 주회로 (12), 모드선택기 (17), 및 모드변환기 (18) 는 반도체칩 (10) 이 마스터 슬라이스 (11) 로부터 분리되기 전에 완성된다.
제 1 마스터 슬라이스 스위칭부 (23) 가 접지전위 (GND) 를 NAND 게이트 (24) 에 공급할 때, 제 2 마스터 슬라이스 스위칭부 (27) 는 포지티브 전력전위 (Vdd) 를 NAND 게이트 (24) 에 공급하고, 제 3 마스터 슬라이스 스위칭부 (28) 는 제어신호 (CTL1) 를 전달하기 위하여 모드변환기 (18) 를 NAND 게이트 (25) 에 접속한다. 반면에, 제 1 마스터 슬라이스 스위칭부 (23) 가 포지티브 전력전위 (Vdd) 를 NAND 게이트 (24) 에 공급하는 경우, 제 3 마스터 슬라이스 스위칭부 (28) 는 포지티브 전력전위 (Vdd) 를 NAND 게이트 (25) 에 공급하고, 제2 마스터 슬라이스 스위칭부 (27) 는 제어신호 (CTL1) 를 전달하기 위하여 모드변환기 (18) 를 NAND 게이트 (24) 에 접속한다. 따라서, 모든 마스터 슬라이스 스위칭부 (23, 27, 28) 는 동시에 X 및 Y 중 하나로 변경된다.
각각의 마스터 슬라이스 스위칭부 (23, 27, 28) 는 NAND 게이트 (24, 25) 로의 입력신호라인과 접지나 포지티브 전력공급라인 사이에 접속된 도전금속에 의해 구현된다.
모드변환기 (18) 는 본딩패드 (21) 와 접지라인 (GND) 사이에 병렬로 접속된 n 채널 인핸스먼트형 스위칭 트랜지스터 (29, 30) 와, 본딩패드 (21) 와 출력노드 (32) 사이에 접속된 인버터 (31) 를 구비한다. n 채널 인핸스먼트형 스위칭 트랜지스터 (29) 는 전력공급라인 (Vdd) 에 접속된 게이트전극을 갖고, 출력노드 (32) 는 다른 n 채널 인핸스먼트형 스위칭 트랜지스터 (30) 의 게이트전극에 접속된다.
본딩패드 (21) 가 오픈(open) 상태에 있거나 접지전위가 공급되는 경우, n 채널 인핸스먼트형 스위칭 트랜지스터 (29) 는 턴온되고, 접지전위가 n 채널 인핸스먼트형 스위칭 트랜지스터 (29) 를 통하여 상기 인버터 (31) 의 입력노드에 공급된다. 인버터 (31) 는 하이레벨(higj level)의 제어신호 (CTL1) 을 발생시키고, 이 제어신호 (CTL1) 로 인하여 제어신호 (CTL1) 가 하이레벨에 고정되도록 n 채널 인핸스먼트형 스위칭 트랜지스터 (30) 가 턴온된다. 이러한 상황에서, 도 3 에 도시된 모드선택기 (17) 는 로우레벨(low level)의 제어신호 (MOD) 를 발생시킨다.
한편, 포지티브 전력전위 (Vdd) 가 본딩패드 (21) 에 공급되는 경우, n 채널 인핸스먼트형 스위칭 트랜지스터 (29) 는 턴오프 (turn off) 되고, 포지티브 전력전위 (Vdd) 가 인버터 (31) 의 입력노드에 공급된다. 인버터 (31) 는 제어신호 (CTL1) 를 로우레벨이나 접지레벨로 변경하고, 이 제어신호 (CTL1) 로 인하여 n 채널 인핸스먼트형 스위칭 트랜지스터 (30) 가 턴오프된다. 그 결과, 제어신호 (CTL1) 는 로우레벨에 고정된다. 따라서, 제어신호 (CTL1) 는 마스터 슬라이스 스위칭부 (27, 28) 의 접속을 변경시키고, 이에 따라, NAND 게이트 (24, 25) 의 입력노드에서의 전위레벨이 변한다. 이 경우에, 도 3 에 도시된 모드선택기 (17) 는 하이레벨의 제어신호 (MOD) 를 발생시킨다.
도 4 및 도 5 에 도시된 반도체칩 (10) 을 위하여 두 종류의 패키지 (40, 50) 가 준비된다. 제 1 패키지 (40) 는 상업용으로 이용되고, 본딩패드 (13-14, 15-16, 19, 20) 가 본딩와이어 (42) 를 통하여 제 1 리드프레임의 단자 (41) 에 접속된다. 어떤 리드단자도 본딩패드 (21) 에는 접속되지 않으며, 제 1 패키지에서 오픈된다.
제 2 패키지 (50) 는 반도체칩 (10) 의 평가를 위해 이용되는데, 다수의 단자를 갖는 세라믹 패키지일 수도 있다. 본딩패드 (13-14, 15-16, 19, 20) 뿐만 아니라 본딩패드 (21) 도 본딩와이어 (52) 를 통하여 제 2 패키지의 리드단자 (51) 에 접속된다. 테스트 시스템 (도시되지 않음) 은 제 2 패키지 (50) 를 통하여 포지티브 전력전위 (Vdd) 나 접지전위를 본딩패드 (21) 에 공급하여, 주회로 (12) 의 동작모드를 변경시킨다. 상기 테스트 시스템은 입력신호패드(13-14) 에 테스트 신호를 공급하고, 출력신호패드 (15-16) 에서의 출력신호를 체크하여 동작모드들 중의 하나에서 고장이 발생하는지 여부를 확인한다.
제조업자가 제 1 마스터 슬라이스 스위칭부 (23), 제 2 마스터 슬라이스 스위칭부 (27), 및 제 3 마스터 슬라이스 스위칭부 (28) 를 도 3 에 도시된 위치에서 세팅한다고 하면, 모드선택기 (17) 는 로우레벨의 제어신호 (MOD) 를 생성할 수 있다. 제조업자는 마스터 슬라이스 (11) 를 반도체칩 (10) 으로 분리하고, 반도체 집적회로장치를 다른 동작모드를 통하여 평가한다. 제조업자는 평가용의 제 2 패키지 (50) 상에 반도체칩 (10) 을 탑재하고, 본딩패드 (13-14, 15-16, 19, 20) 뿐만 아니라 본딩패드 (21) 도 본딩와이어 (52) 를 통하여 제 2 패키지 (50) 의 리드단자 (51) 에 접속한다. 패드 (21) 으로의 본딩와이어 (52) 는 리드단자 (51) 와 본딩패드 (13-14, 15-16, 19, 20) 사이의 다른 본딩와이어 (52) 에 장애가 되지 않으며, 다른 본딩와이어 (52) 는 리드단자와 본딩패드 (21) 사이에 결코 잘못 접속되지 않는다.
제조업자는 테스트 시스템 (도시되지 않음) 에 제 2 패키지 (50) 를 세팅하고, 테스트 시스템은 본딩패드 (21) 에 접지전위를 공급한다. 모드변환기 (18) 는 하이레벨의 제어신호 (CTL1) 를 제 2 마스터 슬라이스 스위칭부 (27) 및 제 3 마스터 슬라이스 스위칭부 (28) 에 공급하고, 제 2 및 제 3 마스터 슬라이스 스위칭부 (27, 28) 는 포지티브 전력전위 (Vdd) 를 NAND 게이트 (24, 25) 에 공급한다. NAND 게이트 (24) 는 포지티브 전력전위 (Vdd) 로 인에이블 (enable) 되어, 제 1 마스터 슬라이스 스위칭부 (23) 로부터 공급된 전위레벨을 역변환한다. NAND 게이트 (24) 의 출력노드는 포지티브 전력전위 (Vdd) 에 있다. 다른 NAND 게이트 (25) 또한 제 3 마스터 슬라이스 스위칭부 (28) 로부터 공급된 포지티브 전력전위 (Vdd) 로 인에이블되고, NAND 게이트 (24) 의 출력노드에서 전위레벨을 역변환한다. 이런 이유로, 제어신호 (MOD) 는 접지레벨에 있고, 소정의 하위회로들이 고객의 사양에 부합하는 전기회로를 구성한다. 테스트 시스템은 테스트패턴을 본딩패드 (13-14) 에 공급하고, 전기회로가 올바르게 동작하는지 여부를 확인하기 위하여 출력신호를 체크한다.
이어서, 테스트 시스템은 포지티브 전력전위 (Vdd) 를 본딩패드 (21) 에 공급한다. 모드변환기 (18) 는 접지레벨의 제어신호 (CTL1) 를 제 2 마스터 슬라이스 스위칭부 (27) 및 제 3 마스터 슬라이스 스위칭부 (28) 에 공급하고, 제 2 마스터 슬라이스 스위칭부 (27) 및 제 3 마스터 슬라이스 스위칭부 (28) 는 입력노드 (27c, 28c) 를 출력노드 (27a, 28a) 에 각각 접속한다. 이 때문에, 제 2 마스터 슬라이스 스위칭부 (27) 및 제 3 마스터 슬라이스 스위칭부 (28) 는 접지전위 및 포지티브 전력전위 (Vdd) 를 NAND 게이트 (24, 25) 에 각각 공급한다. 상기 NAND 게이트 (24) 는 그 출력노드에서 포지티브 전력전위 (Vdd) 를 발생하고, 이 포지티브 전력전위 (Vdd) 는 NAND 게이트 (25) 를 인에이블시킨다. 다른 NAND 게이트 (25) 는 제 3 마스터 슬라이스 스위칭부 (28) 로부터 공급된 전위레벨을 역변환하여, 제어신호 (MOD) 를 포지티브 전력레벨 (Vdd) 로 변경한다. 하이레벨의 제어신호 (MOD) 는 하위회로들을 다르게 활성화시키고, 이 하위회로들은 또다른 전기회로를 구성한다. 따라서, 주회로 (12) 는 또다른 동작모드로 동작한다. 테스트 시스템은 테스트패턴을 본딩패드 (13-14) 에 공급하고, 전기회로가 올바르게 동작하는지 여부를 확인하기 위하여 출력신호를 체크한다.
평가가 이루어진 후에, 제조업자는 다른 반도체칩 (10) 을 상업용의 제 1 패키지 (40) 상에 탑재한다. 본딩패드 (13-14, 15-16, 19, 20) 는 본딩와이어 (42) 를 통하여 제 1 패키지의 리드단자 (41) 에 접속된다. 그러나, 제조업자는 본딩패드 (21) 를 어떤 리드단자에도 연결하지 않고, 본딩패드 (21) 를 오픈상태로 유지시킨다. 본딩 장치 (도시되지 않음) 가 본딩패드 (13-14, 15-16, 19, 20) 를 리드단자에 선택적으로 접속하는 동안, 본딩 장치는 리드단자 (41) 를 본딩패드 (21) 에 결코 잘못 접속하지는 않는데, 이는 본딩패드 (21) 가 리드단자로부터 충분히 떨어져 있기 때문이다.
이러한 경우에, 제어신호 (CTL1) 는 하이레벨에 고정되고, 모드선택기 (17) 는 로우레벨의 제어신호 (MOD) 를 주회로 (12) 에 공급한다. 이 때문에, 반도체 집적회로장치는 고객에 의해 특정된 동작모드에서 동작한다.
전술한 기재에서 알 수 있는 바와 같이, 제조업자는 본딩패드 (21) 를 이용함으로써 반도체 집적회로장치의 동작모드를 변경할 수 있다. 모드변환기 (18) 는 단지 두개의 필드효과 트랜지스터 (29, 30) 및 하나의 인버터 (31) 만을 필요로 하여, 좁은 면적을 차지한다. 이 때문에, 모드변환기 (18) 는 반도체칩 (10) 을 확장시키지 않는다.
더욱이, 상업용 패키지의 본딩패드 (21) 에는 어떠한 본딩와이어도 접속되지 않고, 본딩패드 (21) 는 리드단자로부터 충분히 떨어져 있다. 이 때문에, 상업용 패키지의 본딩패드 (21) 에는 포지티브 전력전위가 인가되지 않으며, 반도체 집적회로장치는 선택된 동작모드를 잘못 변경하지 않는다.
동작모드는 단순히 다른 전위레벨을 본딩패드 (21) 에 인가함으로써 변경되므로, 본발명에 따른 모드 변경 기술은 경제적이다.
본발명의 특별한 실시예가 도시되고 기재되었지만, 본발명의 사상 및 범위로부터 벗어남이 없이 여러가지 변경 및 수정이 가해질 수 있다는 것은 이 분야에서 통상의 지식을 가진 자에게는 자명할 것이다.
예를 들어, 테스트 후에 접지전위가 본딩패드 (21) 에 인가될 수도 있다.
반도체칩 (10) 은 평가용 제 2 패키지 없이 평가될 수도 있다. 바꿔 말하면, 테스트 시스템이 본딩패드에 직접 프로브 (probe) 를 접속할 수도 있다.
상기한 본발명에 따르면, 의도하지 않은 다른 동작모드로 전환됨이 없이 마스터 슬라이스에 대한 동작모드의 선택 후에 그 동작모드를 경제적으로 변경시킬 수 있는 신뢰성 있는 반도체 집적회로장치가 제공된다.
Claims (11)
- 디폴트 동작상태가 제조공정 동안 설정되고 나머지 동작상태는 명령신호의 인가를 통해 선택적으로 활성화되는, 복수의 동작상태를 갖는 반도체 집적회로장치로서,상기 반도체칩의 제 1 영역에 형성되고, 복수의 하위회로로부터 전기회로를 형성하기 위해 제 1 제어신호에 의해 선택적으로 활성화되는 상기 복수의 하위회로를 구비한 주회로;상기 제 1 영역에 형성되며, 입력신호를 상기 주회로에 공급하도록 상기 주회로에 접속된 복수의 입력신호 패드;상기 제 1 영역에 형성되며, 상기 주회로로부터 출력신호를 제공하도록 상기 주회로에 접속된 복수의 출력신호 패드;상기 제 1 영역 내에 형성되며 내부에 복수의 마스터 스위치를 구비하는 모드 선택기로서, 상기 마스터 스위치의 각각은 상기 디폴트 동작상태를 유지하기 위하여 전위레벨 및 제 2 제어신호 중 적어도 하나를 수신하는 소정 위치에 설정되며, 제 2 제어신호의 값은 상기 모드 선택기의 동작상태를 결정하여, 상기 모드 선택기로부터 출력된 상기 제 1 제어신호를 변화시켜 상기 하위회로를 선택적으로 활성화하는, 모드 선택기; 및상기 반도체칩의 제 2 영역에 형성된 입력신호 패드 및 상기 제 2 영역의 상기 입력신호 패드와 상기 제 1 영역의 상기 모드 선택기 사이에 접속된 제어신호발생기를 포함하며 제 2 영역에 형성된 모드 변환기로서, 상기 제어신호 발생기는 상기 모드 선택기로 출력된 상기 제 2 제어신호를 생성하는 전위레벨의 명령을 수신하고, 상기 제 2 제어신호는 선택가능하며 상기 마스터 스위치는 상기 모드 선택기가 상이한 동작상태에 상응하는 상이한 값을 갖는 제 1 제어신호를 출력하도록 설정되는, 모드 변환기를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 1 항에 있어서,상기 모드 변환기는 상기 외부소스로부터 상기 명령을 수신하는 본딩패드를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 1 항에 있어서,상기 반도체칩의 제 2 영역에 형성된 상기 입력신호 패드는 상기 명령을 나타내는 전위신호를 수신하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 3 항에 있어서,상기 제 2 영역의 상기 입력신호 패드를 상기 전위신호의 소스에 접속하기 위한 전기적 접속소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 3 항에 있어서,내부에 상기 반도체칩을 밀봉하는 패키지를 더 포함하고, 상기 패키지는 제 1 영역의 상기 복수의 입력신호 패드에 선택적으로 접속되며 상기 제 2 영역의 상기 입력신호 패드로부터 전기적으로 분리된 복수의 도전단자를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
- 디폴트 동작상태가 제조공정 동안 설정되고 나머지 동작상태는 명령신호의 인가를 통해 선택적으로 활성화되는, 복수의 동작상태를 갖는 반도체 집적회로장치로서,상기 반도체칩의 제 1 영역에 형성되고, 복수의 하위회로로부터 전기회로를 형성하기 위해 제 1 제어신호에 의해 선택적으로 활성화되는 상기 복수의 하위회로를 구비한 주회로;상기 제 1 영역에 형성되며, 입력신호를 공급하도록 상기 주회로에 접속된 복수의 입력신호 패드;상기 제 1 영역에 형성되며, 출력신호를 제공하도록 상기 주회로에 접속된 복수의 출력신호 패드;상기 제 1 영역 내에 형성되며, 복수의 입력에서 제 2 제어신호를 수신하고 상기 제 1 제어신호를 출력하는 모드 선택기로서, 상기 제 1 제어신호는 상기 하위회로를 선택적으로 활성화하는, 모드 선택기; 및상기 반도체칩의 제 2 영역에 형성된 입력신호 패드 및 상기 제 2 영역의 상기 입력신호 패드와 상기 제 1 영역의 상기 모드 선택기 사이에 접속된 제어신호발생기를 포함하며 제 2 영역에 형성된 모드 변환기로서, 제 2 제어신호를 상기 모드 선택기로 출력하고, 상기 입력신호 패드는 상기 명령을 나타내는 전위신호를 수신하기 위하여 상기 반도체칩의 제 2 영역에 형성되는, 모드 변환기를 포함하며,상기 제어신호 발생기는,상기 제 2 영역의 상기 입력신호 패드와 제 1 전위레벨의 소스 사이에 접속되며, 상기 제 2 영역의 상기 입력신호 패드로부터 상기 전위신호를 수신하고 대응하는 전위레벨을 발생시키는 제 1 스위칭부; 및상기 제 2 영역의 상기 입력신호 패드와 제어노드 사이에 접속되며, 상기 전위신호에 응하여 상기 제 2 제어신호를 생성하는 클램핑 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
- 제 6 항에 있어서,상기 제 1 스위칭부는, 상기 제 2 영역의 상기 입력신호 패드를 상기 제 1 전위레벨 또는 상기 제 2 전위레벨 중의 하나로 유지하기 위하여 제 2 전위레벨의 소스에 접속된 게이트 전극을 구비한, 상기 제 2 영역의 상기 입력신호 패드와 제 1 전위레벨의 상기 소스 사이에 접속된 제 1 FET를 더 포함하며,상기 클램핑 회로는,상기 제 2 영역의 상기 입력신호 패드에 접속된 입력노드를 갖는 인버터; 및상기 인버터의 상기 입력노드와 제 1 전위레벨의 상기 소스 사이에 접속되며 상기 인버터의 출력노드에 접속된 게이트 전극을 구비한 제 2 FET 를 더 포함하며,상기 제 2 제어신호는 상기 인버터의 상기 출력노드에서 생성되는 것을 특징으로 하는 반도체 집적회로 장치.
- 디폴트 동작상태가 제조공정 동안 설정되고 나머지 동작상태는 명령신호의 인가를 통해 선택적으로 활성화되는, 복수의 동작상태를 갖는 반도체 집적회로장치로서,상기 반도체칩의 제 1 영역에 형성되고, 복수의 하위회로로부터 전기회로를 형성하기 위해 제 1 제어신호에 의해 선택적으로 활성화되는 상기 복수의 하위회로를 구비한 주회로;상기 제 1 영역에 형성되며, 입력신호를 공급하도록 상기 주회로에 접속된 복수의 입력신호 패드;상기 제 1 영역에 형성되며, 출력신호를 제공하도록 상기 주회로에 접속된 복수의 출력신호 패드;상기 제 1 영역 내에 형성되며, 상기 하위회로를 선택적으로 활성화하도록 상기 제 1 제어신호를 생성하고, 상기 제 1 제어신호를 변화시키기 위하여 제 2 제어신호에 응답하는, 모드 선택기; 및상기 모드 선택기에 접속되며, 상기 제 2 제어신호를 상기 모드 선택기에 공급하도록 외부소스로부터 공급된 명령에 응답하는, 모드 변환기를 포함하며,상기 모드 선택기는,제 1 전위레벨의 소스 또는 제 2 전위레벨의 소스에 선택적으로 접속된 출력노드를 갖는 제 1 마스터 슬라이스 스위칭부;상기 제 1 마스터 슬라이스 스위칭부의 상기 출력노드에 접속된 제 1 입력노드, 제 2 입력노드, 및 출력노드를 구비한 제 1 논리회로;상기 제 1 논리회로의 상기 출력노드에 접속된 제 1 입력노드, 제 2 입력노드, 및 상기 제 1 제어신호를 생성하는 출력노드를 구비한 제 2 논리회로;제 2 전위레벨의 상기 소스 또는 제어노드에 선택적으로 접속된 출력노드를 구비한 제 2 마스터 슬라이스 스위칭부; 및상기 제 2 마스터 슬라이스 스위칭부에 상보적으로 제 2 전위레벨의 상기 소스 또는 상기 제어노드에 선택적으로 접속된 출력노드를 구비한 제 3 마스터 슬라이스 스위칭부를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
- 디폴트 동작상태가 제조공정 동안 설정되고 나머지 동작상태는 명령신호의 인가를 통해 선택적으로 활성화되는, 복수의 동작상태를 갖는 반도체 집적회로장치로서,상기 반도체칩의 제 1 영역에 형성되고, 복수의 하위회로로부터 전기회로를 형성하기 위해 제 1 제어신호에 의해 선택적으로 활성화되는 상기 복수의 하위회로를 구비한 주회로;상기 제 1 영역에 형성되며, 입력신호를 공급하도록 상기 주회로에 접속된 복수의 입력신호 패드;상기 제 1 영역에 형성되며, 출력신호를 제공하도록 상기 주회로에 접속된복수의 출력신호 패드;상기 제 1 영역 내에 형성되며, 복수의 입력에서 제 2 제어신호를 수신하고 상기 제 1 제어신호를 출력하는 모드 선택기로서, 상기 제 1 제어신호는 상기 하위회로를 선택적으로 활성화시키는, 모드 선택기; 및제 2 영역에 형성되며, 상기 반도체칩의 제 2 영역에 형성된 입력신호 패드 및 상기 제 2 영역의 상기 입력신호 패드와 상기 제 1 영역의 상기 모드 선택기 사이에 접속된 제어신호 발생기를 구비하며, 제 2 제어신호를 상기 모드 선택기로 출력하는 모드 변환기로서, 상기 반도체칩의 제 2 영역에 형성된 상기 입력신호 패드는 상기 명령을 나타내는 전위신호를 수신하는, 모드 변환기를 포함하고,상기 제어신호 발생기는,상기 제 2 영역의 상기 입력신호 패드와 제 1 전위레벨의 소스 사이에 접속되고, 상기 제 2 영역의 상기 입력신호 패드로부터 상기 전위신호를 수신하고 대응하는 전위레벨을 발생시키는, 제 1 스위칭부;상기 제 2 영역의 상기 입력신호 패드와 제어노드 사이에 접속되고, 상기 전위신호에 응답하여 상기 제 2 제어신호를 생성하는 클램핑 회로를 포함하고,상기 모드 선택기는,제 1 전위레벨의 상기 소스 또는 제 2 전위레벨의 소스에 선택적으로 접속된 출력노드를 갖는 제 1 마스터 슬라이스 스위칭부;상기 제 1 마스터 슬라이스 스위칭부의 상기 출력노드에 접속된 제 1 입력노드, 제 2 입력노드, 및 출력노드를 갖는 제 1 논리회로;상기 제 1 논리회로의 상기 출력노드에 접속된 제 1 입력노드, 제 2 입력노드, 및 상기 제 1 제어신호를 생성하는 출력노드를 갖는 제 2 논리회로;제 2 논리레벨의 상기 소스 또는 상기 제어노드에 선택적으로 접속된 출력노드를 갖는 제 2 마스터 슬라이스 스위칭부; 및상기 제 2 마스터 슬라이스 스위칭부에 상보적으로 제 2 전위레벨의 상기 소스 또는 상기 제어노드에 선택적으로 접속된 출력노드를 갖는 제 3 마스터 슬라이스 스위칭부를 더 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 9 항에 있어서,내부에 상기 반도체칩을 밀봉하는 패키지를 더 포함하고, 상기 패키지는 상기 제 1 영역의 상기 복수의 입력신호 패드에 선택적으로 접속되고 상기 제 2 영역의 상기 입력신호 패드로부터 전기적으로 분리된 복수의 도전단자를 갖는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 9 항에 있어서,상기 반도체칩은 패키지 내에 하우징되고, 상기 패키지는, 상기 전기회로 및 상기 제 1 제어신호를 변화시켜 상기 복수의 하위회로로부터 선택된 다른 하위회로를 활성화시킴으로써 구현된 다른 전기회로구성의 테스트를 가능하게 하기 위해 상기 제 1 영역의 상기 복수의 입력신호 패드 및 상기 제 2 영역의 상기 입력신호 패드에 선택적으로 접속된 복수의 도전단자를 구비하는 것을 특징으로 하는 반도체집적회로 장치.
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184585B1 (en) * | 1997-11-13 | 2001-02-06 | International Rectifier Corp. | Co-packaged MOS-gated device and control integrated circuit |
| JP4132232B2 (ja) * | 1998-06-16 | 2008-08-13 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| FR2787912B1 (fr) | 1998-12-23 | 2001-03-02 | St Microelectronics Sa | Circuit electronique configurable |
| EP1132963B1 (en) * | 2000-03-08 | 2007-10-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| JP2006156929A (ja) | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| US20050289287A1 (en) * | 2004-06-11 | 2005-12-29 | Seung-Man Shin | Method and apparatus for interfacing between test system and embedded memory on test mode setting operation |
| EP2079109A3 (en) * | 2004-11-05 | 2010-06-30 | Fujitsu Semiconductor Limited | Design method for semiconductor integrated circuit |
| US7868432B2 (en) * | 2006-02-13 | 2011-01-11 | Fairchild Semiconductor Corporation | Multi-chip module for battery power control |
| US7675357B2 (en) * | 2008-01-07 | 2010-03-09 | Azurewave Technologies, Inc. | Multi-system module having functional substrate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4446390A (en) * | 1981-12-28 | 1984-05-01 | Motorola, Inc. | Low leakage CMOS analog switch circuit |
| JPS62185357A (ja) * | 1986-02-10 | 1987-08-13 | Nec Corp | 論理集積回路 |
| JPH02177364A (ja) * | 1988-10-14 | 1990-07-10 | Nec Corp | 半導体集積回路 |
| JP2650124B2 (ja) * | 1989-07-11 | 1997-09-03 | 三菱電機株式会社 | 半導体集積回路 |
| JPH0417356A (ja) * | 1990-05-10 | 1992-01-22 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0541644A (ja) * | 1991-08-07 | 1993-02-19 | Nec Corp | アナログマルチプレクサ |
| US5504439A (en) * | 1994-04-01 | 1996-04-02 | Xilinx, Inc. | I/O interface cell for use with optional pad |
| JPH0822694A (ja) * | 1994-07-05 | 1996-01-23 | Hitachi Ltd | 半導体集積回路、及び半導体記憶装置 |
| US5698903A (en) * | 1995-05-09 | 1997-12-16 | United Memories, Inc. | Bond pad option for integrated circuits |
| JP3415347B2 (ja) * | 1995-10-25 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | マイクロコンピュータの動作モード設定用入力回路 |
| US5880596A (en) * | 1996-11-05 | 1999-03-09 | Altera Corporation | Apparatus and method for configuring integrated circuit option bits with different bonding patterns |
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