JP2650124B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2650124B2 JP2650124B2 JP1178417A JP17841789A JP2650124B2 JP 2650124 B2 JP2650124 B2 JP 2650124B2 JP 1178417 A JP1178417 A JP 1178417A JP 17841789 A JP17841789 A JP 17841789A JP 2650124 B2 JP2650124 B2 JP 2650124B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ユーザが使用する動作モードと、製造者
（メーカ）側が出荷時等に使用する動作モードとを区別
する必要がある１チップマイクロコンピュータやDSP（D
igital Signal Processor）などの半導体集積回路に関
するものである。
（メーカ）側が出荷時等に使用する動作モードとを区別
する必要がある１チップマイクロコンピュータやDSP（D
igital Signal Processor）などの半導体集積回路に関
するものである。
第６図（ａ），（ｂ），（ｃ）は１チップマイクロコ
ンピュータの各動作モードの例を説明するためのブロッ
ク図である。図において、21は演算・制御を行うCPU、2
2はデータ処理に必要なデータを一時的に格納するRAM、
23はデータ処理に必要なプログラムなどのデータを予め
格納したROM、24は周辺ロジック回路、25はI/O（入出
力）ポート、26は設定された動作モード制御情報に基づ
きCPU21やROM23とデータバス（DB），アドレスバス（A
D）及び制御線（Cntl）間のゲートを制御する動作モー
ド制御回路であり、これらが１チップに内蔵されて１チ
ップマイクロコンピュータ20が構成されている。
ンピュータの各動作モードの例を説明するためのブロッ
ク図である。図において、21は演算・制御を行うCPU、2
2はデータ処理に必要なデータを一時的に格納するRAM、
23はデータ処理に必要なプログラムなどのデータを予め
格納したROM、24は周辺ロジック回路、25はI/O（入出
力）ポート、26は設定された動作モード制御情報に基づ
きCPU21やROM23とデータバス（DB），アドレスバス（A
D）及び制御線（Cntl）間のゲートを制御する動作モー
ド制御回路であり、これらが１チップに内蔵されて１チ
ップマイクロコンピュータ20が構成されている。
第６図（ａ）は１チップマイクロコンピュータ20にユ
ーザが使用する個別の回路であるユーザロジック27が接
続されており、シングルチップモードを示す。このシン
グルチップモードはユーザが使用する動作モードであ
り、マイクロコンピュータ20のI/Oポート25によりユー
ザロジック27を制御したり、このユーザロジック27より
マイクロコンピュータ20にデータを入力したりする動作
を行う。この場合のマイクロコンピュータ20はROM23に
予め格納されたプログラムによって動作する。
ーザが使用する個別の回路であるユーザロジック27が接
続されており、シングルチップモードを示す。このシン
グルチップモードはユーザが使用する動作モードであ
り、マイクロコンピュータ20のI/Oポート25によりユー
ザロジック27を制御したり、このユーザロジック27より
マイクロコンピュータ20にデータを入力したりする動作
を行う。この場合のマイクロコンピュータ20はROM23に
予め格納されたプログラムによって動作する。
第６図（ｂ）は１チップマイクロコンピュータ20に外
部メモリ28が接続されており、外部メモリモードを示
す。この外部メモリモードは或る特定のI/Oポート25か
らアドレスバス、データバス及び若干の制御線の各デー
タがやりとりされ、外部メモリ28をアクセスする動作で
ある。この場合、プログラムは外部メモリ28に格納され
ており、ROM23は使用されない。
部メモリ28が接続されており、外部メモリモードを示
す。この外部メモリモードは或る特定のI/Oポート25か
らアドレスバス、データバス及び若干の制御線の各デー
タがやりとりされ、外部メモリ28をアクセスする動作で
ある。この場合、プログラムは外部メモリ28に格納され
ており、ROM23は使用されない。
第６図（ｃ）は１チップマイクロコンピュータ20に検
査装置29が接続されており、モジュールテストモードを
示す。このモジュールテストモートは、マイクロコンピ
ュータ20のメーカが使用するものである。この場合、検
査装置29より１チップマイクロコンピュータ20にアドレ
スデータと制御信号を与え、かつデータバスのやり取り
をして、マイクロコンピュータ20の周辺ロジック24、RO
M23、RAM22等を動作させてマイクロコンピュータ20の検
査を行う。第６図（ａ），（ｂ）のモードではCPU21が
周辺ロジック24、ROM23、RAM22等のアクセス制御を行っ
ていたが、第６図（ｃ）のモジュールテストモードでは
マイクロコンピュータ20の内部バスからCPU21を分離し
て周辺ロジック24、ROM23、RAM22等をテストするもので
ある。
査装置29が接続されており、モジュールテストモードを
示す。このモジュールテストモートは、マイクロコンピ
ュータ20のメーカが使用するものである。この場合、検
査装置29より１チップマイクロコンピュータ20にアドレ
スデータと制御信号を与え、かつデータバスのやり取り
をして、マイクロコンピュータ20の周辺ロジック24、RO
M23、RAM22等を動作させてマイクロコンピュータ20の検
査を行う。第６図（ａ），（ｂ）のモードではCPU21が
周辺ロジック24、ROM23、RAM22等のアクセス制御を行っ
ていたが、第６図（ｃ）のモジュールテストモードでは
マイクロコンピュータ20の内部バスからCPU21を分離し
て周辺ロジック24、ROM23、RAM22等をテストするもので
ある。
第７図（ａ）は第６図（ａ）のシングルチップモード
時のタイミングチャートであり、第７図（ｂ）は第６図
（ｂ）の外部メモリモード時のタイミングチャートであ
る。また、第７図（ｃ）は第６図（ｃ）のモジュールテ
ストモード時のタイミングチャートである。シングルチ
ップモード時におけるI/Oポート25の一部は、他のモー
ド時におけるアドレス信号、データ信号、制御信号など
が入出力される構成となったダブルファンクションのポ
ートとなっている。第６図（ａ）のシングルチップモー
ド時にはI/Oポート25はプログラムによってデータを入
出力する単純なポートとして動作する。第６図（ｂ）の
外部メモリモードでは、マイクロコンピュータ20よりア
ドレス信号と制御信号が出力され、データバスは入出力
として動作する。この時、第６図（ａ）で出力されてい
たI/Oポート25の値は、出力されなくなる。即ち、I/Oポ
ート25は単純なバスバッファとしての機能のみとなる。
第６図（ｃ）のモジュールテストモードでは、検査装置
29から発生したアドレス信号と制御信号をマイクロコン
ピュータ20が入力し、データバスは入出力として動作す
る。この時も、ポートラッチの値は出力されない。
時のタイミングチャートであり、第７図（ｂ）は第６図
（ｂ）の外部メモリモード時のタイミングチャートであ
る。また、第７図（ｃ）は第６図（ｃ）のモジュールテ
ストモード時のタイミングチャートである。シングルチ
ップモード時におけるI/Oポート25の一部は、他のモー
ド時におけるアドレス信号、データ信号、制御信号など
が入出力される構成となったダブルファンクションのポ
ートとなっている。第６図（ａ）のシングルチップモー
ド時にはI/Oポート25はプログラムによってデータを入
出力する単純なポートとして動作する。第６図（ｂ）の
外部メモリモードでは、マイクロコンピュータ20よりア
ドレス信号と制御信号が出力され、データバスは入出力
として動作する。この時、第６図（ａ）で出力されてい
たI/Oポート25の値は、出力されなくなる。即ち、I/Oポ
ート25は単純なバスバッファとしての機能のみとなる。
第６図（ｃ）のモジュールテストモードでは、検査装置
29から発生したアドレス信号と制御信号をマイクロコン
ピュータ20が入力し、データバスは入出力として動作す
る。この時も、ポートラッチの値は出力されない。
以上の例に示す動作モードの設定を行うための従来の
動作モード制御回路26aを第８図に示す。第８図におい
て、41が各動作モードを区別するための動作モード制御
情報を格納する動作モードレジスタ（動作モード設定手
段）であり、１ビット以上のレジスタで構成される。こ
のレジスタ41への値の設定は、モード設定のための専用
の入力端子であるモード入力端子47へのモード入力値に
より行われる。モード入力端子47は、複数個設置するこ
ともできるが、モード入力レベルをOV,Vcc,2×Vccの３
レベル入力として、レベル判定回路42に与えることによ
りモード入力値を判定し、モード入力端子47の個数を減
らすことも図られている。
動作モード制御回路26aを第８図に示す。第８図におい
て、41が各動作モードを区別するための動作モード制御
情報を格納する動作モードレジスタ（動作モード設定手
段）であり、１ビット以上のレジスタで構成される。こ
のレジスタ41への値の設定は、モード設定のための専用
の入力端子であるモード入力端子47へのモード入力値に
より行われる。モード入力端子47は、複数個設置するこ
ともできるが、モード入力レベルをOV,Vcc,2×Vccの３
レベル入力として、レベル判定回路42に与えることによ
りモード入力値を判定し、モード入力端子47の個数を減
らすことも図られている。
第９図は他の従来の動作モード制御回路26bを説明す
るための１チップマイクロコンピュータの要部構成を示
すブロック図である。第９図においては、ソフトウェア
により、動作モードレジスタ51をパス61を介してデータ
バス59よりアクセスできる。また、データバス59はデー
タバスバッファの働きをするポート58よりチップ外部と
インタフェースされる。即ち、動作モードレジスタ51は
モード入力端子57に入力されるモード入力レベル（レベ
ル判定回路52の判定結果60）により動作モード制御情報
の設定が可能であると共に、データバス59を介して動作
モード制御情報の設定が可能となる構成になっている。
るための１チップマイクロコンピュータの要部構成を示
すブロック図である。第９図においては、ソフトウェア
により、動作モードレジスタ51をパス61を介してデータ
バス59よりアクセスできる。また、データバス59はデー
タバスバッファの働きをするポート58よりチップ外部と
インタフェースされる。即ち、動作モードレジスタ51は
モード入力端子57に入力されるモード入力レベル（レベ
ル判定回路52の判定結果60）により動作モード制御情報
の設定が可能であると共に、データバス59を介して動作
モード制御情報の設定が可能となる構成になっている。
従来の半導体集積回路は以上のように構成されている
ため、モード設定専用のモード入力端子が少なくとも１
個必要であり、ピン数の制限が非常に厳しい１チップマ
イクロコンピュータ等の分野では、大きなデメリットと
なる。また、動作モードの種類も増加する傾向にある中
では、従来の１本のみのモード入力だけでは不足するの
で、モード入力端子を複数個にする必要があるなどの問
題点があった。
ため、モード設定専用のモード入力端子が少なくとも１
個必要であり、ピン数の制限が非常に厳しい１チップマ
イクロコンピュータ等の分野では、大きなデメリットと
なる。また、動作モードの種類も増加する傾向にある中
では、従来の１本のみのモード入力だけでは不足するの
で、モード入力端子を複数個にする必要があるなどの問
題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、モード入力端子をなくすとともに、設定可
能な動作モード数を多くすることができる半導体集積回
路を提供することを目的とする。
れたもので、モード入力端子をなくすとともに、設定可
能な動作モード数を多くすることができる半導体集積回
路を提供することを目的とする。
この発明に係る半導体集積回路は、内蔵する中央処理
装置からは内部バスを介して動作モード設定手段にアク
セス可能であるとともに、リセット入力端子に入力され
るリセット入力信号が所定のレベルから第１のレベルに
変化したときはリセット信号に基づいて動作モード設定
手段に所定の動作モード制御情報を設定し、リセット入
力信号が所定のレベルから第２のレベルに変化したとき
は入出力ポートの所定の端子から入力される動作モード
制御情報を内部バスを介して動作モード設定手段に設定
する動作モード制御手段を備えたもである。
装置からは内部バスを介して動作モード設定手段にアク
セス可能であるとともに、リセット入力端子に入力され
るリセット入力信号が所定のレベルから第１のレベルに
変化したときはリセット信号に基づいて動作モード設定
手段に所定の動作モード制御情報を設定し、リセット入
力信号が所定のレベルから第２のレベルに変化したとき
は入出力ポートの所定の端子から入力される動作モード
制御情報を内部バスを介して動作モード設定手段に設定
する動作モード制御手段を備えたもである。
この発明においては、半導体集積回路が本来有するリ
セット入力端子を用いて、リセット入力信号が所定のレ
ベルから第１のレベルに変化，例えば0Vレベル→Vccレ
ベルに変化したときは入出力ポートの状態に関係なくリ
セット信号（0Vレベル信号）に基づいて動作モードレジ
スタ等の動作モード設定手段にユーザモードが設定さ
れ、リセット入力信号が所定のレベルから第２のレベル
に変化，例えば0Vレベル→2Vccレベルに変化したときは
入出力ポートの所定の端子から入力される動作モード制
御情報を内部バスを介して動作モード設定手段に設定す
ることによりテストモード等の他の動作モードが設定さ
れる。
セット入力端子を用いて、リセット入力信号が所定のレ
ベルから第１のレベルに変化，例えば0Vレベル→Vccレ
ベルに変化したときは入出力ポートの状態に関係なくリ
セット信号（0Vレベル信号）に基づいて動作モードレジ
スタ等の動作モード設定手段にユーザモードが設定さ
れ、リセット入力信号が所定のレベルから第２のレベル
に変化，例えば0Vレベル→2Vccレベルに変化したときは
入出力ポートの所定の端子から入力される動作モード制
御情報を内部バスを介して動作モード設定手段に設定す
ることによりテストモード等の他の動作モードが設定さ
れる。
第１図（ａ）はこの発明の一実施例に係る１チップマ
イクロコンピュータの要部構成を示すブロック図であ
り、前記第８図，第９図同様、CPUやRAM等の構成要素は
省略してある。図において、13は１チップマイクロコン
ピュータ、14はマイクロコンピュータ13のリセット入力
端子、15aはマイクロコンピュータ13のI/Oポート25の所
定の端子に割り当てられたモード設定端子、10aは本実
施例による動作モード制御回路で、11は動作モードを設
定するために動作モード制御情報を格納する動作モード
レジスタ、12は上記リセット入力端子14からのリセット
信号のレベルを判定するレベル判定回路、16はレベル判
定回路12の判定結果に従って，モード設定端子15aから
入力された動作モード制御情報を動作モードレジスタ11
に与えるモード設定制御回路である。また、18はレベル
判定回路12からの出力信号をモード設定制御回路16に伝
えるための制御線、19は所定の動作モード制御情報とし
てユーザモードの値を動作モードレジスタ11に与えるた
めの制御線、Ｓはモード設定端子15aとモード設定制御
回路16とを接続する信号線である。モード設定端子15a
はリセット解除後の通常動作時には各端子本来の役割と
なるダブルファンクションポートである。
イクロコンピュータの要部構成を示すブロック図であ
り、前記第８図，第９図同様、CPUやRAM等の構成要素は
省略してある。図において、13は１チップマイクロコン
ピュータ、14はマイクロコンピュータ13のリセット入力
端子、15aはマイクロコンピュータ13のI/Oポート25の所
定の端子に割り当てられたモード設定端子、10aは本実
施例による動作モード制御回路で、11は動作モードを設
定するために動作モード制御情報を格納する動作モード
レジスタ、12は上記リセット入力端子14からのリセット
信号のレベルを判定するレベル判定回路、16はレベル判
定回路12の判定結果に従って，モード設定端子15aから
入力された動作モード制御情報を動作モードレジスタ11
に与えるモード設定制御回路である。また、18はレベル
判定回路12からの出力信号をモード設定制御回路16に伝
えるための制御線、19は所定の動作モード制御情報とし
てユーザモードの値を動作モードレジスタ11に与えるた
めの制御線、Ｓはモード設定端子15aとモード設定制御
回路16とを接続する信号線である。モード設定端子15a
はリセット解除後の通常動作時には各端子本来の役割と
なるダブルファンクションポートである。
次に動作について説明する。ユーザの使用する動作モ
ードへは、リセット入力端子14に与えられるリセット入
力のOVレベルをレベル判定回路12が判定して、制御線19
を介して動作モードレジスタ11にユーザモードの値（動
作モード制御情報）を設定する。この後、リセット入力
のOVからVccへの立上がり後、リセット状態が解除さ
れ、動作が開始するが、この時、動作モードレジスタ11
の値は、リセットで設定された値を保持する。一方、メ
ーカの使用する動作モードでは、リセット入力がOV時
は、前述のユーザモードと同じであるが、リセット入力
のOVから2Vccの立上がりエッジを、レベル判定回路12で
判断して、モード設定端子15aより入力されたデータを
モード設定制御回路16を通して動作モードレジスタ11へ
転送する。その後は、動作モードレジスタ11の動作モー
ド制御情報によって、CPU21やROM23等の各々の構成要素
の動作モードが設定され、マイクロコンピュータ13は動
作を開始する。
ードへは、リセット入力端子14に与えられるリセット入
力のOVレベルをレベル判定回路12が判定して、制御線19
を介して動作モードレジスタ11にユーザモードの値（動
作モード制御情報）を設定する。この後、リセット入力
のOVからVccへの立上がり後、リセット状態が解除さ
れ、動作が開始するが、この時、動作モードレジスタ11
の値は、リセットで設定された値を保持する。一方、メ
ーカの使用する動作モードでは、リセット入力がOV時
は、前述のユーザモードと同じであるが、リセット入力
のOVから2Vccの立上がりエッジを、レベル判定回路12で
判断して、モード設定端子15aより入力されたデータを
モード設定制御回路16を通して動作モードレジスタ11へ
転送する。その後は、動作モードレジスタ11の動作モー
ド制御情報によって、CPU21やROM23等の各々の構成要素
の動作モードが設定され、マイクロコンピュータ13は動
作を開始する。
なお、動作モードレジスタ11への初期値設定後、モー
ド設定端子15aは通常の機能端子として使用される。
ド設定端子15aは通常の機能端子として使用される。
第１図（ｂ）はこの発明の他の実施例を説明するため
の１チップマイクロコンピュータの要部構成を示すブロ
ック図であり、第１図（ａ）に示す構成要素に対応する
ものには同一の符号を付し、その説明を省略する。第１
図（ｂ）において、17はデータバスバッファの働きをす
るポート58の所定の端子に割り当てられたモード設定端
子15bに接続されるデータバスである。すなわち、第１
図（ｂ）は第９図に示す従来回路に本願を適用したもの
であり、データバス本来の働きと、動作モードレジスタ
11の初期設定用の働きとを兼用したものである。
の１チップマイクロコンピュータの要部構成を示すブロ
ック図であり、第１図（ａ）に示す構成要素に対応する
ものには同一の符号を付し、その説明を省略する。第１
図（ｂ）において、17はデータバスバッファの働きをす
るポート58の所定の端子に割り当てられたモード設定端
子15bに接続されるデータバスである。すなわち、第１
図（ｂ）は第９図に示す従来回路に本願を適用したもの
であり、データバス本来の働きと、動作モードレジスタ
11の初期設定用の働きとを兼用したものである。
次に動作について説明する。ユーザモードの動作につ
いては、前述の一実施例と同じである。メーカで使用す
る動作モードについても、前述の動作と殆ど同じで、リ
セット入力のOVから2Vccの立上がりエッジを、レベル判
定回路12で判定して、モード設定端子15bであるバッフ
ァから入力したデータをデータバス17を介してモード設
定制御回路16を通して動作モードレジスタ11へ転送す
る。その後、動作モードレジスタ11の動作モード制御情
報によって、各々の構成要素の動作モードが設定され、
マイクロコンピュータ13が動作開始するのも前述と同じ
である。なお、モード設定端子15bは動作モードレジス
タ11への初期値設定後、通常の機能端子として使用され
る。
いては、前述の一実施例と同じである。メーカで使用す
る動作モードについても、前述の動作と殆ど同じで、リ
セット入力のOVから2Vccの立上がりエッジを、レベル判
定回路12で判定して、モード設定端子15bであるバッフ
ァから入力したデータをデータバス17を介してモード設
定制御回路16を通して動作モードレジスタ11へ転送す
る。その後、動作モードレジスタ11の動作モード制御情
報によって、各々の構成要素の動作モードが設定され、
マイクロコンピュータ13が動作開始するのも前述と同じ
である。なお、モード設定端子15bは動作モードレジス
タ11への初期値設定後、通常の機能端子として使用され
る。
以上説明したように第１図（ａ）に示す実施例は、主
としてメーカ側が使用する動作モードの設定をリセット
入力のOVから２×Vccへの立上がりエッジ等の特殊な信
号でモード設定端子よりデータを取り込んで動作モード
レジスタに値をセットするモード設定制御回路を有した
ものである。したがって、この実施例のマイクロコンピ
ュータは、リセット入力のOVから２×Vccへの立上がり
エッジ等の特殊な信号で、モード設定端子よりデータを
取り込んで、動作モードレジスタに値が設定され、希望
の動作モードへ入ることができる。
としてメーカ側が使用する動作モードの設定をリセット
入力のOVから２×Vccへの立上がりエッジ等の特殊な信
号でモード設定端子よりデータを取り込んで動作モード
レジスタに値をセットするモード設定制御回路を有した
ものである。したがって、この実施例のマイクロコンピ
ュータは、リセット入力のOVから２×Vccへの立上がり
エッジ等の特殊な信号で、モード設定端子よりデータを
取り込んで、動作モードレジスタに値が設定され、希望
の動作モードへ入ることができる。
また、第１図（ｂ）に示す実施例は、主としてメーカ
側が使用する動作モードの設定をリセット入力のOVから
２×Vccへの立上がりエッジ等の特殊な信号で、データ
バスバッファポート（モード設定端子）より、データバ
スを介してデータを取り込んで動作モードレジスタに値
をセットするモード設定制御回路を有したものである。
したがって、この実施例のマイクロコンピュータは、リ
セット入力のOVから２×Vccへの立上がりエッジ等の特
殊な信号でデータバスバッファポートよりデータバスを
介してデータを取り込んで動作モードレジスタに値が設
定され、希望の動作モードへ入ることができる。
側が使用する動作モードの設定をリセット入力のOVから
２×Vccへの立上がりエッジ等の特殊な信号で、データ
バスバッファポート（モード設定端子）より、データバ
スを介してデータを取り込んで動作モードレジスタに値
をセットするモード設定制御回路を有したものである。
したがって、この実施例のマイクロコンピュータは、リ
セット入力のOVから２×Vccへの立上がりエッジ等の特
殊な信号でデータバスバッファポートよりデータバスを
介してデータを取り込んで動作モードレジスタに値が設
定され、希望の動作モードへ入ることができる。
第２図は上記各実施例における動作モード制御回路の
具体的回路構成を示す図であり、各実施例ともほぼ同様
な構成となるので、ここでは第１図（ａ）のものについ
て示す。図示のように、レベル判定回路12は、リセット
入力端子14からのリセット入力を反転するインバータ12
aと、この出力を遅延させる多段インバータ等から成る
遅延回路12bと、リセット入力の2Vcc検出のため直列に
接続されたFET12c,12dと、これらの接続点の出力を反転
する２段のインバータ12e,12fと、この出力と上記遅延
回路12bの出力を入力とするナンドゲート12gと、この出
力と動作モードレジスタへの書込み信号▲▼を入力
するナンドゲート12h、この出力を入力とするインバー
タ12iから実現される。また、モード設定制御回路16
は、前記レベル判定回路12の２段のインバータ12e,12f
間から取り出された値によってモード設定端子15aから
の入力をオン・オフする第１ゲート16aと、同じく前記
２段のインバータ12e,12f間から取り出された値によっ
て上記第１ゲート16aの出力をラッチするラッチ回路16b
と、前記レベル判定回路12のナンドゲート12gの出力に
よって上記ラッチ回路16bの出力をオン・オフする第２
ゲート16cとから実現され、上記各ゲート16a,16cはイン
バータ16d,16fとトランスミッション16e,16gとから成
り、ラッチ回路16bは、上記第１ゲート16aの出力を反転
する２段のインバータ16h,16iと、インバータ16i及びト
ランスミッション16kから成り，前記レベル判定回路12
の２段のインバータ12e,12f間から取り出された値によ
って上記２段のインバータ16h,16iの入出力間をオン・
オフするゲート16lと、上記２段のインバータ16h,16i間
から取り出された値を反転して出力するインバータ16m
とから成る。また、動作モードレジスタ11は、上記モー
ド設定制御回路16の出力とトランスミッション11aを介
したデータバス（DB）の出力が一方の入力に接続され，
リセット入力が他方の入力に接続されたナンドゲート11
bと、この出力を反転して上記ナンドゲート11bの一方の
入力に接続するクロックドインバータ11cと、上記ナン
ドゲート11bとクロックドインバータ11c間から取り出さ
れた出力をオン・オフするトランスミッション11dと、
この出力を反転する２段のインバータ11e及びクロック
ドインバータ11fとから実現され、上記２段のインバー
タ11e,11fの入出力間が接続され、その間の値が取り出
されて動作モード制御信号となる。なお、上記トランス
ミッション11a,11d及びインバータ11c,11fはソフトウェ
アによる設定時に書込み信号（▲▼,WRJ）及び
（▲▼,WR）によって制御されるもので、前記第６
図に示したROM23に書込まれたプログラムによって設定
することによりユーザモードにおいて第６図（ａ）のシ
ングルチップモードから第６図（ｂ）の外部メモリモー
ドに移行することができるものであり、リセットシーケ
ンス時，すなわち初期設定時はWR＝“L"となる。
具体的回路構成を示す図であり、各実施例ともほぼ同様
な構成となるので、ここでは第１図（ａ）のものについ
て示す。図示のように、レベル判定回路12は、リセット
入力端子14からのリセット入力を反転するインバータ12
aと、この出力を遅延させる多段インバータ等から成る
遅延回路12bと、リセット入力の2Vcc検出のため直列に
接続されたFET12c,12dと、これらの接続点の出力を反転
する２段のインバータ12e,12fと、この出力と上記遅延
回路12bの出力を入力とするナンドゲート12gと、この出
力と動作モードレジスタへの書込み信号▲▼を入力
するナンドゲート12h、この出力を入力とするインバー
タ12iから実現される。また、モード設定制御回路16
は、前記レベル判定回路12の２段のインバータ12e,12f
間から取り出された値によってモード設定端子15aから
の入力をオン・オフする第１ゲート16aと、同じく前記
２段のインバータ12e,12f間から取り出された値によっ
て上記第１ゲート16aの出力をラッチするラッチ回路16b
と、前記レベル判定回路12のナンドゲート12gの出力に
よって上記ラッチ回路16bの出力をオン・オフする第２
ゲート16cとから実現され、上記各ゲート16a,16cはイン
バータ16d,16fとトランスミッション16e,16gとから成
り、ラッチ回路16bは、上記第１ゲート16aの出力を反転
する２段のインバータ16h,16iと、インバータ16i及びト
ランスミッション16kから成り，前記レベル判定回路12
の２段のインバータ12e,12f間から取り出された値によ
って上記２段のインバータ16h,16iの入出力間をオン・
オフするゲート16lと、上記２段のインバータ16h,16i間
から取り出された値を反転して出力するインバータ16m
とから成る。また、動作モードレジスタ11は、上記モー
ド設定制御回路16の出力とトランスミッション11aを介
したデータバス（DB）の出力が一方の入力に接続され，
リセット入力が他方の入力に接続されたナンドゲート11
bと、この出力を反転して上記ナンドゲート11bの一方の
入力に接続するクロックドインバータ11cと、上記ナン
ドゲート11bとクロックドインバータ11c間から取り出さ
れた出力をオン・オフするトランスミッション11dと、
この出力を反転する２段のインバータ11e及びクロック
ドインバータ11fとから実現され、上記２段のインバー
タ11e,11fの入出力間が接続され、その間の値が取り出
されて動作モード制御信号となる。なお、上記トランス
ミッション11a,11d及びインバータ11c,11fはソフトウェ
アによる設定時に書込み信号（▲▼,WRJ）及び
（▲▼,WR）によって制御されるもので、前記第６
図に示したROM23に書込まれたプログラムによって設定
することによりユーザモードにおいて第６図（ａ）のシ
ングルチップモードから第６図（ｂ）の外部メモリモー
ドに移行することができるものであり、リセットシーケ
ンス時，すなわち初期設定時はWR＝“L"となる。
ここで、上記レベル判定回路12は、第３図に示すよう
に、リセット入力がOV→Vcc（第１のレベル変化）のと
きはインバータ12eの出力が“H",インバータ12fの出力
が一点鎖線で示すように“L"のままでナンドゲート12g
の出力が有為とならないので、モード設定制御回路16の
第１ゲート16aはオンするが、第２ゲート16cはオフのま
まのため、動作モードレジスタ11はリセット入力で初期
化された状態，すなわち“0"を保持し、ユーザモードに
示す動作モード制御信号が出力される。一方、リセット
入力がOV→2Vcc（第２のレベル変化）のときはインバー
タ12eの出力が“L",インバータ12fの出力が実線で示す
ように“H"となってナンドゲート12gの出力が有為とな
るので、モード設定制御回路16の第１ゲート16aはリセ
ット入力がOVのときオンしてモード設定端子15aからの
動作モード設定情報（ここでは“1"）をラッチ回路16b
に保持し、第２ゲート16cはリセット入力が2Vccのとき
遅延量の間オンしてラッチ回路16bの値を動作モードレ
ジスタ11に設定するため、モード設定端子15aから入力
されたテストモード等を示す動作モード制御信号が出力
される。
に、リセット入力がOV→Vcc（第１のレベル変化）のと
きはインバータ12eの出力が“H",インバータ12fの出力
が一点鎖線で示すように“L"のままでナンドゲート12g
の出力が有為とならないので、モード設定制御回路16の
第１ゲート16aはオンするが、第２ゲート16cはオフのま
まのため、動作モードレジスタ11はリセット入力で初期
化された状態，すなわち“0"を保持し、ユーザモードに
示す動作モード制御信号が出力される。一方、リセット
入力がOV→2Vcc（第２のレベル変化）のときはインバー
タ12eの出力が“L",インバータ12fの出力が実線で示す
ように“H"となってナンドゲート12gの出力が有為とな
るので、モード設定制御回路16の第１ゲート16aはリセ
ット入力がOVのときオンしてモード設定端子15aからの
動作モード設定情報（ここでは“1"）をラッチ回路16b
に保持し、第２ゲート16cはリセット入力が2Vccのとき
遅延量の間オンしてラッチ回路16bの値を動作モードレ
ジスタ11に設定するため、モード設定端子15aから入力
されたテストモード等を示す動作モード制御信号が出力
される。
なお、上記第２図では、説明の簡略化のため、動作モ
ードをユーザモードとテストモードの２種類として動作
モードレジスタ11を１ビットとしたが、動作モードの数
に応じて第２図に示した動作モードレジスタ11,モード
設定制御回路16及びモード設定端子15aが多段に設けら
れるもので、２段で４種類,3段で８種類の動作モードが
設定可能となる。
ードをユーザモードとテストモードの２種類として動作
モードレジスタ11を１ビットとしたが、動作モードの数
に応じて第２図に示した動作モードレジスタ11,モード
設定制御回路16及びモード設定端子15aが多段に設けら
れるもので、２段で４種類,3段で８種類の動作モードが
設定可能となる。
また、第２図では、レベル判定回路12内の遅延回路12
bを多段インバータとしたが、第４図に示すように、ク
ロック同期によるものであってもよく、また、モード設
定制御回路16にラッチ回路16bを設けたが、OV→2Vccの
立上りエッジで瞬時にモード設定端子15aの値を動作モ
ードレジスタ11に取り込むようにすればラッチ回路16b
は不要となる。
bを多段インバータとしたが、第４図に示すように、ク
ロック同期によるものであってもよく、また、モード設
定制御回路16にラッチ回路16bを設けたが、OV→2Vccの
立上りエッジで瞬時にモード設定端子15aの値を動作モ
ードレジスタ11に取り込むようにすればラッチ回路16b
は不要となる。
また、第１図（ｂ）に示した実施例の場合は、データ
バスバッファの働きをするポート58が、第５図に示すよ
うに、読込み用と書込み用にそれぞれインバータ58a,58
b及びインバータ58c,58dが設けられ、それぞれのインバ
ータ58b,58dがアドレスデコーダ62からのRD信号,WR信号
により制御されているので、読込み用のインバータ58d
の制御信号としてRD信号の他にリセット入力を加える必
要があり、この場合、新たに信号線Ｓを設けることな
く、モード設定端子15bから入力された動作モード制御
情報はポート58,データバス17を介して第２図に示した
モード設定制御回路16の入力に接続される。
バスバッファの働きをするポート58が、第５図に示すよ
うに、読込み用と書込み用にそれぞれインバータ58a,58
b及びインバータ58c,58dが設けられ、それぞれのインバ
ータ58b,58dがアドレスデコーダ62からのRD信号,WR信号
により制御されているので、読込み用のインバータ58d
の制御信号としてRD信号の他にリセット入力を加える必
要があり、この場合、新たに信号線Ｓを設けることな
く、モード設定端子15bから入力された動作モード制御
情報はポート58,データバス17を介して第２図に示した
モード設定制御回路16の入力に接続される。
以上のように、第１図（ａ）に示す実施例によれば、
動作モードの設定を３値のリセット入力の特殊なレベル
（例えば2Vcc）でモード設定端子のデータを取り込んで
モード設定できるように構成したので、ユーザモードの
他にメーカ側の動作モードを自由度を上げて設定できる
効果がある。また、第１図（ｂ）に示す実施例によれ
ば、もともと動作モードレジスタがデータバスよりアク
セス可能なマイクロコンピュータにおいて動作モードの
設定を３値のリセット入力の特殊なレベルでデータバス
バッファからデータバスを介して設定できるように構成
したので、第１図（ａ）の実施例の効果に加えて、必要
な信号配線の面積をデータバスの兼用によって軽減でき
る効果がある。
動作モードの設定を３値のリセット入力の特殊なレベル
（例えば2Vcc）でモード設定端子のデータを取り込んで
モード設定できるように構成したので、ユーザモードの
他にメーカ側の動作モードを自由度を上げて設定できる
効果がある。また、第１図（ｂ）に示す実施例によれ
ば、もともと動作モードレジスタがデータバスよりアク
セス可能なマイクロコンピュータにおいて動作モードの
設定を３値のリセット入力の特殊なレベルでデータバス
バッファからデータバスを介して設定できるように構成
したので、第１図（ａ）の実施例の効果に加えて、必要
な信号配線の面積をデータバスの兼用によって軽減でき
る効果がある。
なお、上記実施例では、本願を１チップマイクロコン
ピュータについて適用したが、DSP等の半導体集積回路
に適用してもよい。また、リセット入力の２×Vccレベ
ル検出で説明したが、他の電圧レベルの検出でも３値入
力が可能な回路であれば置き換えることができる。
ピュータについて適用したが、DSP等の半導体集積回路
に適用してもよい。また、リセット入力の２×Vccレベ
ル検出で説明したが、他の電圧レベルの検出でも３値入
力が可能な回路であれば置き換えることができる。
以上のように本発明によれば、内蔵する中央処理装置
からは内部バスを介して動作モード設定手段にアクセス
可能であるとともに、リセット入力端子に入力されるリ
セット入力信号が所定のレベルから第１のレベルに変化
したときはリセット信号に基づいて動作モード設定手段
に所定の動作モード制御情報を設定し、リセット入力信
号が所定のレベルから第２のレベルに変化したときは入
出力ポートの所定の端子から入力される動作モード制御
情報を内部バスを介して動作モード設定手段に設定する
動作モード制御手段を備えたので、モード設定専用の入
力端子を不要とでき、さらに、新たにモード設定専用の
信号線を追加する必要がなく、信号配線の面積を軽減で
きるという構成において、動作モードを数多く設定でき
るという効果が得られる。
からは内部バスを介して動作モード設定手段にアクセス
可能であるとともに、リセット入力端子に入力されるリ
セット入力信号が所定のレベルから第１のレベルに変化
したときはリセット信号に基づいて動作モード設定手段
に所定の動作モード制御情報を設定し、リセット入力信
号が所定のレベルから第２のレベルに変化したときは入
出力ポートの所定の端子から入力される動作モード制御
情報を内部バスを介して動作モード設定手段に設定する
動作モード制御手段を備えたので、モード設定専用の入
力端子を不要とでき、さらに、新たにモード設定専用の
信号線を追加する必要がなく、信号配線の面積を軽減で
きるという構成において、動作モードを数多く設定でき
るという効果が得られる。
【図面の簡単な説明】 第１図（ａ）はこの発明の一実施例に係る１チップマイ
クロコンピュータの要部構成を示すブロック図、第１図
（ｂ）は他の実施例に係る１チップマイクロコンピュー
タの要部構成を示すブロック図、第２図は実施例の具体
的回路構成図、第３図，第４図は実施例のタイミングチ
ャート、第５図は第１図（ｂ）の実施例の一部を示す回
路図、第６図（ａ）はシングルチップモード時の１チッ
プマイクロコンピュータの要部構成を示すブロック図、
第６図（ｂ）は外部メモリモード時の１チップマイクロ
コンピュータの要部構成を示すブロック図、第６図
（ｃ）はモジュールテストモード時の１チップマイクロ
コンピュータの要部構成を示すブロック図、第７図
（ａ）は第６図（ａ）の構成に対するタイミングチャー
ト、第７図（ｂ）は第６図（ｂ）の構成に対するタイミ
ングチャート、第７図（ｃ）は第６図（ｃ）の構成に対
するタイミングチャート、第８図は従来の１チップマイ
クロコンピュータの要部構成を示すブロック図、第９図
は別の従来の１チップマイクロコンピュータの要部構成
を示すブロック図である。 10a,10b……動作モード制御回路（動作モード制御手
段）、11……動作モードレジスタ（動作モード設定手
段）、12……レベル判定回路、13……１チップマイクロ
コンピュータ（半導体集積回路）、14……リセット入力
端子、15a,15b……モード設定端子、16……モード設定
制御回路、25,58……I/Oポート（入出力ポート）。
クロコンピュータの要部構成を示すブロック図、第１図
（ｂ）は他の実施例に係る１チップマイクロコンピュー
タの要部構成を示すブロック図、第２図は実施例の具体
的回路構成図、第３図，第４図は実施例のタイミングチ
ャート、第５図は第１図（ｂ）の実施例の一部を示す回
路図、第６図（ａ）はシングルチップモード時の１チッ
プマイクロコンピュータの要部構成を示すブロック図、
第６図（ｂ）は外部メモリモード時の１チップマイクロ
コンピュータの要部構成を示すブロック図、第６図
（ｃ）はモジュールテストモード時の１チップマイクロ
コンピュータの要部構成を示すブロック図、第７図
（ａ）は第６図（ａ）の構成に対するタイミングチャー
ト、第７図（ｂ）は第６図（ｂ）の構成に対するタイミ
ングチャート、第７図（ｃ）は第６図（ｃ）の構成に対
するタイミングチャート、第８図は従来の１チップマイ
クロコンピュータの要部構成を示すブロック図、第９図
は別の従来の１チップマイクロコンピュータの要部構成
を示すブロック図である。 10a,10b……動作モード制御回路（動作モード制御手
段）、11……動作モードレジスタ（動作モード設定手
段）、12……レベル判定回路、13……１チップマイクロ
コンピュータ（半導体集積回路）、14……リセット入力
端子、15a,15b……モード設定端子、16……モード設定
制御回路、25,58……I/Oポート（入出力ポート）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 廣瀬 進一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (72)発明者 林 和夫 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 平１−161175（ＪＰ，Ａ) 特開 昭63−298173（ＪＰ，Ａ)
Claims (1)
- 【請求項１】動作モード設定手段に設定された動作モー
ド制御情報に基づきユーザモードやテストモード等の複
数の動作モードが設定される半導体集積回路において、 内蔵する中央処理装置からは内部バスを介して上記動作
モード設定手段にアクセス可能であるとともに、 リセット入力端子に入力されるリセット入力信号が所定
のレベルから第１のレベルに変化したときはリセット信
号に基づいて動作モード設定手段に所定の動作モード制
御情報を設定し、リセット入力信号が所定のレベルから
第２のレベルに変化したときは入出力ポートの所定の端
子から入力される動作モード制御情報を上記内部バスを
介して動作モード設定手段に設定する動作モード制御手
段を備えたことを特徴とする半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178417A JP2650124B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路 |
| KR1019900009110A KR940005203B1 (ko) | 1989-07-11 | 1990-06-21 | 반도체 집적 회로 |
| US07/550,604 US5113093A (en) | 1989-07-11 | 1990-07-10 | Semiconductor integrated circuit with multiple operation |
| DE69031671T DE69031671T2 (de) | 1989-07-11 | 1990-07-11 | Integrierte Halbleiterschaltung |
| EP90307612A EP0408353B1 (en) | 1989-07-11 | 1990-07-11 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1178417A JP2650124B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342732A JPH0342732A (ja) | 1991-02-22 |
| JP2650124B2 true JP2650124B2 (ja) | 1997-09-03 |
Family
ID=16048134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1178417A Expired - Fee Related JP2650124B2 (ja) | 1989-07-11 | 1989-07-11 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5113093A (ja) |
| EP (1) | EP0408353B1 (ja) |
| JP (1) | JP2650124B2 (ja) |
| KR (1) | KR940005203B1 (ja) |
| DE (1) | DE69031671T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412260A (en) * | 1991-05-03 | 1995-05-02 | Lattice Semiconductor Corporation | Multiplexed control pins for in-system programming and boundary scan state machines in a high density programmable logic device |
| US5396639A (en) * | 1991-09-16 | 1995-03-07 | Rohm Co., Ltd. | One chip microcomputer having programmable I/O terminals programmed according to data stored in nonvolatile memory |
| EP0545581B1 (en) * | 1991-12-06 | 1999-04-21 | National Semiconductor Corporation | Integrated data processing system including CPU core and parallel, independently operating DSP module |
| JPH07110803A (ja) * | 1993-10-13 | 1995-04-25 | Nec Corp | シングルチップマイクロコンピュータ |
| US5608341A (en) * | 1995-05-09 | 1997-03-04 | Level One Communications, Inc. | Electrical circuit for setting internal chip functions without dedicated configuration pins |
| US5926504A (en) * | 1995-06-05 | 1999-07-20 | Level One Communications, Inc. | Electrical circuit for selectively connecting a repeater to a DTE port |
| SE505556C2 (sv) * | 1995-12-21 | 1997-09-15 | Ericsson Telefon Ab L M | Förfarande för inställning av en integrerad krets i ett förutbestämt av minst två skilda driftlägen samt integrerad krets |
| JP3484296B2 (ja) * | 1996-06-28 | 2004-01-06 | ブラザー工業株式会社 | 半導体集積回路 |
| JP2885213B2 (ja) * | 1997-01-23 | 1999-04-19 | 日本電気株式会社 | 半導体集積回路 |
| US6603331B1 (en) * | 2001-12-18 | 2003-08-05 | Xilinx, Inc. | Low-voltage non-degenerative transmitter circuit |
| US7557604B2 (en) * | 2005-05-03 | 2009-07-07 | Oki Semiconductor Co., Ltd. | Input circuit for mode setting |
| JP2007171060A (ja) * | 2005-12-23 | 2007-07-05 | Toshiba Corp | 動作モード設定回路、動作モード設定回路を有するｌｓｉ、及び動作モード設定方法 |
| KR100656455B1 (ko) * | 2005-12-27 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 싸이클 제어장치 및 방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4350906A (en) * | 1978-06-23 | 1982-09-21 | Rca Corporation | Circuit with dual-purpose terminal |
| JPS57174756A (en) * | 1981-04-21 | 1982-10-27 | Toshiba Corp | Controlling system for mode setting |
| JPS58115547A (ja) * | 1981-12-29 | 1983-07-09 | Fujitsu Ltd | マイクロプロセツサの動作モ−ド設定方式 |
| JPS6031641A (ja) * | 1983-08-02 | 1985-02-18 | Nippon Denso Co Ltd | ワンチツプマイクロコンピユ−タ |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS62118557A (ja) * | 1985-11-19 | 1987-05-29 | Ricoh Co Ltd | 半導体集積回路装置のモ−ド切換え回路 |
| JPH0760859B2 (ja) * | 1985-11-19 | 1995-06-28 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JPH0682405B2 (ja) * | 1986-01-14 | 1994-10-19 | カシオ計算機株式会社 | テストプログラム起動方式 |
| JPS63298173A (ja) * | 1987-05-29 | 1988-12-05 | Matsushita Electric Ind Co Ltd | 集積回路 |
| US4816665A (en) * | 1987-08-06 | 1989-03-28 | Maxtor Corporation | Sensor array for focus detection |
| JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0317939B1 (en) * | 1987-11-25 | 1994-03-09 | Nec Corporation | Input circuit incorporated in a semiconductor device |
| KR910003593B1 (ko) * | 1987-12-30 | 1991-06-07 | 삼성전자 주식회사 | 고집적도 메모리용 모드 선택회로 |
| US4987325A (en) * | 1988-07-13 | 1991-01-22 | Samsung Electronics Co., Ltd. | Mode selecting circuit for semiconductor memory device |
| JP2569777B2 (ja) * | 1988-12-16 | 1997-01-08 | 日本電気株式会社 | 入力信号切り換え回路 |
| US4940909A (en) * | 1989-05-12 | 1990-07-10 | Plus Logic, Inc. | Configuration control circuit for programmable logic devices |
-
1989
- 1989-07-11 JP JP1178417A patent/JP2650124B2/ja not_active Expired - Fee Related
-
1990
- 1990-06-21 KR KR1019900009110A patent/KR940005203B1/ko not_active IP Right Cessation
- 1990-07-10 US US07/550,604 patent/US5113093A/en not_active Expired - Lifetime
- 1990-07-11 EP EP90307612A patent/EP0408353B1/en not_active Expired - Lifetime
- 1990-07-11 DE DE69031671T patent/DE69031671T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| DE69031671T2 (de) | 1998-06-04 |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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