JPS63205900A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63205900A JPS63205900A JP62038191A JP3819187A JPS63205900A JP S63205900 A JPS63205900 A JP S63205900A JP 62038191 A JP62038191 A JP 62038191A JP 3819187 A JP3819187 A JP 3819187A JP S63205900 A JPS63205900 A JP S63205900A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- test
- data
- bits
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims description 17
- 230000006870 function Effects 0.000 claims description 3
- 230000027311 M phase Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 31
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 6
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にリードオンリーメ
モリ（以下ＲＯＭと略記する）、データを並列転送する
ためのデータバス、およびこのデータバスのデータを出
力するためのポートを複数有し、ＲＯＭ内容の読み出し
方式を改良した半導体集積回路に間する。
モリ（以下ＲＯＭと略記する）、データを並列転送する
ためのデータバス、およびこのデータバスのデータを出
力するためのポートを複数有し、ＲＯＭ内容の読み出し
方式を改良した半導体集積回路に間する。
この種のＲＯＭを内蔵する半導体集積回路は、製造時に
ＲＯＭの内容が正しいことを確認する読み出し試験を行
っている。以下従来の半導体集積回路１こおけるＲＯＭ
の読み出し試験について、シングルチップマイクロコン
ピュータ（以下マイコンと略記する）を例に説明する。
ＲＯＭの内容が正しいことを確認する読み出し試験を行
っている。以下従来の半導体集積回路１こおけるＲＯＭ
の読み出し試験について、シングルチップマイクロコン
ピュータ（以下マイコンと略記する）を例に説明する。
第３図は従来のマイコンの一例の要部を示すブロック図
である。この図でＲＯＭテスト端子１５をノンアクティ
ブ（例えば“ロー”の論理レベル）とした場合マイコン
は通常使用される動作モードである。中央処理装置（以
下ＣＰＵと略記する）３のプログラムカウンタ２により
アドレスバスラを介してＲＯＭ１のアドレッシングが行
なわれ、命令およびデータが順次読み出されてＣＰＵ３
で処理される。また必要に応じてポート１２を介して外
部とデータの入出力を行なう６通常使用される動作モー
ドではＲＯＭ内容は命令およびデータとしてマイコン内
の処理に使用され直接ポートより外部へ出力されること
はない。
である。この図でＲＯＭテスト端子１５をノンアクティ
ブ（例えば“ロー”の論理レベル）とした場合マイコン
は通常使用される動作モードである。中央処理装置（以
下ＣＰＵと略記する）３のプログラムカウンタ２により
アドレスバスラを介してＲＯＭ１のアドレッシングが行
なわれ、命令およびデータが順次読み出されてＣＰＵ３
で処理される。また必要に応じてポート１２を介して外
部とデータの入出力を行なう６通常使用される動作モー
ドではＲＯＭ内容は命令およびデータとしてマイコン内
の処理に使用され直接ポートより外部へ出力されること
はない。
次にＲＯＭテスト端子１５をアクティブ（例えば“ハイ
”の論理レベル）とした場合、テスト制御回路４の出力
とＣＰＵの制御回路とによりＲＯＭ１の読み出しテスト
モードとなる。ＣＰＵ内のプログラムカウンタ２は＋１
のインクリメントを行なうと共に、制御信号７によりＲ
ＯＭの内容が順次連続的にデータバス６へ出力され、制
御信号８によりボート１２は出力状態となる。従ってＲ
ｏＭｌの内容が順次データバス６、ボート１２を介して
外部へ出力され、集積回路用テスター（以下ＩＣテスタ
ーと略記する）により期待データと比較される。
”の論理レベル）とした場合、テスト制御回路４の出力
とＣＰＵの制御回路とによりＲＯＭ１の読み出しテスト
モードとなる。ＣＰＵ内のプログラムカウンタ２は＋１
のインクリメントを行なうと共に、制御信号７によりＲ
ＯＭの内容が順次連続的にデータバス６へ出力され、制
御信号８によりボート１２は出力状態となる。従ってＲ
ｏＭｌの内容が順次データバス６、ボート１２を介して
外部へ出力され、集積回路用テスター（以下ＩＣテスタ
ーと略記する）により期待データと比較される。
第４図は第３図に示す従来例でのＲＯＭ読み出し時のタ
イミングを示す図である。また第３図でボートは複数個
備えられているのが一般的であるが、説明と無関係なの
で他は省略した。
イミングを示す図である。また第３図でボートは複数個
備えられているのが一般的であるが、説明と無関係なの
で他は省略した。
上述した従来のマイコンはＲＯＭの読み出し試験時に、
データバスビット幅の一組のボートのみを介してＲＯＭ
出力を行なっている０例えばデータバス６が４ビツト幅
の場合、ＲＯＭ出力およびボート１２のビット幅も４ビ
ツトであるので、ＲＯＭＩの出力を４ビツト並列に外部
へ順次読み出して試験を行なっていた。
データバスビット幅の一組のボートのみを介してＲＯＭ
出力を行なっている０例えばデータバス６が４ビツト幅
の場合、ＲＯＭ出力およびボート１２のビット幅も４ビ
ツトであるので、ＲＯＭＩの出力を４ビツト並列に外部
へ順次読み出して試験を行なっていた。
一方、近年のＩＣテスターは多ビン化の方向にあり、６
４および１２８の入出力ピンを測定可能なものが一般的
となり、２５６ビンまで測定可能なものもある。これら
のＩＣテスターは各ビンに対応したテストパターンメモ
リを有しており、被測定集積回路への入カバターンおよ
び出力期待パターンを発生する０例えば１２８ビン測定
可能なＩＣテスターを使用して２８ピンの入力および出
力について測定した場合、残り１００ビンのテストパタ
ーンメモリおよびテストユニットは使用されず、全く無
駄になってしまう。
４および１２８の入出力ピンを測定可能なものが一般的
となり、２５６ビンまで測定可能なものもある。これら
のＩＣテスターは各ビンに対応したテストパターンメモ
リを有しており、被測定集積回路への入カバターンおよ
び出力期待パターンを発生する０例えば１２８ビン測定
可能なＩＣテスターを使用して２８ピンの入力および出
力について測定した場合、残り１００ビンのテストパタ
ーンメモリおよびテストユニットは使用されず、全く無
駄になってしまう。
上述の第３図の例でデータバスのビット幅が４ビツトの
場合、ＲＯＭの読み出し試験に使用されるのは入力端子
等とＲＯＭ内容を出力するボートを合わせても１０端子
程度である、従って６４ピンを越えるＩＣテスターの有
するテストパターンメモリおよびテストユニットの不使
用部分が多く、使用効率が非常に悪いという欠点があっ
た。更に最近マイコンに内蔵するＲＯＭ容量は増大の一
途をたどっており、従来の測定法では、パターンメモリ
の容量不足を招くという欠点があった。なぜなら、ＲＯ
Ｍの１アドレス出力毎に出力が変化し、ＲＯＭの１アド
レスで・パターンメモリの１ラインを使用してしまう、
従って出力ビツト幅が小さく、かつアドレスサイズの大
きいＲＯＭでは特に不利である。ここでパターンメモリ
の１″ラインは、各ピンに対応して複数ビットあり、マ
イコンへの入力レベル：期待出力レベルが１ライン同時
に発生される。
場合、ＲＯＭの読み出し試験に使用されるのは入力端子
等とＲＯＭ内容を出力するボートを合わせても１０端子
程度である、従って６４ピンを越えるＩＣテスターの有
するテストパターンメモリおよびテストユニットの不使
用部分が多く、使用効率が非常に悪いという欠点があっ
た。更に最近マイコンに内蔵するＲＯＭ容量は増大の一
途をたどっており、従来の測定法では、パターンメモリ
の容量不足を招くという欠点があった。なぜなら、ＲＯ
Ｍの１アドレス出力毎に出力が変化し、ＲＯＭの１アド
レスで・パターンメモリの１ラインを使用してしまう、
従って出力ビツト幅が小さく、かつアドレスサイズの大
きいＲＯＭでは特に不利である。ここでパターンメモリ
の１″ラインは、各ピンに対応して複数ビットあり、マ
イコンへの入力レベル：期待出力レベルが１ライン同時
に発生される。
本発明の半導体集積回路は、ＲＯＭ、データバス、およ
びデータバスに接続された複数組のボートを有する。こ
こで、ＲＯＭ、データバス、および各ボートのビット幅
はｎである。さらにデータバスへ出力される複数アドレ
ス分のＲＯＭ内容の各々を複数組（ｍ組）のボートヘラ
ッチし、その後制御信号により各ボートより同時に外部
へ出力する機能を有している。
びデータバスに接続された複数組のボートを有する。こ
こで、ＲＯＭ、データバス、および各ボートのビット幅
はｎである。さらにデータバスへ出力される複数アドレ
ス分のＲＯＭ内容の各々を複数組（ｍ組）のボートヘラ
ッチし、その後制御信号により各ボートより同時に外部
へ出力する機能を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例を示すブロック図である。第１
図のボート１２〜１４は本来のマイコンの機能として従
来より複数組備えられている。ＲＯＭテスト端子１５を
ノンアクティブとした場合は従来例と同様に通常使用さ
れる動作モードである。ＣＰＵ３のプログラムカウンタ
２によりＲＯＭ１のアドレッシングが行なわれ、命令お
よびデータが順次読み出されてＣＰＵ３で処理されると
共に、必要に応じてボート１２〜１４を介して外部とデ
ータの入出力を行なう。
図のボート１２〜１４は本来のマイコンの機能として従
来より複数組備えられている。ＲＯＭテスト端子１５を
ノンアクティブとした場合は従来例と同様に通常使用さ
れる動作モードである。ＣＰＵ３のプログラムカウンタ
２によりＲＯＭ１のアドレッシングが行なわれ、命令お
よびデータが順次読み出されてＣＰＵ３で処理されると
共に、必要に応じてボート１２〜１４を介して外部とデ
ータの入出力を行なう。
次にＲＯＭテスト端子１５をアクティブとした場合、テ
スト制御回路４の出力が入力されるｃＰＵの制御回路で
発生される制御信号７〜１１によりＲＯＭ１の読み出し
テストモードとなる０本実施例ではＲＯＭ １ 、デー
タバス６および各ボートのビット幅が４ビツト（ｎ＝４
）、ボート数が３組（ｍ＝３）であるとして説明する。
スト制御回路４の出力が入力されるｃＰＵの制御回路で
発生される制御信号７〜１１によりＲＯＭ１の読み出し
テストモードとなる０本実施例ではＲＯＭ １ 、デー
タバス６および各ボートのビット幅が４ビツト（ｎ＝４
）、ボート数が３組（ｍ＝３）であるとして説明する。
ＣＰＵ内のプログラムカウンタ２はまずリセットされ、
アドレスバス５を介してＲＯＭ１の０番地が指定される
と共に制御信号７がアクティブとなりＲＯＭの０番地の
内容がデータバス６へ出力される。さらにこのデータバ
ス６のデータは制御信号１０によりボート１２ヘラツチ
される０次にプログラムカウンタ２がインクリメントさ
れ、１番地のＲＯＭ内容がデータバス６を介して制御信
号９によりボート１３ヘラツチされる。引き続き、プロ
グラムカウンタ２のインクリメント、制御信号８により
２番地のＲＯＭ内容がボート１４ヘラツチされる。つま
りＯ〜２番地のＲＯＭ内容は各々連続的にボート１２〜
１４ヘラツチされる。その後、制御信号１１がアクティ
ブとなりボート１２〜１４は同時にラッチした内容を外
部へ出力する。同様にＲＯＭの３番地〜５番地の内容を
各々ボート１２〜１４ヘラツチした後同時に出力する。
アドレスバス５を介してＲＯＭ１の０番地が指定される
と共に制御信号７がアクティブとなりＲＯＭの０番地の
内容がデータバス６へ出力される。さらにこのデータバ
ス６のデータは制御信号１０によりボート１２ヘラツチ
される０次にプログラムカウンタ２がインクリメントさ
れ、１番地のＲＯＭ内容がデータバス６を介して制御信
号９によりボート１３ヘラツチされる。引き続き、プロ
グラムカウンタ２のインクリメント、制御信号８により
２番地のＲＯＭ内容がボート１４ヘラツチされる。つま
りＯ〜２番地のＲＯＭ内容は各々連続的にボート１２〜
１４ヘラツチされる。その後、制御信号１１がアクティ
ブとなりボート１２〜１４は同時にラッチした内容を外
部へ出力する。同様にＲＯＭの３番地〜５番地の内容を
各々ボート１２〜１４ヘラツチした後同時に出力する。
以上の様なボート１２〜１４でのＲＯＭ内容の読み出し
を繰り返すことにより、ビット幅（ｎ＝４）×ボート数
（ｍ＝３）の並列読み出しを行なうことが出来る。また
第２図は第１図の実施例でのＲＯＭ読み出しを示すタイ
ミング図である。
を繰り返すことにより、ビット幅（ｎ＝４）×ボート数
（ｍ＝３）の並列読み出しを行なうことが出来る。また
第２図は第１図の実施例でのＲＯＭ読み出しを示すタイ
ミング図である。
本実施例の様に３組のボートを使用して同時に出力を行
なった場合、３番地毎に出力が変化するので、１組のボ
ートを使用して読み出しを行なった場合に比べ、ボート
の出力変化回数は１／３になる。ボートへ３アドレス分
のＲＯＭ内容のラッチが行なわれる間、出力変化がなく
同一テストパターンで良いので、１ラインのパターンメ
モリより繰り返し発生できる。従って本実施例によれば
従来例に対してパターンメモリは１／３ラインで良いこ
とになる。
なった場合、３番地毎に出力が変化するので、１組のボ
ートを使用して読み出しを行なった場合に比べ、ボート
の出力変化回数は１／３になる。ボートへ３アドレス分
のＲＯＭ内容のラッチが行なわれる間、出力変化がなく
同一テストパターンで良いので、１ラインのパターンメ
モリより繰り返し発生できる。従って本実施例によれば
従来例に対してパターンメモリは１／３ラインで良いこ
とになる。
なお第１図でボート１２〜１４は入出力ボートとして示
されているが、（双方向）ＲＯＭの読み出し時には出力
ボートとして動作する様に制御回路により制御されるも
のである。
されているが、（双方向）ＲＯＭの読み出し時には出力
ボートとして動作する様に制御回路により制御されるも
のである。
以上説明した様に本発明はＲＯＭの読み出し試験におい
て複数アドレスのＲＯＭ内容を複数ボートより同時に出
力することにより、ＩＣテスターのビン方向のデータ、
つまり出力ビツト幅を増し、テストパターンの発生順方
向のデータ量を減少してテストパターンメモリの使用エ
リアを減少できるという効果がある。これにより高価な
ＩＣテスターの有効利用が可能となるものである。
て複数アドレスのＲＯＭ内容を複数ボートより同時に出
力することにより、ＩＣテスターのビン方向のデータ、
つまり出力ビツト幅を増し、テストパターンの発生順方
向のデータ量を減少してテストパターンメモリの使用エ
リアを減少できるという効果がある。これにより高価な
ＩＣテスターの有効利用が可能となるものである。
一般にＩＣテスターのピン方向のメモリーエリアは６４
ビン、１２８ピン、２５６ビンとＩＣテスターにより固
定的なものであり、この方向のメモリエリアを増減する
ことは不可能である。従って出来る限り多くのボートよ
り同時に出力する様な構成を取ることによりテストパタ
ーンの発生順方向の使用メモリエリアの減少を図ること
が有効である０例えば最近の４ビツトシングルチツプマ
イコンではボート数が１０組（ｍ＝ １０ ）以上のも
のが現れており、この様なマイコンで本発明を実施すれ
ばその効果は大きいものがある。
ビン、１２８ピン、２５６ビンとＩＣテスターにより固
定的なものであり、この方向のメモリエリアを増減する
ことは不可能である。従って出来る限り多くのボートよ
り同時に出力する様な構成を取ることによりテストパタ
ーンの発生順方向の使用メモリエリアの減少を図ること
が有効である０例えば最近の４ビツトシングルチツプマ
イコンではボート数が１０組（ｍ＝ １０ ）以上のも
のが現れており、この様なマイコンで本発明を実施すれ
ばその効果は大きいものがある。
第１図は本発明の実施例のブロック図、第２図は第１図
の動作を示すタイミング図、第３図は従来例のブロック
図、第４図は第３図の動作を示すタイミング図である。 １・・・リードオンリーメモリ（ＲＯＭ）、２・・・プ
ログラムカウンタ（ＰＣ）、３・・・中央処理装置（Ｃ
ＰＵ）、４・・・テスト制御回路、５・・・アドレスバ
ス、６・・・データバス、７〜１１・・・制御信号、１
第１図 ｆＺ、／ｊ １４″′″ 第２図 茶３囚 グ４図
の動作を示すタイミング図、第３図は従来例のブロック
図、第４図は第３図の動作を示すタイミング図である。 １・・・リードオンリーメモリ（ＲＯＭ）、２・・・プ
ログラムカウンタ（ＰＣ）、３・・・中央処理装置（Ｃ
ＰＵ）、４・・・テスト制御回路、５・・・アドレスバ
ス、６・・・データバス、７〜１１・・・制御信号、１
第１図 ｆＺ、／ｊ １４″′″ 第２図 茶３囚 グ４図
Claims (1)
- リードオンリーメモリと、該リードオンリーメモリの
内容が出力されるｎビット幅のデータバスと、該データ
バスのデータを外部へ出力可能なｍ相のｎビット幅のポ
ートとを含む半導体集積回路において、該リッドオンリ
ーメモリの内容をｍ番地分データバスを介して連続的に
ｍ組のポートへ書き込んだ後、ｍ組のポートよりｍ×ｎ
ビットのデータを同時に外部へ出力する機能を有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038191A JPS63205900A (ja) | 1987-02-20 | 1987-02-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62038191A JPS63205900A (ja) | 1987-02-20 | 1987-02-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205900A true JPS63205900A (ja) | 1988-08-25 |
Family
ID=12518471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62038191A Pending JPS63205900A (ja) | 1987-02-20 | 1987-02-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205900A (ja) |
-
1987
- 1987-02-20 JP JP62038191A patent/JPS63205900A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5305284A (en) | Semiconductor memory device | |
| US5111079A (en) | Power reduction circuit for programmable logic device | |
| JPH02220293A (ja) | 二重ポート読出し／書込みメモリー | |
| EP0178163A2 (en) | A dual access digital storage device | |
| US4326290A (en) | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor | |
| US7162563B2 (en) | Semiconductor integrated circuit having changeable bus width of external data signal | |
| JP2650124B2 (ja) | 半導体集積回路 | |
| JPH0743429A (ja) | 物理アドレス変換回路 | |
| JPH0750450B2 (ja) | 冗長メモリアレイ | |
| US4322812A (en) | Digital data processor providing for monitoring, changing and loading of RAM instruction data | |
| US5500810A (en) | Filter device with memory test circuit | |
| US6108803A (en) | Memory cell circuit for executing specific tests on memory cells that have been designated by address data | |
| JPH11282709A (ja) | インサーキットエミュレータ | |
| US6611929B1 (en) | Test circuit for memory | |
| JPS63205900A (ja) | 半導体集積回路 | |
| JPS63244393A (ja) | 並列入出力回路を有する記憶装置 | |
| CN117280298A (zh) | 一种寄存器阵列电路和访问寄存器阵列的方法 | |
| KR100336152B1 (ko) | 마이크로컴퓨터 | |
| JP2659222B2 (ja) | メモリ回路 | |
| JPH0799000A (ja) | Ｒａｍブロックテスト方法および回路 | |
| JPS6139300A (ja) | 半導体メモリ | |
| US4980890A (en) | Semiconductor integrated circuit | |
| JPH05322978A (ja) | Ｉｃテスタの試験条件データ設定装置 | |
| JPH05101699A (ja) | メモリ装置 | |
| JPH03269900A (ja) | 半導体集積回路 |