JPH03269900A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、随時書込み読出しメモリ（Ｒａｎｄｏｍ＾ｃ
ｃｅｓｓ　Ｍｅｍｏｒｙ　；以下、ＲＡＭと略称する）
などの書換え可能なメモリを含む回路を１つの半導体チ
ップ上に形成した半導体集積回路に関する。

従来の技術 近年、半導体集積回路の製造技術向上に伴いマイクロプ
ロセッサ、周辺回路などそれぞれ独立した論理機能を持
つ複数の回路ブロックを１つの半導体チップ上に形成し
た複合集積回路が開発されるようになってきた。

このような複合集積回路の場合、１つのシステムを構成
する全ての回路を１つの半導体チップ上に形成するいわ
ゆるシステムオンチップ構成となるのが通例であり、シ
ステムの規模が拡大するにつれて半導体チップ上の機能
別の回路ブロックの個数も大幅に増大する。その結果、
複合集積回路全体を１つの集積回路としてその機能テス
トを行うことは不可能になってきている。

そこで、従来、複合集積回路のテストにおいては、複数
の回路ブロックの中の任意の１つを除く他の全ての回路
ブロックの各入力端子および出力端子をハイインピーダ
ンス状態に設定して１つの回路ブロックを他の回路ブロ
ックがち分離することにより、各回路ブロックの機能を
個別にテストしていた。

しかしながら、上述した従来例のように複数の回路ブロ
ックの中の１つを他の回路ブロックがら分離して順次個
別に各回路ブロックをテストするのでは、複合集積回路
の規模の拡大に伴い回路ブロックの個数が増大すると、
それだけテスト時間が増大するという問題点を有する。

また、回路ブロックの増大は個々の回路ブロックのテス
トパターン長も増大させるので、テストパターン開発に
も膨大な時間を要することになる。

したがって、本発明の目的は、機能テストを容易にかつ
短時間で行うことのできる半導体集積回路を提供するこ
とである。

課題を解決するための手段 本発明は、書換え可能なメモリを含む回路を１つの半導
体チップ上に形成した半導体集積回路において、 実動作時に前記メモリと他の回路との間を接続しこれら
の間で信号の授受を行う信号線を、電気的に切離したテ
ストモードの状態に切換え設定するための回路と、 前記メモリのテストに用いるデータを記憶するテスト用
メモリと、 テスト動作時に半導体集積回路外部から入力されるテス
ト用クロックに応じて、テスト用メモリが記憶するデー
タを前記メモリに書込む回路と、テスト用クロックに応
じて、前記メモリに書込まれたデータと、テスト用メモ
リが記憶するデータとを読出す回路と、 前記メモリから読出されたデータとテスト用メモリから
読出されたデータとを比較し、その比較結果を半導体集
積回路外部に出力する回路とを設け、 前記メモリ単独のテストを、半導体集積回路自身で行う
ようにしたことを特徴とする半導体集積回路である。

作　　用 本発明に従えば、書換え可能なメモリのテストを半導体
集積回路自身が行うので、そのテストが容易である。ま
た、半導体集積回路がメモリ以外に回路ブロックを含む
場合には、そのメモリの自己テスト動作と並行して他の
回路ブロックのテストを行うことができるので、半導体
集積回路のテストに要する時間を短縮化できる。

実施例 第１図は、本発明の一実施例である半導体集積回路の概
略的な構成を示すブロック図である。

すなわち、この半導体集積回路は、１つの半導体チップ
２上に中央処理装置（ＣｅｎｔｒａｌＰｒｏｃｃｅｓｓ
ｉｎｇ　Ｕｎｉｔ；以下、ＣＰＵと略称する）３、随時
書込み読出しメモリ（Ｒａｎｄｏｍ＾ｃｃｅｓｓ　Ｍｅ
ｓｏｒｙ：以下、ＲＡＭと略称する〉４、および周辺回
路５ａ、５ｂなどを形成したマイクロコンピュータ１で
あって、このほかに、ＲＡＭ４を自己テストするための
テスト回路６とテスト用切換え回路７とが付加されてい
る。

上記テスト用切換え回路７は、データバス８やアドレス
バス９によってＣＰＵ３や周辺回路５ａ。

５ｂに接続されているＲＡＭ４を、そのＲＡＭ４のテス
ト動作時にＣＰＵ３や周辺回路５ａ、５ｂから電気的に
分離したテストモードの状態に切換え設定するための回
路である。

半導体チップ２の外部には、データバス８によって伝達
されるデータをマイクロコンピュータ１外部から入力し
あるいは外部に出力する入出力端子１０、アドレスバス
９によって伝達されるアドレス信号をマイクロコンピュ
ータ１外部に出力する出力端子１１、ＣＰＵ３．周辺回
路５ａ、５ｂ、テスト回路６にテスト用クロックＣＬＫ
を入力するための入力端子１２、およびテスト回路６に
よって行われたＲＡＭ４のテスト結果をマイクロコンピ
ュータ１外部に出力するための出力端子１３などが設け
られている。

第２図は、上記マイクロコンピュータ１におけるＲＡＭ
４と、このメモリのテストに寄与するテスト回路６およ
びテスト用切換え回路７を含む回路部分の具体的な構成
を示す回路図である。

上記テスト回路６は、テスト用読出し専用メモリ（Ｒｅ
ａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　；以下、ＲＯＭと略称
する）１４、アドレス信号生成回路１５、タイミング信
号生成回路１６、タイミング制御回路２３、比較判定回
路２７などによって構成されている。

テスト用ＲＯＭ１４は、ＲＡＭ４のテストに必要なデー
タが書込まれているメモリである。

アドレス信号生成回路１５は、ＲＡＭ４のテスト動作時
にＲＡＭ４やテスト用ＲＯＭ１４をアクセスするアドレ
ス信号ＡＤＤを生成するための回路であり、タイミング
信号生成回路１６から与えられるタイミング信号Ｃをカ
ウントして順次ｎビットのアドレス信号ＡＤＤを出力す
るｎ段シフトレジスタ１７と、そのアドレス信号ＡＤＤ
を一時保持するバッファレジスタ１８とによって構成さ
れている。

上記タイミング信号生成回路１６は、インバータ１つ、
フリップフロップ２０．２１およびＮＡＮＤゲート２２
によって構成されており、アドレス信号ＡＤＤの生成に
寄与する上記タイミング信号Ｃのほかに、ＲＡＭ４やテ
スト用ＲＯＭ１４のアクセスタイミングを与える読出し
信号ＲＤおよび書込み信号ＷＲとなるタイミング信号Ａ
、Ｂも生成する。

タイミング制御回路２３は、タイミング信号生成回路１
６から送られてくるタイミング信号ＡＢを、ｎ段シフト
レジスタ１７のカウントアツプ信号ＵＰに基づき読出し
信号ＲＤや書込み信号ＷＲとしてＲＡＭ４に選択的供給
する回路であり、インバータ２４、ＮＡＮＤゲート２５
．２６によって構成されている。なお、テスト用ＲＯＭ
　１４には、その読出し信号ＲＤとしてタイミング信号
生成回路１６で生成されるタイミング信号Ａが与えられ
る。

比較判定回路２７は、ＲＡＭ４からデータバス２８を経
て読出されるデータＧと、テスト用ＲＯＭ１４からデー
タバス２９を経て読出されるデータＤとを比較しその同
異を判定する回路であって、インバータ３０，３１、フ
リップフロップ３２゜３３、ＥＸ−ＯＲゲー）３４、Ａ
ＮＤゲート３５などによって構成されている。

第３図は、上記マイクロコンピュータ１におけるＲＡＭ
４のテスト時にテスト用ＲＯＭ１４からＲＡＭ４ヘデー
タＤを書込む動作を示すタイミングチャートである。そ
のうち、第３図〈１）は入力端子１２から入力されるテ
スト用クロックＣＬＫの波形を示し、第３図〈２）〜（
４）はそれぞれタイミング信号生成回路１６がら出力さ
れるタイミング信号Ａ、Ｂ、Ｃの波形を示し、第３図（
５）はアドレス信号生成回路１５で生成されるアドレス
信号ＡＤＤを、第３図（６）はテスト用ＲＯＭ１４から
読出されてＲＡＭ４に書込まれるデータＤをそれぞれ示
している。

第４図は、同じくマイクロコンピュータ１におけるＲＡ
Ｍ４のテスト時にＲＡＭ４からデータＧを読出す動作お
よびテスト用ＲＯＭ　１４からデータＤを読出す動作を
示すタイミングチャートである。そのうち、第４図〈１
〉はテスト用クロックＣＬＫの波形を、第４図（２）は
テスト用ＲＯＭ１４からデータＤを読出すタイミングを
与える読出し信号ＲＤの波形を、第４図〈３〉は上記デ
ータＤを、第４図（４）はＲＡＭ４からデータＧを読出
すタイミングを与える読出し信号ＲＤの波形を、第４図
（５）は上記データＧをそれぞれ示している。

次に、第３図および第４図のタイミングチャートを参照
して、上記マイクロコンピュータ１におけるＲＡＭ４の
テスト動作について説明する。

ＲＡＭ４のテスト動作時には、図示しない入力端子から
入力される制御信号によってテスト用切換え回路７がテ
ストモードに切換え設定される。

すなわち、実動作時にデータバス８およびアドレスバス
９によってＣＰＵ３や周辺回路５ａ、５ｂと接続されて
いたＲＡＭ４は、このときテスト用切換え回路７によっ
てＣＰＵ３や周辺回路５ａ。

５ｂから電気的に分離される。

以上の設定状態、つまりテストモード設定状態のもとで
、入力端子１２からテスト用クロックＣＬＫが入力され
ると、このクロックＣＬＫに応じてタイミング信号生成
回路１６から第３図（２）〜（４）に示す各タイミング
信号Ａ、Ｂ、Ｃが出力される。

タイミング信号生成回路１６の次段のアドレス信号生成
回路１５では、ｎ段シフトレジスタ１７によって上記タ
イミング信号Ｃがその立上がりのタイミングで順次カウ
ントされ、そのカウント値であるｎビットのアドレス信
号ＡＤＤが第３図（５）に示すようにその都度８段シフ
トレジスタ１７から出力される。出力されたアドレス信
号ＡＤＤは順次バッファレジスタ１８で一時保持され、
テスト用切換え回路７を介してＲＡＭ４およびテスト用
ＲＯＭ　１４に与えられる。

また、タイミング信号生成回路１６の次段のタイミング
制御回路２３では、アドレス信号生成回路１５のｎ段シ
フトレジスタ１７からハイレベルのカウントアツプ信号
ＵＰが出力されるまで、つまりＲＡＭ４にデータＤの書
込みが行われるサイクルでは、ＮＡＮＤゲート２６側か
らタイミング信号Ｂの反転信号が出力されるが、もう１
つのＮＡＮＤゲート２５からはタイミング信号Ａに対応
する信号は出力されない。

このとき、タイミング信号Ｂに対応する上記ＮＡＮＤゲ
ート２６からの出力信号は書込み信号ＷＲとしてＲＡＭ
４に入力される。

一方、テスト用ＲＯＭ１４に対しては、タイミング制御
回路２３を経ないタイミング信号Ａが読出し信号ＲＤと
して与えられる。その結果、テスト用ＲＯＭ　１４では
タイミング信号Ａの立下がりのタイミングで、そのとき
のアドレス信号ＡＤＤに応じたデータＤの読出しが行わ
れ、ＲＡＭ４ではタイミング信号Ｂの立下がりのタイミ
ングで、そのときのアドレス信号ＡＤＤに応じた記憶領
域に上記データＤの書込みが行われる。

アドレス信号生成回路１５のｎ段シフトレジスタ１７が
ハイレベルのカウントアツプ信号ＵＰを出力すると、つ
まりＲＡＭ４へのデータＤの書込みが全て終了すると、
そのカウントア・７プ信号ＵＰによってタイミング制御
回路２３が切換えられる。すなわち、ＮＡＮＤゲート２
６からはタイミング信号Ｂに応じた信号が出力されなく
なる一方、ＮＡＮＤゲート２５からはタイミング信号Ａ
の反転信号が出力されるようになる。

このとき、タイミング信号Ａに対応する上記ＮＡＮＤゲ
ート２５からの出力信号は、ＲＡＭ４に読出し信号ＲＤ
として与えられる。テスト用Ｒ○Ｍ１４には、先の書込
みサイクルの場合と同様にタイミング信号Ａが読出し信
号ＲＤとして与えられる。また、アドレス信号生成回路
１５では、ｎ段シフトレジスタ１７によるタイミング信
号Ｃのカウントが初めから繰返され、これによってアド
レス信号ＡＤＤの生成が再度繰返される。その結果、テ
スト用ＲＯＭ１４では、第４図（２）、（３）に示すよ
うに、タイミング信号Ａの立下がりのタイミングで、そ
のときのアドレス信号ＡＤＤに応じたデータＤ、つまり
期待値データの読出しが行われ、ＲＡＭ４では第４図（
４）、（５）に示すように同じくタイミング信号Ａの立
下がりのタイミングで、そのときのアドレス信号ＡＤＤ
に応じた記憶領域から記憶データＧの読出しが行われる
。

読出されたデータＤ、Ｇは、ＲＡＭ４およびテスト用Ｒ
ＯＭ１４の次段の比較判定回路２７でその同異が判定さ
れる。すなわち、テスト用ＲＯＭ１４から読出される期
待値データＤｍとＲＡＭ４から読出される記憶データＧ
ｍが等しい場合に、ＥＸ−ＯＲゲート３４の出力Ｊｍは
ハイレベルとなり、データＤｍ、Ｇｍが異なる場合にＥ
Ｘ−ＯＲゲート３４の出力Ｊｍはローレベルとなる。第
２図では、期待値データＤおよび記憶データＧをｍビッ
トのデータとして、説明を簡単にするためにそのｍ位の
データＤｍ、Ｇｍを比較判定する回路のみを示している
が、（ｍ−１＞位から１位までの各データＤ、Ｇについ
ても、インバータ３０３１、フリップフロップ３２．３
３、ＥＸ−ＯＲゲート３４からなる回路と同様の回路が
対応付けて用意されており、それぞれのＥＸ−ＯＲゲー
ト３４から出力される比較結果Ｊｍ〜Ｊｌの論理積が次
段のＡＮＤゲート３５で求められ、そのＡＮＤゲート３
５の出力は出力端子１３からマイクロコンピュータ１の
外部に出力される。この出力端子１３に導出される比較
判定結果の信号をモニタ装置で監視することによって、
ＲＡＭ４の良否が確認される。すなわち、比較判定結果
の信号がハイレベルであればＲＡＭ４は良品であり、比
較判定結果の信号にローレベルとなる期間が生ずれば、
ＲＡＭ４は不良品ということになる。

このように、ＲＡＭ４はマイクロコンピュータ１に内蔵
されているテスト回路６によって自己テストできるので
、このテストと並行してＣＰＵ３や周辺回路５ａ、５ｂ
などの他の回路ブロックのテストを同時に行うこともで
きる。

なお、上記実施例では、ＲＡＭ４のテストに用いるデー
タＤをテスト用ＲＯＭ１４に予め記憶させておく構成に
ついて示したが、このＲＯＭ　１４の代わりにレジスタ
を設け、ＲＡＭ４のテスト時に外部からこのレジスタに
テスト用データをストアするようにしてもよく、その場
合にはテストの都度、任意のテストパターンを自由に組
合わせ設定することができる。

また、上記実施例では、テスト対象のＲＡＭ４とテスト
用ＲＯＭ　１４とに共通のｎビットのアドレス信号ＡＤ
Ｄを与える場合について示したが、これに限らずテスト
用ＲＡＭ　１４に対してはｎビットのアドレス信号ＡＤ
Ｄのうちの下位の何ビット分かをアドレス信号として与
えることによって、ＲＡＭ４の全記憶領域がアクセスさ
れる間にテスト用ＲＯＭ　１４から同じ組み合わせのデ
ータを何度も繰返し読出すようにしてもよい。この場合
には、ＲＡＭ４の記憶容量に比べて十分小さいサイズの
テストパターンを用意すれば足りるので、テスト用ＲＯ
Ｍ１４を小容量とすることができる。

さらに、テスト用ＲＯＭ１４から読出されるデータＤを
選択的に反転させる回路を別に設けてもよい、この場合
には、テスト用データＤを反転させないでＲＡＭ４に書
込んでテストを行う上記実施例の場合とは別に、反転さ
せたテスト用データＤをＲＡＭ４に書込み、そのＲＡＭ
４から読出したデータＧを反転させたテスト用データＤ
である期待値データと比較するテストも行うことができ
、容量の小さいテスト用ＲＯＭ１４で２倍の量のデータ
に相当するテストを行うことができる。

また、上記実施例の比較判定回路２７の次段に判定結果
をストアしておく記憶手段として、たとえばシフトレジ
スタを設けてもよい。この場合には、複数種類のテスト
パターンによるテストが全て終了したあとで、上記シフ
トレジスタから各テストの判定結果を取出すことができ
、たとえばどのテストパターンでのテストにおいて不良
が生じたかなどを容易に知ることができる。

上記実施例では、ＲＡＭ４のほかＣＰＵ３、周辺回路５
ａ、５ｂなどの他の回路ブロックを１つの半導体チップ
２上に形成したマイクロコンピュータ１の場合について
示したが、ＲＡＭ４のみを形成した回路の場合にも同様
に実施できる。また、ここではメモリとしてＲＡＭ４が
形成されている場合について示したが、Ｅ　Ｐ　ＲＯＭ
　（ＥｒａｓａｂｌｅＰｒｏｇｒａｍａｂｌｅ　ＲＯＭ
　＞やＥＥＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌ　Ｅ　Ｐ
　ＲＯＭ　）など他の書換え可能なメモリが形成される
半導体集積回路の場合にも同様に実施できる。

発明の効果 以上のように、本発明の半導体集積回路によれば、書換
え可能なメモリのテストを半導体集積回路に内蔵したテ
スト回路によって自己テストするように構成しているの
で、そのテストが容易であり、半導体集積回路がメモリ
以外の回路ブロックを含む場合には、そのメモリの自己
テスト動作と並行して他の回路ブロックのテストを行う
ことができるので、半導体集積回路のテストに要する時
間を短縮化できる。

特に、ＥＰＲＯＭやＥ　Ｅ　Ｐ　ＲＯＭを含む半導体集
積回路におけるこれらのメモリを外部からテスドパター
ンを入力してテストする場合には多大なテスト時間を要
するが、本発明の半導体集積回路ではその自己テスト機
能によってＥＰＲＯＭやＥＥＰＲＯＭのテスト時間を大
幅に短縮化することができる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体集積回路の概略
的な構成を示すブロック図、第２図はその半導体集積回
路におけるＲＡＭおよびそのテストに関連する回路を含
む回路部分の構成を示す回路図、第３図はその半導体集
積回路におけるＲＡＭテスト時のＲＡＭへのデータ書込
み動作を示すタイミングチャート、第４図はその半導体
集積回路におけるＲＡＭテスト時のＲＡＭおよびテスト
用ＲＯＭからのデータ読出し動作を示すタイミングチャ
ートである。

Claims (1)

1. 【特許請求の範囲】 書換え可能なメモリを含む回路を１つの半導体チップ上
   に形成した半導体集積回路において、実動作時に前記メ
   モリと他の回路との間を接続しこれらの間で信号の授受
   を行う信号線を、電気的に切離したテストモードの状態
   に切換え設定するための回路と、 前記メモリのテストに用いるデータを記憶するテスト用
   メモリと、 テスト動作時に半導体集積回路外部から入力されるテス
   ト用クロックに応じて、テスト用メモリが記憶するデー
   タを前記メモリに書込む回路と、テスト用クロックに応
   じて、前記メモリに書込まれたデータと、テスト用メモ
   リが記憶するデータとを読出す回路と、 前記メモリから読出されたデータとテスト用メモリから
   読出されたデータとを比較し、その比較結果を半導体集
   積回路外部に出力する回路とを設け、 前記メモリ単独のテストを、半導体集積回路自身で行う
   ようにしたことを特徴とする半導体集積回路。