JPS6139300A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特にメモリセルをグループ化し
て、それらを並列的にテストすることによりテスト時間
を短縮する手段を内蔵した半導体メモリに関するもので
ある。

〔従来技術〕

一般に半導体メモリの構成は第２図及び第３図のように
なっている。第２図は一般的な半導体メモリの構成を表
わすブロック図、第３図は第２図の端子配列を表わす図
であり両図において４はカラムデコーダ、６はローバッ
ファ、７はロープ、ロープ、８はメモリセルアレイ、９
は入力バッファ。

１０は入力データコントロール部、１１はカラム入出力
回路、１２はカラムアドレスバッファ、１３はメモリチ
ップ、１４はカバー、Ｃは入力指示回路、Ｄは出力指示
回路、　ＡＤ　＃ＡＩ、は複数ビットのアドレス信号各
々が印加されるアドレス信号端子、　％ｃ　、　ＧＮＤ
、Ｄｉｎ　、　Ｄｏｕ＋　、　　ＣＳ、　ＷＥは、それ
ぞれ電源端子、接地電位端子、データ入力端子、データ
出力端子、チップセレクト端子。

ライトイネイブル端子を示す。

これらの各構成要素の機能は以下の通りである。

ローバッファ６は、アドレス信号端子Ａ。−Ａ６に与え
られたアドレス信号を格納するとともにローデコーダ７
に出力し、ローデコーダ７は、ローバッファ６の内容を
デコードし、メモリセルアレイ８に出力する。カラムア
ドレスバッファ１２は、アドレス信号端子Ａり〜Ａ、う
に与えられたアドレス信号をカラムデコーダ４に出力し
、カラムデコーダ４はデコード結果をカラム入出力回路
１１に出力する。メモリセルアレイ８には、電源端子Ｖ
ＣＣ及び接地電位端子ＧＮＤからの出力信号線が接続さ
れており、ローデコーダ７及びカラムデコーダ４の出力
に対応したメモリセルに対して、データの書き込み及び
読み出しが可能な状態となる。入カバソファ９は、デー
タ入力端子Ｄｉｎに与えられた入力データを格納すると
ともに、入力データコントロール部１０に出力し、入力
データコントロール部１０は、入力指示回路Ｃからの出
力に応じて入力データをカラム入出力回路１１に出力す
るか否かを制御する。カラム入出力回路１１はメモリセ
ルアレイ８に対し、データの書き込み又は読み出しを行
ない、出力指示回路りからの出力に従うて、出力データ
を出力データ端子り。、Ｌ＋に出力する。チップセレク
ト端子ε】及びライトイネイブル端子■からの信号は入
力指示回路Ｃ及び出力指示回路りに人力されている。

次に第２図に示した回路の動作について説明する。まず
、メモリセルへの書き込みの場合を説明する。チップセ
レクト端子て１に“０”が与えられると、この図に示し
た回路は動作状態となる。

この状態でライトイネイブル端子Ｗ１に“０”が与えら
れると、入力指示回路Ｃは、入力データコントロール部
１０に対し書き込み指示として“１”を出力し、出力指
示回路りは、カラム入出力回路１１に対しＯ”を出力す
る。

また、アドレス信号端子Ａ６〜Ａ／、に与えられたアド
レス信号は、ローバ・ノファ６からローデコーダ７に送
られ、ここでデコードされてメモリセルアレイ８内のロ
一方向のアドレスを指定し、アドレス信号端子Ａ２〜Ａ
Ｉ３にあたえられたアドレス信号はカラムアドレスバ・
ノファ１２からカラムデコーダ４に送られここでデコー
ドされて上記メモリセルアレイ内のカラム方向のアドレ
スを指定する。

データ入力端子Ｄ１□には書き込むべきデータが与えら
れており、この入力データは、入カッ＜・ノファ９から
入力データコントロール部１０に送られ、この入力デー
タコントロール部１０は、入力指示回路Ｃからの書き込
み指示に従って、入力データをカラム入出力回路１１に
送る。このカラム入出力回路１１は上記アドレス指定さ
れたメモリセルアレイ８内のメモリセルにデータを書き
込む。書き込みの場合、出力指示回路りからの出力が０
”なので上記カラム入出力回路からデータの出力むま行
なわれない。

次にメモリセルからの読み出しの場合、この図に示した
回路が動作している状態でライトイネイブル端子″Ｗ１
に“ビーが与えられると、出力指示回路りはカラム入出
力回路１１に対し読み出し指示上して“ピを出力し、入
力指示回路Ｃ４よ、入力データコントール部１０に対し
“０”を出力するのでこの場合、データの入力は行なわ
れなし）。

カラム入出力回路１１は出力指示回路りからの読み出し
指示に従って書き込みの場合と同様にしてロ一方向のア
ドレスを指定されなメモリセルアレイ８内のメモリセル
からデータを読み出し、読み出したデータの中から、書
き込みの場合と同様にしてカラム方向のアドレスを指定
された１つのデータをデータ出力端子り。μｔに出力す
る。

第２図に示した半導体メモリにおいては、このメモリが
正しい動作を行なうかどうかテストが通常行なわれてい
る。上記のメモリをテストする場合、１つのメモリセル
にデータを書き込みそれを再び読み出して一致するか否
かを調べるテストをすべてのメモリセルに対して行なう
通常のテストパターン（以下Ｎタイプのテストパターン
と称する）では最大アドレス、すなわち記憶容量は、テ
ストすべきメモリセルの数に比例するのでアドレス数が
多くなればそれに比例してテスト時間が長くなる。しか
しながら、上記テストパターンとは別に、例えば、全て
のメモリセルに°Ｏ”を書き込んだ後、ある１つのメモ
リセルに°１”を書き込んだ場合、このメモリセルに正
しく“１”が書き込まれているかどうかを調べるととも
に、他の間は記憶容量の２乗に比例して長くなるので、
Ｎタイプのテストパターンの場合と比較してテスト時間
が著しく長くな、てしまう（以下、テスト時間が記憶容
量の２乗に比例して長くなるテストパターンを、Ｎ２タ
イプのテストパターンと称する）。

そこで従来は、Ｎ２タイプのテストパターンの場合、複
数のメモリセルより成り、アドレスを指定してアクセス
されると、このアドレスに対応するメモリセルの内容を
出力する複数個のセルブロックを、アドレス信号の部分
デコードにより１つだけ選択し、選択されたセルブロッ
ク内についてのみｔタイプのテストパターンによりテス
トを行う方法を全てのセルブロックに対して順次行なう
テスト方法（以下り型のテスト方法と称する）を用いる
ことによりテスト時間の短縮を図ってきた。

具体的に述べると、記憶容量がＮのメモリの場合、通常
の方法ではＮ″″に比例したテスト時間を要するのに対
し、Ｌ型のテスト方法では、セルプロ・ツクの数をＭと
すれば１個のセルブロックを構成する、工ＩＪ−ｔｌ、
＜７）数はＮ７Ｍとなる。）Ｔ：、１個。ヤ、。

ブロックのテストに要する時間は（Ｎ　／　Ｍ　）”に
比例した時間となり、このテストをＭ個のセルブロック
について行なえばよいので全体とし゛ては（Ｎ７Ｍ）’
ＸＭ＝Ｎ７Ｍに比例したテスト時間で済む。

従ってテスト時間は１／Ｍに短縮されたことになる。

〔発明が解決しようとする問題点〕

しかし最近、メモリは大容量化されてきており、６４　
ＫＷＸ　Ｉ　Ｂｉｔ　、　　２５６　ＫＩＴ×Ｉ　Ｂｉ
ｔ　、　　Ｉ　ＭｌｌＩ×Ｉ　Ｂｉｔ等の大容量メモリ
となるとＮ２タイプのテストパターンの場合、通常の方
法ではもちろん、Ｌ型のテスト方法を用いてもテスト時
間が長くなってしまう。

〔問題を解決するための手段１ 本発明はテスト時間の短縮を可能にしたもので、その手
段は、複数のメモリセルより成り、アドレスを指定して
アクセスされると、このアドレスに対応するメモリセル
への書き込みを行なうセルブロックを複数個備え、アド
レスを指定してアクセスした時、入力データと同じデー
タを各セルプロ、７り内の該アドレス指定されたアドレ
スのメモリセルそれぞれに同時に書き込みを行なえるよ
う構成したことを特徴とする半導体メモリ、又は、複数
のメモリセルより成り、アドレスを指定してアクセスさ
れると、このアドレスに対応するメモリセルからの読み
出しを行なうセルプロ・ツクを複数個備え、アドレスを
指定してアクセスした時、各セルブロックからの読み出
しを同時に行なえるよう構成するとともに、該読み出し
たデータが、予め定められた論理関係になっているか否
かをチェックし、そのチェック結果を出力するチェ・ツ
ク回路を備えていることを特徴とるする半導体メモリ、
メモリセルへの書き込み及び該メモリセルからの読み出
しを行うセルブロックを複数個備え、アドレスを指定し
てアクセスした時、入力データと同じデータを各セルブ
ロック内の該指定されたア′ドレスのメモリセルそれぞ
れに同時に書き込みを行なえるとともに、各セルブロッ
クからの読み出しを同時に行なえるよう構成され、該読
み出したデータが、予め定められた論理関係になってい
るか否かをチェックし、そのチェック結果を出力するチ
ェック回路を備えていることを特徴とする半導体メモリ
によりなされる。

〔作用〕

上記半導体メモリにおいては、入力データと同じデータ
を各セルブロック内の同一アドレスのメモリセルに同時
に書き込む手段、又は各セルブロック内の同一アドレス
のメモリセルから同時にデータを読み出し、該データを
同時にチェックする手段、又は入力データと同じデータ
を各セルブロック内の、同一アドレスのメモリセルに同
時に書き込み、該書き込んだデータを同時に読み出し、
咳書き込んだデータを同時にチェックする手段を備えて
いるので従来シリアルに行なっていた動作を複数のセル
ブロック単位で並列的に行なうことができ、この分だけ
、どの場合もテスト時間を短縮することができる。

〔実施例〕

以下図面を参照して本発明の実施例を詳細に説明する。

第４図に本発明の一実施例を表わすブロック図を示す。

この図で、前図と同記号のものは前図と同じものを示し
、１はモード切換端子、２はエラー信号出力端子、３は
マルチプレクサ（以下ＭＰＸと称す）、Ａは全セルブロ
ックから同時に出された出力が同じか否かをチェックし
、同じが否かを示す信号出力を行なうチェック回路（以
下チェック回路と略す）を示す。第４図におけるモード
切換端子１には、テストモード又は実用モードに応じた
信号が印加され、またテストの結果エラーを検出した時
はカラム入出力回路１１からエラー信号がエラー信号出
力端子２に出力される。

次に第し図に示した回路の動作を説明する。テスト時に
は、モード切換端子１に０”が与えられ、アドレス信号
端子Ａ、、　Ｉ　Ａ、、に与えられるアドレス信号に無
関係にメモリセルアレイ８内の４個のセルブロックが同
時に選択される。メモリセルへ書函込む場合の動作は、
第２図に示した回路の場合と同様であるが、第４図に示
した回路では、カラム方向のアドレスがアドレス信号端
子Ａ？〜Ａｎに与えられたアドレス信号をカラムデコー
ダ４によってデコードした結果に基づいて指定されるた
め各セルブロックに対して１個ずつ、計４個のメモリセ
ルに同時に書き込むことが可能である。

メモリセルから読み出す場合の動作も、第２図に示した
回路の場合と同様であるが、第４図に示した回路ではカ
ラム入出力回路１１が読み出したデータの中から、アド
レス信号端子Ａ？〜Ａ２．に与えられたアドレス信号を
カラムデコーダ４によってデコードした結果に基づいて
４個のデータが同時に選択される。この４個のデータは
、カラム入出力回路１１内にあるチェック回路Ａに送ら
れるとともに、アドレス信号端子Ａ、コ、Ａ、３に与え
られたアドレス信号をカラム入出力回路１１内にあるＭ
ＰＸ３によってデコードした結果に基づいて、４個のデ
ータ中から１個が、データ出力端子り、１（に出力され
る。チェック回路Ａは上記４個のデータをチェックし、
全て同じ場合は“１”を、それ以外は“０”をエラー信
号出力端子２に出力する。

実用時にはモード切換端子１に“１”が与えられ、この
場合の動作は第２図に示した回路の動作と同様である。

以下に、具体的な回路を用いて本発明の一実施例につい
てさらに詳細に説明する。

第１図に本発明の一実施例の回路構成図を示す。

図において前図と同記号のものは前図と同じものを示し
、５は第２図の８及び１１　（３及びＡは除く）に相当
する部分（以下、記憶部と称す）、８１〜Ｂ４はセルブ
ロック、Ｇはゲート、■はインバータ、ＯＲ５〜ＯＲ４
はＯＲ回路、Ｒ１は抵抗。

Ｙｌ　　〜Ｙ４　はバンファを示す。

第１図でアドレス信号端子ＡＩ２　、Ａ、、に与えられ
たアドレス信号はカラムデコーダ４及びＭＰＸ３に入る
。カラムデコーダ４からの４本の出力信号線はそれぞれ
ＯＲ回路ＯＲ，〜ＯＲルに接続され、これら４個のＯＲ
回路からの出力信号線は、記憶部５内の４個のセルブロ
ックＢ１　〜Ｂ鴫にそれぞれ１本ずつ接続され、且つバ
ッファＹ１〜Ｙ４にゲート信号線としてそれぞれ接続さ
れている。

バッファＹ１　〜Ｙ、はゲート信号力？″１”のとき入
力信号をそのまま出方し、ゲート信号が“０”のとき出
力しない。セルブロックＢ、〜Ｂ＋がらの出力信号線は
それぞれバッファＹｌ−’ｌ　ａ、に接続されるととも
にチェック回路Ａにも接続され、このチェック回路から
の出方はエラー信号出カ端子２に出力される。バッファ
Ｙ１　〜Ｙ４からの出力信号線はＭＰＸ３に接続され、
このＭＰＸ３がらの出力はデータ出力端子り。Ｌ、＋に
出力される。

モード切換端子１からの出方信号線はゲー）Ｇに接続さ
れ、またこの出方信号線には抵抗Ｒ，を介して電源端子
ＶＣＣがらの出力信号線が接続されてイル。ゲートＧが
らの出力信号線はインバータ■に接続され、このインバ
ータＩからの出方信号線ハ４０！　（Ｄ　ＯＲ回路ＯＲ
＋　〜ＯＲ，に接続されている。

次に第１図に示した回路の動作について説明する。この
図でモード切換端子１に“０”を与えると・インバータ
Ｉからの出力は“１”となるので４個のＯＲ回路ＯＲ，
〜ＯＲ，がらの出力はカラムデコーダ４からの出力に無
関係に常に“１”となりセルブロックＢＩ−Ｂｔ＋が４
制量時に選択されて、テストモードとなる。この状態で
は、アドレス信号端子Ａ。−Ａ２．にアドレス信号を与
えると上記４個の各セルブロックに対して、同一アドレ
スの指定が可能となる。従って、書き込み指示が出され
ると、上記４個のセルブロック内のそれぞれ１つのメモ
リセルに同一内容のデータが同時に書き込まれる。また
読み出し指示が出されると、上記４個のセルブロック内
のそれぞれ１つのメモリセルからデータが同時に読み出
され、それぞれのデータはバッファＹ１　〜Ｙ、及びチ
ェック回路Ａに出力される。

バッファＹ、〜Ｙ４に入力されたデータはそれぞれＭＰ
Ｘ３に出方され、このＭＰＸ３はアドレス信号端子Ａ１
１　”　１３にあたえられたアドレス信号に対応した、
４個のデータの中から１個のデータをデータ出力端子り
。−に出力する。一方チェック回路Ａでは４個のデータ
が同じ場合は、“１″をエラー信号出力端子２に出力す
る。また４個のデータが同じでない場合は、エラー信号
“Ｏ”を上記エラー信号出力端子に出力する。このテス
ト時には、入力データとデータ出力端子ＤｏＪ　　に出
力された出力データが一致するか否かもチェックし、上
記４個のデータが全て入力データと異なっている場合も
エラー検出している。

以上の動作に従って、ある１つのアドレスに対応したメ
モリセルにデータを書き込み、続いてこのメモリセルか
らデータを読み出し、エラー信号出力端子２にエラー信
号が出たか否か及び入力データは出力データと一致する
か否かをチェックすれば、ある１つのアドレスに対応す
るメモリセルのテストができる。従ってテストパターン
（Ｎ２タイプ、Ｎタイプ等）に応じて、アドレス信号端
子Ａｏ　”Ａ＋＋　に与えるアドレス信号を順次変化さ
せ、その都度同様のテストを行なえばメモリセルアレイ
全体のテストができる。

エラーを検出した場合、アドレス信号端子Ａ、２゜Ａ、
うに与えるアドレス信号を順次変化させ、その都度デー
タ出力端子り。計　より出力される出力データを入力デ
ータと比較することにより、上記４個のセルブロックの
うちどのセルブロックがエラーをしているのかチェック
することも可能である。

実用モードはモード切換端子１に“１″が与えられてい
る状態であり、インバータＩからの出力は“０”となる
ので４個のＯＲゲートＯＲ，〜ＯＲＡの出力は、アドレ
ス信号端子ＡＨ）　ｒ　Ａ＋３に与えられたアドレス信
号をカラムデコーダ４でデコードした結果このカラムデ
コーダから出力される信号により決定され、この場合上
記カラムデコーダからの出力は１つだけが“１”となる
のでそれに対応した１個のＯＲ回路からの出力だけが“
１”となり４個のセルブロックＢ、〜Ｂ４のうち１個だ
けが選択される。

第５図に本発明の一実施例のメモリチップの外観図を示
す。図において前回と同記号のものは前図と同じものを
示し、１５はモード切換端子のウェーハプロービング用
パッド（以下モード切換用バンドと略す）、１６はエラ
ー信号出力端子のウェーハプロービング用パッド（以下
、エラー信号用パッドと略す）、１７はリード用のポン
ディングパッド、１８はチップ上のポンディングパッド
。

１９はボンディングワイヤを示す。この図でチップ上の
ポンディングパッド１８は第２図に示した同符号の端子
に接続されている。

なお、モード切換用パッド１５及びエラー信号用パッド
１６はユーザの希望により外部端子に出してもよい。

以上、本発明の一実施例について述べたが上記モード切
換用パッド及びエラー信号用パッドの省略も可能である
。以下、その方法を説明する。第６図に、第５図に示し
たモード切換用パッドを省略するための回路例を表わす
図を示す。図において、前図と同記号のものは前図と同
じものを示し、２０はレベル検出回路を示す。第６図に
おいて、レベル検出回路２０は、アドレス信号端子Ａ１
．。

Ａｌｌ＋の出力信号線に接続され、このレベル検出回路
からの出力信号線は第１図に示したゲートＧに接続され
ている。次に第６ｒｆＩＪに示した回路の動作について
説明する。

アドレス信号端子Ａ１つ、Ａ７．のどちらが一方に高電
圧（例えば７■以上）を与えた場合、レベル検出回路２
０からは“０”が出力され、アドレス信号端子ＡＩ）　
、　’　Ａｌ１のどちらが一方に低電圧（例えば５Ｖ以
下）を与えた場合、上記レベル検出回路からは“１”が
出力される。従って第６図に示した回路を用いれば第１
図のモード切換端子１に“０”又は“１”を与えた場合
と同様の動作が可能となり、モード切換端子１がなくと
もテストモードと実用モードの切換ができるのでモード
切換用パッド１５は不要となる。

第７図に第５図に示したエラー信号用パッドを省略する
ための回路例を表わす図を示す。図において前図と同記
号のものは、前図と同じものを示し、Ｙ５　はバッファ
を示す。第７図において、ＭＰＸ３は第１図に示したバ
ッファＹ、　　−Ｙ、　がらの出力信号線と接続され、
このＭＰＸ３からの出力信号線はバッファＹｆに接続さ
れている。バッファＹ５　　には第１図に示したチェッ
ク回路Ａからの出力信号線がゲート信号線として接続さ
れている。バッファＹｉからの出力信号線はデータ出力
端子Ｄｏ叶　に接続されている。次に第７図に示した回
路の動作について説明する。

チェック回路Ａからの出力が“０”の場合、バッファ狗
　はオフとなる。この時データ出力端子ＤＯＬＩすの出
力がハイインピーダンスとなるようにすれば期待値と一
致しないのでエラーを検出できる。チェック回路Ａから
の出力が“１″の場合バッファＹ「からはＭＰＸ３から
の出力がそのまま出力データとしてデータ出力端子Ｄｅ
ａｆ　に出力される。従って第７図に示した回路を用い
ればエラー信号用パッド１６も不要となる。以上のこと
かモード切換用パッド１５およびエラー信号用パッド１
６を特に設けなくても本発明の実施が可能なことがわか
る。上記実施例では、データ入力端子及びデータ出力端
子をそれぞれ１個備えたメモリについて述べたがこれら
の端子を複数個備えたメモリについても応用可能なこと
は言うまでもない。

〔発明の効果〕

本発明によればセルブロックの数をＭとした場合、従来
のテスト方法と比較して、テスト時間を１／Ｍに短縮す
ることが可能であり、その効果は大容量のスタティック
メモリ及びグイナミソクメモリに対して特に大きい。具
体的には、１６ＫＷｘＩＢｉｔ、　　６４ＫＷｘ　ＩＢ
ｉｔ、　　２５６ＫＷＸ　ＩＢｉｔ。

Ｉ　Ｍｘ　Ｉ　Ｂｉｔ構成のメモリの場合、セルブロッ
クの数を４とすれば、それぞれ４　Ｋ−×１’Ｂｉｔ　
、　　１６ＫＩｎｌＢｉｔ　、　６４ＫＷｘｌＢｉｔ　
、　２５６ＫＷＸＩＢｉｔ構成のメモリと同じテスト時
間で済むので大きな効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成図、第２図は一般
的な半導体メモリの構成を表わ十ブロック図、第３図は
第２図に示した半導体メモリの端子配列を表わす図、第
４図は本発明の一実施例を表わすブロック図、第５図は
本発明の一実施例のメモリチップの外観図、第６図は第
５図に示したモード切換用パッドを省略するための回路
例を表わす図１第７図は第５図に示したエラー信号用パ
ッドを省略するための回路例を表わす図である。 図中１はモード切換端子、２はエラー信号出力端子、３
はＭＰＸ、４はカラムデコーダ、５は記憶部、Ａはチェ
ック回脇、　Ｂ＋　”Ｂシはセルブロック、Ｇはゲート
　■はインバータ＋　　ＯＲ＋　　〜ＯＲ午はＯＲ回路
、　ＲＰは抵抗９Ｙ、〜Ｙ十はバッファ、　Ａ、　−Ａ
、３．は複数ビットのアドレス信号各々が、印加される
アドレス信号端子、Ｖ、、、ＧＮＤ、Ｄｉｎ、　Ｄｏａ
’ｒ　　、　Ｃ３，ＷＥはそれぞれ電源端子、接地電位
端子、データ入力端子、データ出力端子、チップセレク
ト端子、ライトイネイブル端子を示す。 芽１　図 第２図 芽４図 餠５図 ％６図 芽７１２１

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルより成り、アドレスを指定してア
   クセスされると、このアドレスに対応するメモリセルへ
   の書き込みを行なうセルブロックを複数個備え、アドレ
   スを指定してアクセスした時、入力データと同じデータ
   を各セルブロック内の該指定されたアドレスのメモリセ
   ルそれぞれに同時に書き込みを行なえるよう構成したこ
   とを特徴とする半導体メモリ。 ２、複数のメモリセルより成り、アドレスを指定してア
   クセスされると、このアドレスに対応するメモリセルか
   らの読み出しを行なうセルブロックを複数個備え、アド
   レスを指定してアクセスした時、各セルブロックからの
   読み出しを同時に行なえるよう構成するとともに該読み
   出したデータが、予め定められた論理関係になっている
   か否かをチェックし、そのチェック結果を出力するチェ
   ック回路を備えていることを特徴とする半導体メモリ。 ３、複数のメモリセルより成り、アドレスを指定してア
   クセスされると、このアドレスに対応するメモリセルへ
   の書き込み及び該メモリセルからの読み出しを行うセル
   ブロックを複数個備え、アドレスを指定してアクセスし
   た時、入力データと同じデータを各セルブロック内の該
   指定されたアドレスのメモリセルそれぞれに同時に書き
   込みを行なえるとともに、各セルブロックからの読み出
   しを同時に行えるよう構成され、該読み出したデータが
   、予め定められた論理関係になっているか否かをチェッ
   クし、そのチェック結果を出力するチェック回路を備え
   ていることを特徴とする半導体メモリ。