JP3299176B2 - 半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に複数のブロックから成りこれら複数のブロッ
クの並列テスト機能を有するスタティック型ランダムア
クセスメモリ（ＳＲＡＭ）等の半導体メモリ装置に関す
る。

【０００２】

【従来の技術】集積回路に内蔵されるＳＲＡＭのメモリ
容量は年々増大し、６４ＫバイトものＳＲＡＭが搭載さ
れる例もある。このような大容量のＳＲＡＭを搭載する
のは主に数十ｎｓ以上の高速動作を要求されるＣＰＵで
あるので、搭載されるＳＲＡＭも高速アクセスを要求さ
れる。

【０００３】このため、大容量のＳＲＡＭを搭載する場
合には、アクセス速度が低下しないようにするために、
例えば８Ｋバイト毎のブロックに分割して搭載するのが
通例である。しかしながら、このような複数のブロック
から成るＳＲＡＭを搭載した集積回路の出荷段階におい
て、このＳＲＡＭブロックを１つずつ個別に機能的に動
作するかをテストする場合、全部のメモリにテスト用の
データを書き込むためにはＳＲＡＭブロックの個数分の
書き込みをＣＰＵを介して行う必要がある。その後、書
き込んだデータを外部に読み出して読み出しデータと
し、この読み出しデータと上記書き込みデータとの一致
／不一致を確認する。このため、メモリのテスト所要時
間が長くなる。

【０００４】そこで、特開平４―１４５３８２号公報
（文献１）記載の従来の半導体メモリ装置は、複数のＳ
ＲＡＭブロックに同一データを同時に書き込むことによ
りテスト時間の短縮を図っている。

【０００５】文献１記載の従来の半導体メモリ装置をブ
ロックで示す図５を参照すると、この従来の半導体メモ
リ装置は、各８ＫバイトのＳＲＡＭブロック１〜８から
成る６４ＫバイトのＳＲＡＭであり、各ＳＲＡＭブロッ
ク１〜８はハーフワード（１６ビット幅）でメモリにア
クセスする。

【０００６】ＳＲＡＭブロック１は、それぞれアドレス
デコード用のデコーダ１１と、ライト回路１２とを備え
る。

【０００７】同様に、ＳＲＡＭブロック２〜８の各々
は、それぞれ、デコーダ２１，３１，４１，５１，６
１，７１，及び８１の各々と、ライト回路２２，３２，
４２，５２，６２，７２，及び８２の各々とを備える。

【０００８】また、各々の出力をライト回路１２，２
２，３２，４２，５２，６２，７２，及び８２の各々に
それぞれ接続し一方の入力にライトイネーブル信号ＷＥ
を接続しライト信号Ｗ０〜Ｗ７をそれぞれ出力するＡＮ
Ｄゲート１３，２３，３３，４３，５３，６３，７３，
及び８３と、各々の出力をＡＮＤゲート１３，２３，３
３，４３，５３，６３，７３，及び８３の各々の他方の
入力にそれぞれ接続し一方の入力に通常／テストモード
を切り換える動作モード切換信号Ｔを接続し他方の入力
にチップセレクト信号ＣＳ０〜ＣＳ７の各々の供給を受
けモード／チップセレクト信号ＣＴ０〜ＣＴ７をそれぞ
れ出力するＯＲゲート１４，２４，３４，４４，５４，
６４，７４，及び８４と、１５ビットのアドレスＡＤの
第１４〜第１２ビットのデータである上位アドレスＡＤ
Ｈを入力してチップセレクト信号ＣＳ０〜ＣＳ７を出力
するチップセレクト信号デコーダ１０とを備える。

【０００９】次に、図５を参照して、従来の半導体メモ
リ装置の動作について説明すると、まず、デコーダ１
１，２１，３１，４１，４１，５１，６１，７１，及び
８１の各々は、１５ビットのアドレスＡＤの第１１ビッ
ト〜第０ビットの下位１２ビットのデータである下位ア
ドレスＡＤＬの供給を受けこれをデコードし、対応のＳ
ＲＡＭブロック１〜８の各々の格納対象のメモリセルを
選択メモリセルとして選択する。ライト回路１２，２
２，３２，４２，５２，６２，７２，及び８２の各々
は、１６ビットの書込データＷＤと外部からのライトイ
ネーブル信号ＷＥ対応のライト信号Ｗ０〜Ｗ７の各々の
供給を受け、選択メモリセルにライト信号Ｗ０〜Ｗ７に
基づく書込タイミング信号と書込データＷＤを供給し、
書込を行う。

【００１０】ＯＲゲート１４，２４，３４，４４，５
４，６４，７４，及び８４の各々は、外部からの動作モ
ード切換信号Ｔとデコードチップセレクト信号ＣＳ０〜
ＣＳ７との論理和をとりモード／チップセレクト信号Ｃ
Ｔ０〜ＣＴ７の各々を出力する。

【００１１】ＡＮＤゲート１３，２３，３３，４３，５
３，６３，７３，及び８３の各々は、外部からのライト
イネーブル信号ＷＥとモード／チップセレクト信号ＣＴ
０〜ＣＴ７の各々との論理積をとりライト信号Ｗ０〜Ｗ
７の各々を出力する。

【００１２】次に、図６を再度参照して、通常モード及
びテストモードの各々の動作について説明すると、ま
ず、通常モードのときは動作モード切換信号Ｔを”０”
すなわちインアクティブレベルに設定する。ＯＲゲート
１４，２４，３４，４４，５４，６４，７４，及び８４
の各々は、チップセレクト信号ＣＴ０〜ＣＴ７の各々の
レベルに応じたモード／チップセレクト信号ＣＴ０〜Ｃ
Ｔ７を出力するよう選択待機状態となる。チップセレク
ト信号デコーダ１０は、アドレスＡＤの上位３ビットの
上位アドレスＡＤＨの供給に応答してチップセレクト信
号ＣＳ０〜ＣＳ７の中の１つ、例えば信号ＣＳ０をアク
ティブレベルにする。これにより、ＯＲゲート１４は出
力のモード／チップセレクト信号ＣＴ０をアクティブ化
し、ＡＮＤゲート１４に供給する。その時、ライトイネ
ーブル信号ＷＥがアクティブレベルであれば、ＡＮＤゲ
ート１４は信号ＣＴ０のアクテイブレベルに応答して出
力のライト信号Ｗ０をアクティブ化し、ＳＲＡＭブロッ
ク１のライト回路１２をライトイネーブル状態とする。
ライト回路１２は、ＳＲＡＭブロック１のアドレスＡＤ
の下位１２ビットの下位アドレスＡＤＬにより指示され
たアドレスのメモリセルに、ライトデータＷＤの書き込
みを行う。

【００１３】次に、テストモードのときは動作モード切
換信号Ｔを”１”すなわちアクティブレベルに設定す
る。ＯＲゲート１４，２４，３４，４４，５４，６４，
７４，及び８４の各々は、チップチップセレクト信号Ｃ
Ｔ０〜ＣＴ７のレベルとは無関係にモード／チップセレ
クト信号ＣＴ０〜ＣＴ７をアクテイブレベルとする。し
たがって、ＳＲＡＭブロック１〜８の全てが選択状態と
なる。ライトイネーブル信号ＷＥをアクティブレベルと
すると、ＳＲＡＭブロック１〜８のＡＮＤゲート１３，
２３，３３，４３，５３，６３，７３，及び８３の各々
は、信号ＷＥに対応するライト信号Ｗ０〜Ｗ７をそれぞ
れ出力し、ＳＲＡＭブロック１〜８の各々のライト回路
１２，２２，３２，４２，５２，６２，７２，及び８２
をライトイネーブル状態とし、ＳＲＡＭブロック１〜８
の各々のアドレスＡＤの下位１２ビットの下位アドレス
ＡＤＬにより指示されたアドレスのメモリセルに、同時
にテスト用のライトデータＷＤの書き込みを行う。

【００１４】しかし、上述のように、同一データを複数
のＳＲＡＭブロックの各々の同一アドレスに書き込んだ
場合には、アドレスデコーダが１つの入力アドレス信号
に対し複数のアドレスをアクセスしてしまう多重アドレ
スアクセス不良が存在した時に、この不具合を検出する
ためには、後述のマーチングテストを使用しなければな
らず、テスト時間が余分にかかってしまう。

【００１５】ここで、もし製造過程において、アドレス
デコーダ１１，２１，３１，４１，５１，６１，７１，
及び８１に多重アドレス指定となるような不具合が作り
込まれている場合を考える。

【００１６】アドレスデコーダを代表するデコーダ１１
の構成を簡略化してブロックで示す図６を参照すると、
この図で示すデコーダ１１は、下位アドレスＡＤＬの第
０ビット（ＡＤＬ０）から第５ビット（ＡＤＬ４）対応
分を示し、ＡＤＬ０〜ＡＤＬ４の各々を反転し反転ＡＤ
Ｌ０Ｂ〜ＡＤＬ４Ｂをそれぞれ出力するインバータＩ１
１〜Ｉ１５と、デコード出力Ｄ０〜Ｄ４をそれぞれ出力
するＡＮＤゲートＧ１１〜Ｇ１４とを有する。ＡＮＤゲ
ートＧ１１〜Ｇ１４の各々の入力線上の丸印はこれらＡ
ＮＤゲートＧ１１〜Ｇ１４の各々の入力端子を表す。例
えば、ＡＮＤゲートＧ１の入力はＡＤＬ０Ｂ，ＡＤＬ２
Ｂ，ＡＤＬ３Ｂ，ＡＤＬ４Ｂ，ＡＤＬ５Ｂであり、この
図では省略した他の第６〜第１１ビットも同様に反転値
であるので、このＡＮＤゲートＧ１の出力信号Ｄ０は、
メモリのアドレス”０００”のメモリセルを選択する信
号である。

【００１７】このＡＮＤゲートＧ１の入力配線、例えば
ＡＤＬ２Ｂ対応のＩ１３の出力が接続している配線Ｗ１
１が常に”１”となる不良の場合は、アドレスＡＤＬ
が”０００”以外の例えばアドレス”０４０”を指定し
た時にも、出力信号Ｄ０が”１”となり、アドレス”０
００”のメモリセルを選択してしまう。この場合、アド
レス”０００”のメモリセルにライトデータ”０００
０”は問題なく書き込まれるが、アドレス”０４０”の
メモリセルにライトデータ”００４０”を書き込む時に
アドレス”０００”のメモリセルにもライトデータ”０
０４０”が書き込まれてしまう。

【００１８】マーチングテストとは、まず、全アドレス
領域にライトデータ”００００”をＳＲＡＭブロック１
〜８に同時に書き込み、ＳＲＡＭブロック１〜８の先頭
アドレス”０００”が示すメモリセルからデータ”００
００”を各ブロック毎に読み出す。そして、今読み出し
たアドレスにライトデータ”ＦＦＦＦ”を同時に書き込
み、今書き込んだデータ”ＦＦＦＦ”をもう一度読み出
す。次にアドレス”００１”のデータ”００００”を読
み出し、この動作をＳＲＡＭブロック１〜８の最終アド
レス”ＦＦＦ”まで繰り返す。今度はＲＡＭブロック１
〜８の最終アドレス”ＦＦＦ”からデータ”ＦＦＦＦ”
を読み出し、今読み出したアドレスにライトデータ”０
０００”を同時に書き込み、今書き込んだデータ”００
００”をもう一度読み出し、これをＳＲＡＭブロック１
〜８の先頭アドレス”０００”まで行う。

【００１９】このようなマーチングテストを実行させる
と多重アドレスアクセス不良を検出できるが、この場合
のメモリアクセス数は、次のように非常に多くなる。

【００２０】すなわち、全アドレス領域へのライトデー
タ”００００”の同時書き込みに４Ｋ回、データ”００
００”読み出しに４Ｋ×８回、ライトデータ”ＦＦＦ
Ｆ”の同時書き込みに４Ｋ回、データ”ＦＦＦＦ”読み
出しに４Ｋ×８回、最終アドレスから先頭アドレスへの
データ”ＦＦＦＦ”の読み出しに４Ｋ×８回、データ”
００００”の同時書き込みに４Ｋ回、データ”０００
０”の読み出しに４Ｋ×８回の合計４Ｋ×３５回とな
る。

【００２１】

【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、同一データを複数のＳＲＡＭブロックの
各々の同一アドレスに書き込んだ場合には、アドレスデ
コーダが１つの入力アドレス信号に対し複数のアドレス
をアクセスしてしまう多重アドレスアクセス不良が存在
した時に、この不具合を検出するためには、全アドレス
に対するデータの最小値及び最大値の書き込み読み出し
を反復実行するため多くのアクセスを必要とするマーチ
ングテスト法を使用しなければならず、テスト時間が余
分にかかってしまうという欠点があった。

【００２２】本発明の目的は、上記欠点を解決し、製造
不良に基づく多重アドレスアクセス不良を少ないアクセ
ス数で検出することにより、テスト時間を短縮可能とす
る半導体メモリ装置を提供することにある。

【００２３】

【課題を解決するための手段】第１の発明の半導体メモ
リ装置は、メモリ領域を分割して成る複数のメモリブロ
ックの各々がアドレス信号指定のメモリセルに書込デー
タを書き込む書込手段と、前記メモリブロックの各々の
前記アドレス信号をデコードするアドレスデコード手段
とを備える半導体メモリ装置において、テスト信号の供
給に応答して外部から供給される外部書込データと前記
アドレス信号との論理演算を行い前記複数のメモリブロ
ックの各々の前記書込手段に供給して同時に書き込むデ
ータである同時書込データに対応するアドレスドライブ
信号を生成するアドレスドライブ信号生成手段と、テス
トモード切換信号の供給に応答して前記アドレスドライ
ブ信号の各々のビット値を反転し前記同時書込データを
生成するビット反転回路とを備え、テスト時に前記複数
のメモリブロックの各々に前記同時書込データを書き込
むことを特徴とするものである。

【００２４】第２の発明の半導体メモリ装置は、メモリ
領域を分割して成る複数のメモリブロックの各々がアド
レス信号指定のメモリセルに書込データを書き込む書込
手段と、前記メモリブロックの各々の前記アドレス信号
をデコードするアドレスデコード手段とを備える半導体
メモリ装置において、テスト信号の供給に応答して同時
に書き込むデータである同時書込データ対応の個別テス
ト書込データを前記複数のメモリブロックの各々の前記
書込手段に供給するよう設定する同時書込設定手段と、
前記アドレス信号から前記同時書込データを生成する同
時書込データ生成手段と、前記テスト信号の供給に応答
して前記同時書込データの所定のビット値を反転して前
記個別テスト書込データを生成し前記書込手段の各々に
供給する同時書込データビット反転手段とを備え、テス
ト時に前記複数のメモリブロックの各々に前記個別テス
ト書込データを書き込むことを特徴とするものである。

【００２５】

【発明の実施の形態】次に、本発明の実施の形態を図５
と共通の構成要素には共通の参照文字／数字を付して同
様にブロックで示す図１を参照すると、この図に示す本
実施の形態の半導体メモリ装置は、従来と共通のそれぞ
れデコーダ１１，２１，３１，４１，５１，６１，７
１，及び８１の各々とライト回路１２，２２，３２，４
２，５２，６２，７２，及び８２の各々とを備え各８Ｋ
バイトかつハーフワードでメモリにアクセスするＳＲＡ
Ｍブロック１〜８と、各々の出力をライト回路１２，２
２，３２，４２，５２，６２，７２，及び８２の各々に
それぞれ接続し一方の入力にライトイネーブル信号ＷＥ
を接続しライト信号Ｗ０〜Ｗ７をそれぞれ出力するＡＮ
Ｄゲート１３，２３，３３，４３，５３，６３，７３，
及び８３と、各々の出力をＡＮＤゲート１３，２３，３
３，４３，５３，６３，７３，及び８３の各々の他方の
入力にそれぞれ接続し一方の入力に通常／テストモード
を切り換える動作モード切換信号Ｔを接続し他方の入力
にチップセレクト信号ＣＳ０〜ＣＳ７の各々の供給を受
けモード／チップセレクト信号ＣＴ０〜ＣＴ７をそれぞ
れ出力するＯＲゲート１４，２４，３４，４４，５４，
６４，７４，及び８４と、１５ビットのアドレスＡＤの
第１４〜第１２ビットのデータである上位アドレスＡＤ
Ｈを入力してチップセレクト信号ＣＳ０〜ＣＳ７を出力
するチップセレクト信号デコーダ１０とに加えて、１６
ビットのライトデータＷＤと１２ビットの下位アドレス
ＡＤＬと動作モード切換信号Ｔとの供給を受け１６ビッ
トのアドレスのドライブ信号ＤＩを出力するアドレスド
ライブ回路９と、テストモード切換信号Ｔ２の供給を受
け１６ビットのアドレスドライブ信号ＤＩを反転し１６
ビットの反転ドライブ信号ＤＩＢを出力する反転回路９
５０とを備える。

【００２６】アドレスドライブ回路９の下位アドレス１
２ビットの各々の任意の１ビットである第ｎビット目の
アドレス処理用の単位アドレスドライブ回路９ｎの構成
を回路図で示す図２（Ａ）を参照すると、この単位アド
レスドライブ回路９ｎは、動作モード切換信号Ｔを反転
し反転動作モード切換信号ＴＢを出力するインバータＩ
９１ｎと、第ｎビットのライトデータＷＤｎと反転動作
モード切換信号ＴＢとの否定論理積をとり信号ＷＴを出
力するＮＡＮＤゲートＧ９１ｎと、第ｎビットの下位ア
ドレスＡＤＬｎと動作モード切換信号Ｔとの否定論理積
をとり信号ＡＴを出力するＮＡＮＤゲートＧ９２ｎと、
信号ＷＴ，ＡＴの否定論理積をとり第ｎビットドライブ
信号ＤＩｎを出力するＮＡＮＤゲートＧ９３ｎとを備え
る。

【００２７】アドレスドライブ回路９は、下位アドレス
１２ビットの各々に対応して１２個の単位アドレス回路
９１〜９１２を備え、ライトデータＷＤの上位４ビット
をそのままアドレスドライブ信号ＤＩのデータＷＤの上
位４ビットとして出力する。

【００２８】反転回路９５０の第ｎビット目の単位反転
回路の構成を回路図で示す図２（Ｂ）を参照すると、こ
の単位反転回路９５０ｎは、第ｎビットドライブ信号Ｄ
Ｉｎとテストモード切換信号Ｔ２との排他的論理和をと
り反転ドライブ信号ＤＩＢｎを出力するＥＸＯＲ回路Ｘ
９５０ｎを備える。

【００２９】次に、図１，図２を参照して本実施の形態
の動作について説明すると、まず、本実施の形態では、
従来の動作モード切換信号Ｔに加えて新たにテストモー
ド切換信号Ｔ２を用いる。このテストモード切換信号Ｔ
２は、テストモード時にライトデータＷＤをそのままメ
モリに書き込むノーマルテストモードと、ライトデータ
ＷＤの反転ドライブ信号ＤＩＢをメモリに書き込むリバ
ーステストモードを切り換える信号である。

【００３０】まず、通常モードのときは動作モード切換
信号Ｔ及びテストモード切換信号Ｔ２の各々を”０”す
なわちインアクティブレベルに設定する。従来と同様Ｏ
Ｒゲート１４，２４，３４，４４，５４，６４，７４，
及び８４の各々は選択待機状態となる。チップセレクト
信号デコーダ１０は、アドレスＡＤの上位３ビットの上
位アドレスＡＤＨの供給に応答してチップセレクト信号
ＣＳ０〜ＣＳ７の中の１つ例えば信号ＣＳ０をアクティ
ブレベルにする。このとき、ライトイネーブル信号ＷＥ
をアクティブレベルとすると、チップセレクト信号ＣＳ
０対応のライト信号Ｗ０をアクティブ化し、ＳＲＡＭブ
ロック１のライト回路１２をライトイネーブル状態とす
る。

【００３１】アドレスドライブ回路９は、動作モード切
換信号Ｔの”０”に応答してＮＡＮＤゲートＧ９１ｎが
活性化状態、ＮＡＮＤゲートＧ９２ｎが非活性化状態と
なり、したがって、下位アドレスＡＤＬをマスクし、ラ
イトデータＷＤをそのままアドレスドライブ信号ＤＩと
して出力する。反転回路９５０はテストモード切換信号
Ｔ２の”０”に応答してアドレスドライブ信号ＤＩをそ
のまま反転ドライブ信号ＤＩＢとして出力する。

【００３２】したがって、ライト回路１２は、ＳＲＡＭ
ブロック１のアドレスＡＤの下位１２ビットの下位アド
レスＡＤＬにより指示されたアドレスのメモリセルに、
ライトデータＷＤそのままの反転ドライブ信号ＤＩＢの
書き込みを行う。

【００３３】動作モード切換信号Ｔ及びテストモード切
換信号Ｔ２の各々の設定における下位アドレスＡＤＬ及
び書込データＷＤに対応する反転ドライブ信号ＤＩＢの
値を示す表１を参照すると、動作モード切換信号Ｔの値
が”０”すなわちノーマルモードの時は、データＷＤの
値が反転ドライブ信号ＤＩＢとなることが分かる。

【００３４】

【表１】

【００３５】次に、テストモードのときは、従来と同様
に、動作モード切換信号Ｔを”１”すなわちアクティブ
レベルに設定する。ＯＲゲート１４，２４，３４，４
４，５４，６４，７４，及び８４の各々は、全てのモー
ド／チップセレクト信号ＣＴ０〜ＣＴ７をアクテイブレ
ベルとし、ＳＲＡＭブロック１〜８の全てを選択状態と
する。ライトイネーブル信号ＷＥをアクティブレベルと
すると、ＮＤゲート１３，２３，３３，４３，５３，６
３，７３，及び８３の各々は、信号ＷＥに対応するライ
ト信号Ｗ０〜Ｗ７をそれぞれ出力し、ＳＲＡＭブロック
１〜８の各々のライト回路１２，２２，３２，４２，５
２，６２，７２，及び８２をライトイネーブル状態とす
る。

【００３６】アドレスドライブ回路９は、動作モード切
換信号Ｔの”１”に応答してＮＡＮＤゲートＧ９１ｎが
非活性化状態、ＮＡＮＤゲートＧ９２ｎが活性化状態と
なり、したがって、ライトデータＷＤｎをマスクし、１
２ビットの下位アドレスＡＤＬをそのままアドレスドラ
イブ信号ＤＩの下位ビットとして出力する。また、アド
レスドライブ信号ＤＩの上位４ビットはライトデータＷ
Ｄの上位４ビットを出力する。したがって、テストモー
ド時には、ライトデータＷＤの上位４ビットを”０”又
は”１”のいずれか一方に固定しておく必要がある。

【００３７】ここで、テストモード切換信号Ｔ２を”
０”に設定すると、ノーマルテストモードとなり、反転
回路９５０は動作モード切換信号Ｔ２の”０”に応答し
てアドレスドライブ信号ＤＩをそのまま反転ドライブ信
号ＤＩＢとして出力する（表１参照）。

【００３８】また、テストモード切換信号Ｔ２を”１”
に設定すると、リバーステストモードとなり、反転回路
９５０はテストモード切換信号Ｔ２の”１”に応答して
アドレスドライブ信号ＤＩの各ビットの全てを反転し反
転ドライブ信号ＤＩＢとして出力する（表１参照）。

【００３９】ライト回路１２，２２，３２，４２，５
２，６２，７２，及び８２の各々は、反転ドライブ信号
ＤＩＢを対応のＳＲＡＭブロック１〜８のアドレスＡＤ
Ｌで選択したメモリセルに書き込む。

【００４０】したがって、テストモード切換信号Ｔ２を
切り換えることにより、全てのメモリセルにおいて、”
０”と”１”両方の読出／書込動作をテストできる。

【００４１】表１を再度参照して、本実施の形態のテス
トモードの具体的な動作について説明すると、まず、動
作モード切換信号Ｔを”１”に設定し、テストモードと
する。また、テストモード切換信号Ｔ２を”０”すなわ
ちノーマルモードとする。上述したようにまず、反転ド
ライブ信号ＤＩＢの上位４ビットにはライトデータＷＤ
の上位４ビットを使用するので、ライトデータＷＤの上
位４ビットを”０”に固定しておく。そして先頭アドレ
ス”０００”から書き込みを行うが、その時のライトデ
ータＷＤは書き込まれるアドレスを示す下位アドレスＡ
ＤＬの”０００”に、ライトデータＷＤの上位４ビット
の”０”を追加したデータ”００００”であり、下位ア
ドレスＡＤＬが指示するＳＲＡＭブロック１〜８のアド
レス”０００”のメモリセルに同時に書き込まれる。

【００４２】次のアドレス”００１”が示すメモリセル
には、ライトデータ”０００１”を同時に書き込み、４
Ｋハーフワード分の全てのアドレスに対して同様な動作
を実行し、ＳＲＡＭブロック１〜８の全てのアドレス領
域に下位アドレスデータＡＤＬを基にしたライトデータ
を書き込む。

【００４３】次に、ＳＲＡＭブロック１のアドレス”０
００”が示すメモリセルからデータを読み出し、この読
み出したデータを期待値すなわち下位アドレスデータＡ
ＤＬと比較する。

【００４４】ここで、ＳＲＡＭブロック１のデコーダ１
１に従来と同様の製造工程起因の多重アドレスアクセス
不良、すなわちデコーダ１１のＡＮＤゲートＧ１の入力
配線の１つＡＤＬ２Ｂ対応のＩ１３の出力が接続してい
る配線Ｗ１１が常に”１”となる不良が存在すると想定
する。

【００４５】この場合、アドレスＡＤＬが”０００”以
外の例えばアドレス”０４０”を指定した時にも、アド
レス”０００”のメモリセルを選択してしまう。このと
き、アドレス”０００”のメモリセルにライトデータ”
００００”は問題なく書き込まれるが、アドレス”０４
０”のメモリセルにライトデータ”００４０”を書き込
む時にアドレス”０００”のメモリセルにもライトデー
タ”００４０”が書き込まれてしまう。

【００４６】本実施の形態では、アドレス”０００”が
示すメモリセルから読み出したリードデータ”００４
０”は、期待値の”００００”と一致しないのでエラー
を容易に検出することが出来る。

【００４７】ＳＲＡＭブロック１のアドレス”０００”
のリードデータが期待値と一致すると、次に、ＳＲＡＭ
ブロック２のアドレス”０００”のデータを読み出して
同様のチェックを行う。さらに、ＳＲＡＭブロック３〜
８の各々のアドレス”０００”についても同様のチェッ
クを行う。続いて、ＳＲＡＭブロック１〜８のアドレ
ス”００１”から最終アドレス”ＦＦＦ”まで読み出し
チェックを行う。

【００４８】異常がなければ、次に、テストモード切換
信号Ｔ２を”１”すなわちリバースモードとする。これ
により、下位アドレスＡＤＬ対応のアドレスドライブ信
号ＤＩの反転信号である反転ドライブ信号ＤＩＢをＳＲ
ＡＭブロック１〜８へ書き込んで、同様に読み出しチェ
ックを実行する。

【００４９】これでエラーが検出されなければ、ＳＲＡ
Ｍブロック１〜８の全てのメモリセルとデコーダ１１，
２１，３１，４１，５１，６１，７１，及び８１が、正
常に動作していることになる。

【００５０】以上説明したように、本実施の形態のＳＲ
ＡＭブロック１〜８にそれぞれ”０００”〜”ＦＦＦ”
の４Ｋ（１Ｋ＝１０２４）個のアドレスがある場合、多
重アドレスアクセス不良を検出するためには、ライトデ
ータ対応のドライブデータの同時書き込みに４Ｋ回、デ
ータ読み出しに４Ｋ×８回、反転ドライブデータの同時
書き込みに４Ｋ回、その読み出しに４Ｋ×８回の合計４
Ｋ×１８回のメモリアクセスでよい。

【００５１】一方、前述の従来の半導体メモリ装置で
は、この不良を検出するには、多くのアクセスを必要と
する上述のマーチングテスト法を行う必要があった。

【００５２】この場合のメモリアクセス数は、全アドレ
ス領域へのライトデータ”００００”の同時書き込みに
４Ｋ回、データ”００００”読み出しに４Ｋ×８回、ラ
イトデータ”ＦＦＦＦ”の同時書き込みに４Ｋ回、デー
タ”ＦＦＦＦ”読み出しに４Ｋ×８回、最終アドレスか
ら先頭アドレスへのデータ”ＦＦＦＦ”の読み出しに４
Ｋ×８回、データ”００００”の同時書き込みに４Ｋ
回、データ”００００”の読み出しに４Ｋ×８回の合計
４Ｋ×３５回となる。

【００５３】したがって、本実施の形態の所要アクセス
数は、従来と比較して約１／２で済み、大幅にテスト時
間を短縮できる。

【００５４】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＳＲ
ＡＭブロック１〜８の各々のライト回路１２，２２，３
２，４２，５２，６２，７２，及び８２の各々のライト
データ入力側に動作モード切換信号Ｔの活性化に応答し
て反転ドライブ信号ＤＩＢのうちの相互に異なる１ビッ
トをさらに反転させる反転回路１５，２５，３５，４
５，５５，６５，７５，及び８５を備えることである。

【００５５】図３及び下位アドレスＡＤＬに対応する各
ＳＲＡＭブロック１〜８への入力データの一例を示す表
２を参照して本実施の形態の動作について説明すると、
テストモード時には動作モード切換信号Ｔの活性化に応
答して反転回路１５，２５，３５，４５，５５，６５，
７５，８５が動作し、ＳＲＡＭブロック１に対しては第
０ビット、ＳＲＡＭブロック２に対しては反転ドライブ
信号ＤＩＢのうちの第１ビット、ＳＲＡＭブロック３に
対しては第２ビット、・・・ＳＲＡＭブロック８に対し
ては第７ビットをそれぞれ反転させ他の１５ビットとと
もに各ライト回路に供給する。

【００５６】

【表２】

【００５７】表２を参照すると、これにより、同一下位
アドレスＡＤＬに対し、ＳＲＡＭブロック１〜８で異な
るデータが書き込まれることが分かる。

【００５８】まず、ＳＲＡＭブロック１〜８の各先頭ア
ドレス”０００”に、表２に示すような各ＳＲＡＭで異
なるビットを反転したライトデータを同時に書き込む。
以降、第１の実施の形態と同様に、最終アドレス”ＦＦ
Ｆ”までの同時書き込み、リードチェック、反転データ
書き込み、反転データリードチェックを行う。

【００５９】これにより、ＳＲＡＭブロック１〜８のデ
コーダ１１，２１，３１，４１，５１，６１，７１，８
１の多重アドレスアクセス不良を検出でき、またＳＲＡ
Ｍブロック１〜８毎に異なるデータが書き込まれている
ので、ＳＲＡＭブロックを選択するチップセレクト信号
デコーダ１０のデコード不良も検出することができる。

【００６０】従来の半導体メモリ装置では、チップセレ
クト信号デコーダのデコード不良を検出するためには、
ＳＲＡＭブロック１〜８の１つのアドレスにライトデー
タを書き込み、そのデータを読み出すことをブロックの
個数分行う必要があるので、い、本実施の形態のよう
に、ＳＲＡＭブロックが８個であれば１６回のメモリア
クセスを必要とする。

【００６１】これにより、従来の半分の時間で多重アド
レスアクセス不良の検出が行えるとともに、チップセレ
クト信号デコーダのデコードチェックを別に行う時間を
省くことが出来る。

【００６２】本実施の形態の技術は、ＳＲＡＭブロック
を８個以上搭載したメモリ装置のチェックにも応用でき
る。しかし、ライトデータバスの幅よりも搭載したＳＲ
ＡＭの個数が多くなると、チップセレクト信号デコーダ
の不良検出用の反転回路を各ＳＲＡＭブロック毎に複数
個備えて、全てのＳＲＡＭブロックにおいて違ったデー
タを書き込む必要がある。

【００６３】ライトデータバス幅が１６ビットで、ＳＲ
ＡＭブロック数が２４個に分割されている本発明の第３
の実施の形態の半導体メモリ装置の一例を図３と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図４を参照して上記の具体例について説明す
ると、この図に示す１６個目のＳＲＡＭブロックＸ６ま
でに入力されるライトデータバスに接続される反転回路
Ｘ６５は、第２の実施の形態と同様に、１ビットのみ入
力すればよい。しかし、その次の１７個目のＳＲＡＭブ
ロックＸ７には、例えば第１ビット及び第２ビットを反
転回路Ｘ７５に入力させ、２３個目のＳＲＡＭブロック
Ｙ３では第６ビット及び第７ビットを反転回路Ｙ３５に
入力させ、２４個目のＳＲＡＭブロックＹ４では第７ビ
ット及び第８ビットを反転回路Ｙ３６に入力させるとい
うように各ＳＲＡＭブロック毎にそれぞれ違った組み合
わせのビットを反転回路に入力させることで、全てのＳ
ＲＡＭブロックに異なるライトデータを書き込ませる。

【００６４】

【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、テスト信号の供給に応答して同時書込デー
タを複数のメモリブロックの各々の書込手段に供給する
よう設定する同時書込設定手段と、アドレス信号から上
記同時書込データを生成する同時書込データ生成手段と
を備え、通常動作時に影響を与えることなく、メモリテ
ストモード時にのみ各アドレス毎にアドレスデータを各
ＳＲＡＭブロックに同時に書き込むことにより、多重ア
ドレスアクセス不良の検出のために、従来のマーチング
テストを使用したメモリアクセスの半分程度のメモリア
クセスで済み、テスト時間も半分程度に短縮できるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置の第１の実施の形態
を示すブロック図である。

【図２】図１のアドレスドライブ回路及び反転回路の構
成をそれぞれ示す回路図である。

【図３】本発明の半導体メモリ装置の第２の実施の形態
を示すブロック図である。

【図４】本発明の半導体メモリ装置の第３の実施の形態
を示すブロック図である。

【図５】従来の半導体メモリ装置の一例を示すブロック
図である。

【図６】図５のデコーダの構成を示す回路図である。

【符号の説明】

１〜８，Ｘ６，Ｘ７，Ｙ３，Ｙ４ ＳＲＡＭブロック ９ アドレスドライブ回路 １０ チップセレクト信号デコーダ １１，２１，３１，４１，５１，６１，７１，８１
デコーダ １２，２２，３２，４２，５２，６２，７２，８２
ライト回路 １３，２３，３３，４３，５３，６３，７３，８３
ＡＮＤゲート １４，２４，３４，４４，５４，６４，７４，８４
ＯＲゲート １５，２５，３５，４５，５５，６５，７５，８５，Ｘ
６５，Ｘ７５，Ｙ３５，Ｙ４５，９５０ 反転回路 Ｉ９１ｎ インバータ Ｇ９１ｎ〜Ｇ９３ｎ ＮＡＮＤゲート Ｘ９５０ｎ ＥＸＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−74193（ＪＰ，Ａ) 特開 平７−307100（ＪＰ，Ａ) 特開 平７−128402（ＪＰ，Ａ) 特開 平７−45098（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G01R 31/28 G11C 11/413

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 メモリ領域を分割して成る複数のメモリ
   ブロックの各々がアドレス信号指定のメモリセルに書込
   データを書き込む書込手段と、前記メモリブロックの各
   々の前記アドレス信号をデコードするアドレスデコード
   手段とを備える半導体メモリ装置において、 テスト信号の供給に応答して外部から供給される外部書
   込データと前記アドレス信号との論理演算を行い前記複
   数のメモリブロックの各々の前記書込手段に供給して同
   時に書き込むデータである同時書込データに対応するア
   ドレスドライブ信号を生成するアドレスドライブ信号生
   成手段と、テ ストモード切換信号の供給に応答して前記アドレスド
   ライブ信号の各々のビット値を反転し前記同時書込デー
   タを生成するビット反転回路とを備え、 テスト時に前記複数のメモリブロックの各々に前記同時
   書込データを書き込むことを特徴とする半導体メモリ装
   置。
2. 【請求項２】 前記ビット反転回路が、前記第１の同時
   書込データの各々のビット値と前記テストモード切換信
   号との排他的論理和演算を行って前記第２の同時書込デ
   ータを生成する排他的論理和回路を備えることを特徴と
   する請求項１記載の半導体メモリ装置。
3. 【請求項３】 前記アドレスドライブ信号生成手段が、
   前記テスト信号を反転し反転テスト信号を出力するイン
   バータと、 前記外部書込データの各々のビット値と前記反転テスト
   信号との否定論理積演算を行い通常書込データの各々の
   ビット値を生成する第１のＮＡＮＤ回路と、 前記アドレス信号の各々のビット値と前記テスト信号と
   の否定論理積演算を行いテスト書込データの各々のビッ
   ト値を生成する第２のＮＡＮＤ回路と、 前記テスト書込データの各々のビット値と前記通常書込
   データの各々のビット値との否定論理積演算により前記
   テスト書込データの各々のビット値を前記同時書込デー
   タの各々のビット値として出力する第３のＮＡＮＤ回路
   とを備えることを特徴とする請求項１記載の半導体メモ
   リ装置。
4. 【請求項４】 メモリ領域を分割して成る複数のメモリ
   ブロックの各々がアドレス信号指定のメモリセルに書込
   データを書き込む書込手段と、前記メモリブロックの各
   々の前記アドレス信号をデコードするアドレスデコード
   手段とを備える半導体メモリ装置において、 テスト信号の供給に応答して同時に書き込むデータであ
   る同時書込データ対応の個別テスト書込データを前記複
   数のメモリブロックの各々の前記書込手段に供給するよ
   う設定する同時書込設定手段と、 前記アドレス信号から前記同時書込データを生成する同
   時書込データ生成手段と、 前記テスト信号の供給に応答して前記同時書込データの
   所定のビット値を反転して前記個別テスト書込データを
   生成し前記書込手段の各々に供給する同時書込データビ
   ット反転手段とを備え、テスト時に前記複数のメモリブ
   ロックの各々に前記個別テスト書込データを書き込むこ
   とを特徴とする半導体メモリ装置。