JP2892715B2

JP2892715B2 - 半導体メモリ装置

Info

Publication number: JP2892715B2
Application number: JP1287411A
Authority: JP
Inventors: 敏夫佐々木; 勝博下東; 修酒井; 利夫管野; 一男斎藤; 毅梶本; 陵一堀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-11-06
Filing date: 1989-11-06
Publication date: 1999-05-17
Anticipated expiration: 2014-05-17
Also published as: JPH03150797A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体メモリの欠陥救済に係り、特に極めて
大容量のメモリに好適な半導体メモリ装置に関する。

〔従来の技術〕

先ず、本発明の基本機能のために従来構成の半導体メ
モリ装置において説明する。従来、半導体メモリ装置に
おいては、第２図のような欠陥救済方法が用いられてい
る。

この図は、特開平１−133298に記載されているもので
あり、周知のメモリをアドレス変換に使用し、ワード
線、ビツト線不良単位で救済する方法が提案されてい
る。本提案はワード線もしくはデータ線単位にアドレス
変換回路が設けられており、それぞれに外部アドレスに
対する主メモリの不良アドレスの有無と新しいアドレス
が書き込まれている。そこで外部アドレスがかかる不良
アドレスに達した場合に、アドレス変換回路から新しい
アドレスが予備メモリに印加され、かつ入出力信号端子
が予備メモリ側に接続され、正常なビツトを読み書きす
る冗長構成及び方法である。

また、特公昭46-25767,特公昭47-6534に記載のように
不良ビツトのアドレスを連想メモリ装置に記憶し、外部
アドレスと不良ビツトアドレスの記憶内容の一致検出を
行い、予備メモリに新しいアドレスを出力し、正常なビ
ツトを読み出す冗長方法が提案されている。

さらに、特開昭64-25398号公報には欠陥メモリブロッ
クを含む複数のメモリブロックと冗長メモリブロックを
有する１チップのメモリ装置で、欠陥メモリブロックの
冗長メモリブロックによる置き換えをそれらの入出力端
子に切替回路設けることで行う技術が記載される。

〔発明が解決しようとする課題〕

上記従来技術の問題点は、予備メモリをアクセスする
場合にアドレス変換回路を介することである。このアド
レス変換動作時間と予備メモリのアクセス時間がメモリ
装置のアクセス時間となる。このため主メモリと予備メ
モリが同レベルのアクセス時間を有する場合はメモリ装
置全体として主メモリと同レベルのアクセス時間を得る
のは困難である。一方、その解決手段として上記アドレ
ス変換回路を高速化し、予備メモリも高速化することが
考えられる。しかし、このためには高度な回路技術、プ
ロセス技術が要求され高価格になるという問題がある。

従つて、本発明の基本的な目的は、不良ビツトの救済
方法が単純であり、またこの救済を実現するためのハー
ドウエアも単純であり、さらにアクセス時間が高速であ
る大容量の半導体メモリ装置を提供することである。

また、上記特開昭64-25398号公報に記載の技術の問題
点は１チップのメモリ装置であるために、冗長メモリブ
ロックにも欠陥がある時には本質的にメモリチップの救
済ができないことにある。さらに欠陥メモリブロックが
複数あるときには、対応する数の冗長メモリブロックを
設けなればならないのでチップ面積が増加し製造コスト
が増大する。

そこで、本発明の第２の目的は、チップ内では欠陥が
完全に救済されなかった複数のメモリチップを有効活用
することで実質上の歩留まりを向上させ、予備メモリチ
ップによりその欠陥を救済しアクセス速度的にも完全な
メモリチップを使用したのと同等の半導体メモリ装置を
低コストで提供することにある。

〔課題を解決するための手段〕

本発明の一実施形態に従えば、上記目的は次のように
して解決される。

主メモリの不良アドレスを予備メモリに置き換える場
合、上記のように外部アドレスを変換し新しいアドレス
で予備メモリをアクセスするのではなく、主メモリ，予
備メモリおよび不良記憶部を外部アドレスで同時に活性
化し、主メモリをアクセスしている間に不良の入出力信
号端子を不良記憶部の情報により高速に切替え不良ビツ
トを救済する。これによりメモリ装置全体の高速アクセ
ス時間達成を実現するができる。

〔作用〕

外部アドレスが主メモリ，予備メモリ及び不良記憶部
に印加され、第１の不良記憶部の第２の出力から主メモ
リのワード線不良の有無と不良ワード線の位置を示すワ
ード線不良検出信号とが発生される。実際にワード線不
良位置信号が発生される場合、第１の予備メモリの複数
の予備メモリセルのひとつの予備メモリセルが各部のワ
ード線アドレスとデータ線アドレスとに応答し、さらに
主メモリの入出力信号端子がワード線不良検出信号とワ
ード線不良位置信号により第１の予備メモリの入出力信
号端子に切替えられ、その結果主メモリのワード線に関
係する欠陥が第１の予備メモリによつて救済される。

同様に第２の不良記憶部の第２の出力から主メモリの
データ線不良の有無と不良データ線の位置を示すデータ
線不良検出信号が発生される。実際にデータ線不良位置
信号が発生される場合、第２の予備メモリの複数の予備
メモリセルのひとつの予備メモリセルが外部のデータ線
アドレスとワード線アドレスとに応答し、さらに主メモ
リの入出力信号端子がデータ線不良検出信号とデータ線
不良位置信号により第２の予備メモリに切替えられ、そ
の結果主メモリのデータ線に関係する欠陥が第２の予備
メモリによつて救済される。

以上の動作は、外部アドレスで主メモリ、予備メモリ
及び不良記憶部に同時にアクセスして、すなわちデータ
を予め入出力端子まで用意して、その入出力信号端子を
不良ビツトに応じて切り替えている。この不良記憶部の
容量は主メモリもしくは予備メモリに比べて、３〜４桁
小さくて良く、主メモリもしくは予備メモリにより高速
化できる。従つて、メモリ装置のアクセス時間は、不良
記憶部が高速化できるため、装置全体のアクセス時間に
比べ微々たる入出力端子切替時間の遅延を除いて、主メ
モリもしくは予備メモリのアクセス時間により決定され
る。このため、本提案の半導体メモリ装置は従来のアド
レス変換回路を用いた欠陥救済方法よりアクセス時間を
高速化できる。

また、ワード線アドレスに応答してワード線不良検出
信号とワード線不良位置信号とを発生する第１の不良記
憶部は複数ビツト出力形式の一般的な半導体メモリ、例
えば不揮発性半導体メモリ（EPROM,EEPROM,フユーズROM
等）またはバツテリーバツクアツプされた半導体メモリ
（SRAM等）で構成される。

同様にデータ線アドレスに応答してデータ線不良検出
信号とデータ線不良位置信号とを発生する第２の不良記
憶部は複数ビツト出力形式の一般的な半導体メモリ、例
えば不揮発性半導体メモリ（EPROM,EEPROM,フユーズROM
等）またはバツテリーバツクアツプされた半導体メモリ
（SRAM等）で構成される。また上記半導体メモリを使用
した連想メモリ装置を使用しても良い。

以上により、主メモリの欠陥救済を高速にかつ非常に
単純な方法及びハードウエアで実現できる。

本発明の他の目的及び新規な特長は、以下に詳述する
実質的から明らかになろう。

〔実施例〕

以下、図面を参照にして本発明の実施例を詳細に説明
する。

第１図は本発明の半導体メモリ装置の原理を示すため
のブロツク図である。同図において40は情報を蓄積する
メモリブロツクチツプ、２は複数個のメモリブロツクチ
ツプ40の集合である複数ビツト入出力構成の主メモリ、
18は予備メモリ、108は外部入出力信号端子（I/O）、11
0は外部アドレス信号、112はメモリチツプ活性化、書き
込み等の外部制御信号、102は主メモリ２の入出力信号
端子（I/O）、104は予備メモリ18の入出力信号端子（I/
O）、６はメモリブロツクチツプ40もしくは予備メモリ1
8のワード線アドレス方向、４はメモリブロツクチツプ4
0もしくは予備メモリ18のデータ線アドレス方向を示
す。

また26a,26b,26cは不良ビツトを示し、8,10はワード
線方向に上記不良ビツトがある不良のワード線を示し、
それぞれをW1,Wkとする。一方予備メモリ18のw1は主メ
モリ２の不良ワード線W1,wkは主メモリ２の不良ワード
線Wkにそれぞれ対応し、主メモリ救済適用後に活性化さ
れる。

８′は不良のワード線８と同時に選択される別のメモ
リブロツクチツプ40の良品のワード線、10′は不良のワ
ード線10と同時に選択される別のメモリブロツクチツプ
40の良品のワード線をそれぞれ示す。

さらに106aは複数ビツト入出力構成の主メモリ２のメ
モリブロツクチツプ40のいずれかにワード線不良がある
ことを示すワード線不良検出信号、106bは上記ワード線
不良が存在するメモリブロツクチツプ40の入出力信号端
子102（I/O）の位置を示すワード線不良位置信号、14は
上記ワード線不良検出信号106aとワード線不良位置信号
106bを記憶する複数ビツト入出力構成の不良記憶部、ま
たTW₁〜TW_nは不良記憶部14の上記入出力信号106a,106b
に対応するメモリアレイである。さらに100は主メモリ
２が不良の場合、不良記憶部14のワード線不良検出信号
106a、ワード線不良位置信号106bをもとに主メモリ２の
メモリブロツクチツプ40の各入出力信号（I/O）102を予
備メモリ18の入出力信号端子（I/O）104に切り替える入
出力切替回路である。120はワード線不良位置信号106b
を入力として、ワード線不良検出信号106aで活性化さ
れ、上記入出力信号端子（I/O）102と入出力信号端子
（I/O）104を切り替える信号を発生するデコーダ回路で
ある。

また入出力切替回路100のSW₁〜SW_nは入出力信号端子
（I/O）102と入出力信号端子（I/O）104の切替スイツチ
であり、22a₁〜22a_n，22b₁〜22b_nは上記切替スイツチSW
₁〜SW_nのそれぞれの端子である。このスイツチは一般的
に２入力１出力のマルチプレクサで構成される。この22
a₁〜22a_nは主メモリ２の入出力信号端子102に接続さ
れ、一方22b₁〜22b_nは予備メモリ18の入出力信号端子10
4に共通に接続され、上記デコーダ回路120により、主メ
モリ２の入出力信号端子102と、予備メモリ18の入出力
信号端子104の接続状態が制御される。

次にこのブロツク図の動作を説明する。同図におい
て、不良のラインは不良ビツト26a,26b,26cに対するそ
れぞれを8,10のワード線方向の不良（同図W1,Wk）とす
る。

すなわち主メモリ２のブロツクチツプ40において、ワ
ード線（W1）８に関係して少なくとも２つのメモリセル
26a,26bが不良ビツトとなるので、これらのメモリセル2
6a,26bはワード線不良として定義され、かつ予備メモリ
18の予備ワード線（w1）に関係する２つの予備メモリセ
ルによつて救済される。また不良ビツトのメモリセル26
cはワード線方向の不良もしくはデータ線方向の不良と
して定義されるのではなく、本来ビツト性不良として定
義される。しかし、この不良ビツトのメモリセル26cは
便宜上ワード線方向の不良としてみなされ、予備メモリ
18の予備ワード線（wk）に関係するひとつの予備メモリ
セルによつて救済される。

以上の救済動作における不良記憶部14のメモリ容量
は、例えばアドレス・マルチ入力形の4Mビツト（4Mワー
ド×１ビツト構成）DRANを８チツプ使用した入出力信号
８ビツト構成の4Mバイト半導体メモリ装置では、ワード
線アドレスが2Kビツト、ワード線不良検出信号106aが１
ビツト、入出力信号８ビツトをデコードするためのワー
ド線不良位置信号106bが３ビツトとなり、2K×４ビツト
と小容量のメモリで構成できる。

本実施例では、主メモリ２のアドレス信号110及び制
御信号112による活性化と同時に予備メモリ18も活性化
され、また同時に不良記憶部14も活性化される。

このため小容量の不良記憶部14の出力、すなわちワー
ド線不良検出信号106a,ワード線不良位置信号106bが活
性化する時間とこれらの信号をもとに切り替わる入出力
切替回路100における主メモリ２の入出力信号端子102と
予備メモリ18の入出力信号端子104の切替え時間の和が
メモリ装置のアクセス時間となる。後者の切り替え時間
は全体のアクセス時間に比べ微々たるものであり、また
前者の不良切替回路の出力活性時間は大容量の主メモリ
２をアクセスする時間に比べ十分速い。従つて、主メモ
リ2,予備メモリ18,不良記憶部14が並列同時動作とな
り、先に入出力信号（I/O）端子が確定するため、半導
体メモリ装置全体のアクセス時間の低下はなく、装置の
高速動作が可能となる。この結果、半導体メモリ装置の
アクセス時間は付加した入出力切替回路100,不良記憶部
14,予備メモリ18による救済回路の遅延時間に影響され
ること無く、本来の主メモリ２のアクセス時間で決定さ
れる。

また、本実施例では予備メモリ18が１個で主メモリ２
のメモリブロツクチツプ40の数、ｎ個を置換する場合、
メモリブロツクチツプ40のそれぞれの不良アドレスが複
数のメモリブロツクチツプ40間で一致しない限り、すな
わちワード線不良が他のメモリブロツクチツプ40にない
限り主メモリ２のメモリ総容量の1/nの量を救済でき
る。例えば主メモリ２の入出力信号が８ビツトの場合、
その内の１ビツト分を予備メモリ18で置換する。しかし
ながら不良記憶部14は全てのワード線アドレスを記憶し
ているので予備メモリ18を増加することによつて、原理
的には主メモリ２の全てが不良ビツトであつても、主メ
モリ２を100％救済することが可能である。

なお、このメモリ検査とこの検査結果に基づく不良ビ
ツトの不良記憶部14への書き込みによる欠陥救済方法に
ついては、後に詳細に説明する。

第３図に第１図の本発明の半導体メモリ装置をもと
に、データ線不良も救済できるようにした第２の実施例
を示す。

図中２は複数個のメモリブロツクチツプ40の集合より
なる主メモリ、14′は不良記憶部、18,20はそれぞれワ
ード線不良及びデータ線不良救済用の予備メモリ、108
は外部入出力信号端子（I/O）、110は外部アドレス信
号、112はメモリチツプ活性化、買い込み等の外部制御
信号、６はメモリブロツクチツプ40もしくは予備メモリ
18,20のワード線アドレス方向、４はメモリブロツクチ
ツプ40もしくは予備メモリ18,20のデータ線アドレス方
向を示す。

また26a,26b,26c,28a,28b,28c,28dは不良ビツトを示
し、不良ビツト26a,26b,26cは第１図で述べたようにワ
ード線不良8,10となる。また12は上記不良ビツト28a,28
bがあるデータ線不良、13も上記不良ビツト28c,28dがあ
るデータ線不良を示す。一方、12′,13′は不良のデー
タ線と同時に選択される別のメモリブロツクチツプ40の
良品のデータ線をそれぞれ示す。

さらに106aはワード線不良検出信号、106bはワード線
不良位置信号、106cはデータ線不良検出信号、106dはデ
ータ線不良位置信号である。またTW₁〜TW_n，TB₁〜TB_nは
メモリブロツクで構成される不良記憶部14,14′の上記
信号106a,106b,106c,106dの記憶用メモリアレイであ
る。120,120′は入出力信号端子（I/O）102と予備メモ
リ18,20の入出力信号端子（I/O）104,114を切り替える
信号を発生するデコーダ回路である。

上記不良検出信号及び位置信号106a〜106dが、上記デ
コーダ回路120,120′を介して、ブロツクチツプ40の入
出力信号端子102と予備メモリ18もしくは20の入出力信
号端子104もしくは114の切替えを制御する。

また、50は上記デコーダ回路120,120′の出力を受
け、ワード線アドレスとデータ線アドレスが同一メモリ
ブロツクチツプ40上で同時に不良した場合、例えばワー
ド線不良を優先的に救済する不良アドレスの優先判定回
路である。

さらに100′は上記信号106a〜106dの切替指示によ
り、主メモリ２のメモリブロツクチツプ40の入出力信号
端子102と予備メモリ18、20の入出力信号端子104もしく
は114を外部入出力信号端子108に切替え接続する入出力
切替回路である。また入出力切替回路100′のSW₁′〜SW
_n′は入出力信号端子（I/O）102と入出力信号端子（I/
O）104,114の切替スイツチであり、一般的には３入力１
出力のマルチプレクサで構成される。22a₁〜22a_n，22b₁
〜22b_n，22c₁〜22c_nはそれぞれ切替スイツチSW₁′〜S
W_n′の端子である。22a₁〜22a_nは主メモリ２の入出力信
号端子102のそれぞれに接続され、22b₁〜22b_nは予備メ
モリ18の入出力信号端子104に接続され、22c₁〜22c_nは
予備メモリ20の入出力信号端子114に接続される。すな
わち、入出力切替回路100′によつて不良記憶部14′の
出力であるワード線不良位置信号106b,データ線不良位
置信号106dの情報で主メモリ２の不良ワード線もしくは
不良データ線を有するメモリブロツクチツプ40の入出力
信号端子102を決め、ワード線不良検出信号106a,データ
線不良検出信号106cで活性化され、予備メモリ18もしく
は20の入出力信号端子と切替え制御される。

本実施例は第１図に加えて、データ線不良救済用の予
備メモリ20を追加し、その制御のため不良記憶部14′お
よび入出力切替回路100′を変更してある。

さらに優先判定回路50により不良ワード線アドレス及
び不良データ線アドレスがひとつのメモリブロツクチツ
プ40内の同一ビツトでクロス不良した場合、ワード線方
向の不良救済を優先する様にしている。この優先判定回
路50は、上記クロス不良によつてワード線とデータ線用
の両者の予備メモリを活性化するため、ワード線とデー
タ線用の予備メモリがひとつの入出力（I/O）端子で同
時に活性化して、予備メモリ18,20の入出力信号のアク
セス時間差によつてはデータ衝突が考えられるためであ
る。これは、メモリデバイスに取つて好ましくないた
め、例えばワード線救済を優先しひとつの入出力端子に
接続する。このワード線救済の優先は、DRAMのようなア
ドレス・マルチ入力型式のメモリデバイスに都合が良
い。DRAMの場合はRAS（Row Address Signal）アドレス
と呼ばれるワード線アドレスが先に入力され、後でCAS
（Colomn Address Signal）アドレスのデータ線アドレ
スが入力される。このため、先に入力されるワード線を
優先処理することによつて、後で入力されるデータ線ア
ドレスが入力され優先判定されるような回路遅延時間を
回避することができ、結果として救済回路系の高速化が
図れる。一方、アドレス・シングル入力型式のメモリデ
バイス例えばSRAMでは、同時にワード線アドレスとデー
タ線アドレスが入力されるのが一般的であり、この場合
はワード線／データ線の不良モードによりワード線アド
レスもしくはデータ線アドレスのいずれでも優先処理し
ても良い。

次にこの第３図のブロツク図の動作を説明する。同図
において、第１図で説明した様に8,10のワード線方向の
不良26a,26b,26cは予備メモリ18の予備ワード線w1,wkで
置換される。一方、28a,28b,28c,28dはデータ線方向の
不良としてデータ線予備メモリ20の予備データ線d1,dk
で置換される。

すなわち第１図のワード線不良で示した様に主メモリ
２のメモリブロツクチツプ40において、データ線12に関
係して少なくとも２つのメモリセル28a,28bが不良ビツ
トとなるので、これらのメモリセル28a,28bはデータ線
不良として定義され、かつ予備メモリ20の予備データ線
（d1）に関係する２つの予備メモリセルによつて救済さ
れる。同様に28c,28dは予備データ線（dk）で救済され
る。また欠陥ビツトセル26cは第１図ではワード線不良
として救済したがデータ線方向の不良としてみなし救済
することもできる。

以上述べたように、本実施例では予備メモリが18,20
と２チツプであるため、主メモリ２のメモリブロツクチ
ツプ40の全てのチツプ間で、ワード線方向とデータ線方
向の不良ビツトが救済できる。その際、それぞれの不良
アドレスはメモリブロツクチツプ40間で重なつた場合も
しくはメモリブロツクチツプ40内でのクロス不良した場
合、の一方のいずれかを救済できる。

従つて、第１図と同様に本実施例では、主メモリ２の
メモリブロツクチツプ40の数、ｎ個をワード線不良、デ
ータ線不良の各々が救済できるため、上記したようにメ
モリブロツクチツプ40のワード線アドレスもしくはデー
タ線アドレスのそれぞれの不良アドレスが複数のメモリ
ブロツクチツプ40間で重ならない限り、各々１本まで救
済できるので、主メモリ２のメモリ総容量の2/nの容量
を救済できる。さらには第１図と同様に予備メモリ18,2
0を増加することによつて、主メモリ２の全てが不良ビ
ツトであつても、100％の救済が可能である。

次に主メモリ２の良・不良の検査とこの検査結果に基
づく不良記憶部14′へのワード線／データ線不良検出信
号及び不良位置信号106a〜106dの書き込みによる欠陥救
済方法について、詳細に説明する。

同図の不良記憶部14′は上述のアドレス・マルチ入力
形式の4Mビツト（4Mワード×１ビツト構成）DRAMを使用
した入出力信号８ビツト構成の4Mバイト半導体メモリ装
置の場合、ワード線アドレスもしくはデータ線アドレス
が2Kビツト、ワード線／データ線不良検出信号106aが各
１ビツト、入出力信号８ビツトをデコードするためのワ
ード線／データ線不良位置信号106bが各３ビツトとな
り、合計2K×８ビツトのメモリで構成される。

次に欠陥救済は以下のようにして実施される。すなわ
ち主メモリ２のワード線方向のスキャンによつて、ワー
ド線８（W1）に関してワード線方向の不良が検出された
場合、この不良ワード線アドレスに対する不良記憶部1
4′の入出力ビツト（TW₁〜TW_n）にワード線不良検出信
号106a,ワード線不良位置信号106bが２進数で書き込ま
れる。また、主メモリ２のデータ線方向のスキャンによ
つて、データ線12に関してデータ線方向の不良が検出さ
れた場合、この不良のアドレスに対する不良記憶部14′
の入出力ビツト（TB₁〜TB_n）にデータ線不良検出信号10
6c,データ線不良位置信号106dが２進数で書き込まれ
る。

ここで第３図の主メモリ２の不良ワード線８（W1）の
選択に対応する外部アドレスが供給されると、同時に不
良記憶部14′からワード線不良検出信号106a,ワード線
不良位置信号106bが複数ビツト出力形式で高速に読み出
される。従つて、上記ワード線不良検出信号106a,ワー
ド線不良位置信号106bに応答して入出力切替回路100′
は主メモリ２の入出力信号端子102の一つとと予備メモ
リ18の入出力信号端に104を切替え、予備メモリ18の予
備ワード線w1を選択し、欠陥救済が実行される。

また主メモリ２の不良データ線12（D1）の選択に対応
する外部アドレスが供給されると、同時に不良記憶部1
4′からデータ線不良検出信号106c,データ線不良位置信
号106dが複数ビツト出力形式で高速に読み出される。従
つて、上記データ線不良検出信号106c,データ線不良位
置信号106dに応答して入出力切替回路100′は主メモリ
２の入出力信号端子102と予備メモリ20の入出力端子114
を切替え、予備メモリ20の予備データ線d1を選択し、欠
陥救済が実行される。

従つて、第３図においては通常、入出力切替回路10
0′は主メモリ２に接続されるスイツチSW₁′〜SW_n′の
端子22a₁〜22a_nを選択し、外部入出力信号端子108と接
続しているが、主メモリ２の不良ビツトが選択された場
合は、ワード線もしくはデータ線の不良検出信号106a,1
06c及び不良位置信号106b,106dに応答するところのデコ
ーダを介し、入出力切替回路100′において優先判定回
路50に応じて、任意のスイツチSW₁′〜SW_n′の端子22b₁
〜22b_nもしくは22c₁〜22c_nが選択され、予備メモリ18、
20の入出力信号端子104,114を選択する。

すなわち、108は半導体メモリ装置全体の外部入出力
信号端子であり、この入出力信号端子108を介して主メ
モリ２または予備メモリ18もしくは20へメモリセルのデ
ジタル情報の書き込みが実行される。一方、この入出力
信号端子108を介して主メモリ２または予備メモリ18,20
のメモリセルからデジタル情報の読み出しが実行され
る。

次に上記動作を第４図に示す不良記憶部14′の状態図
をもとに第３図のワード線不良、データ線不良を説明す
る。同図中のTW₁〜TW₄，TB₁〜TB₄は不良記憶部14′の入
出力信号I/Oビツトであり、ワード線不良検出信号106a
はTW₄であり、データ線不良検出信号106cはTB₄、ワード
線不良位置信号106bはTW₁〜TW₃、データ線不良位置信号
106dはTB₁〜TB₃にそれぞれ書き込まれる。以下、本実施
例を具体例で説明する。なお、不良アドレス値は16進数
表示であり、カツコにおける添え字として、例えば(11
1)₁₆で示す。ワード線不良位置信号106b（TW₁〜TW₃），
データ線不良位置信号106d（TB₁〜TB₃）は不良の主メモ
リ２の入出力信号端子102の位置を２進数で示す。また
本実施例の半導体メモリ装置は4Mワード×１ビツトの4M
DRAMを使用した4Mバイトの容量を想定しており、ワード
線アドレス及びデータ線アドレスは共に(7FF)₁₆とな
る。さらに同図の×印はその値がドントケアであること
を示し、“0",“1"レベルのいずれでも良いことを示
す。

まず同図の例（１）に示すように欠陥救済の無い通常
動作では、予備メモリは非選択状態であり、ワード線不
良検出信号106a（TW₄）、及びデータ線不良検出信号106
c（TB₄）は両者共情報が“1"レベルとなる。ワード線不
良を救済する場合は、上記ワード線不良検出信号106aが
“0"レベルとなり、予備メモリは選択状態となる。また
データ線不良を救済する場合は、上記データ線不良検出
信号106cが“0"レベルとなり、同様に予備メモリは選択
状態となる。

例えばワード線不良の場合は同図の例（２）に示すよ
うに、第３図における不良ワード線８（W1）を主メモリ
２の入出力信号I/Oの０ビツト目のワード線アドレス＝
(22A)₁₆として、不良記憶部14′のアドレス(22A)₁₆に８
ビツトデータ“１×××0000"を書き込む。この結果、
外部にアドレスのワード線アドレスが(22A)₁₆に達した
時、外部入出力端子108には入出力切替回路100′におい
てワード線救済用の予備メモリ18の入出力信号端子104
が接続される。すなわち入出力８ビツトのそれぞれのス
イツチ（SW₁′〜SW₈′）の中でスイツチSW₁′の端子22b
₁が外部入出力端子108に接続され、予備メモリ18の予備
ワード線w1を選択し、その他のスイツチ（SW₂′〜S
W₈′）は主メモリ２の不良入出力信号I/Oの０ビツト目
を除く入出力端子102に接続され、予備メモリ18側の正
常なビツトが読み書きされる。その際、他方の予備メモ
リ20もアドレスが入力され選択されるが、書き込み信号
等の制御信号を非活性状態に制御することで、予備メモ
リ20へ誤書き込みすることはない。また読み出しでは予
備メモリ20の入出力端子114が未接続なので読み出し間
違いもない。

一方、主メモリ２のメモリブロックチツプ40の入出力
端子102側では、主メモリ２の不良入出力信号I/Oの０ビ
ツト目に接続されるスイツチSW₁の端子22a₁が外部入出
力端子108に接続されないので、入出力信号I/Oの０ビツ
トの不良アドレスに書き込まれた情報は、外部入出力信
号端子108に読み出されることはない。従つて、書き込
み動作において主メモリ２の不良メモリブロックチツプ
40は書き込み活性化状態であつても問題ない。

データ線不良の場合は、図中の例（３）に示すよう
に、第３図における不良データ線（D1）を主メモリ２の
入出力信号I/Oの１ビツト目のデータ線アドレス＝(112)
₁₆とした場合、不良記憶部14′アドレスの(112)₁₆に８
ビツトデータ“00011×××”を書き込む。この結果、
外部アドレスのデータ線アドレスが(112)₁₆に達した
時、入出力切替部100′においてデータ線救済用の予備
メモリ20の入出力信号端子114が主メモリ２の入出力信
号１ビツト目の入出力信号端子と切替え接続される。す
なわちスイツチSW_n′の端子22c₁が外部入出力端子108に
接続され、予備メモリ20の予備データ線d1を選択し、欠
陥救済が実行され、正常なビツトが読み書きされる。

またワード線とデータ線が同一アドレスで不良する場
合は、上記ワード線不良検出信号106a,データ線不良検
出信号106cが共に情報“0"となる。本不良では、１チツ
プ上の同一アドレスが不良の場合と異なるチツプ間で不
良する場合が考えられる。まず前者の不良を説明する。
例えば図中の例（４）に示すように、第３図における主
メモリ２の入出力信号I/Oの７ビツト目の不良データ線
アドレス＝(2ff)₁₆と同信号I/Oの７ビツトの不良ワード
線アドレス＝(2ff)₁₆とした場合、不良記憶部14′アド
レスの(2ff)₁₆に８ビツトデータ“01110111"を書き込
む。この結果、外部アドレスのワード線アドレスが(2f
f)₁₆に達した時、入出力切替部100′のスイツチSW₈′に
おいて外部入出力端子108は予備メモリ18の入出力信号
端子104に接続される。すなわち外部入出力端子108は主
メモリ２の入出力信号I/Oの７ビツト目の入出力信号端
子102に接続するスイツチSW₈′の22a₈から22b₈へと切替
えられる。一方、外部アドレスのデータ線アドレスが(2
ff)₁₆に達した時は、入出力切替部100′のスイツチS
W₈′において外部入出力端子108は予備メモリ20の入出
力信号端子114に接続される。すなわち外部入出力端子1
08は主メモリ２の入出力信号I/Oの７ビツト目の入出力
信号端子102に接続するスイツチSW₈の22a₈から22c₈へと
切替えられる。さらに、１チツプ上でワード線不良とビ
ツト線不良が同一アドレス(2ff)₁₆に達した場合、ワー
ド線を優先的に処理するため、外部入出力端子108はス
イツチSW₈′の22b₈に接続される。従つて、予備メモリ1
8の予備ワード線上のメモリセルのみ置換され、予備メ
モリ20の予備データ線上の(111)₁₆のメモリセルは使用
されない。

次に異なるメモリブロックチツプ40におけるワード線
とデータ線が不良した場合を説明する。図中の例（５）
において、主メモリ２の入出力信号I/Oの２ビツトのワ
ード線アドレス＝(123)₁₆と入出力信号I/Oの５ビツトの
データ線アドレス＝(123)₁₆が不良の場合、不良記憶部1
4′のアドレス(123)₁₆に８ビツトデータ“01010010"を
書き込む。この結果、外部アドレスのワード線アドレス
が(123)₁₆に達した時、入出力切替回路100′において予
備メモリ18の入出力信号端子104が主メモリ２の入出力
信号２ビツト目の入出力信号端子102と切替えられ、外
部入出力端子108と接続される。また外部アドレスのデ
ータ線アドレスが(123)₁₆に達した時、入出力切替回路1
00′において予備メモリ20の入出力信号端子114が主メ
モリ２の入出力信号５ビツト目の入出力信号端子102と
切替えられ、外部入出力端子108と接続される。以上の
動作によつて、正常なビツトが読み書きされる。

なお、第４図に示す不良記憶部14′に使用するメモリ
は、８ビツト構成として、ワード線不良検出信号106a,
ワード線不良位置信号106b,及びデータ線不良検出信号1
06c,データ線不良位置信号106d等が外部アドレス信号に
応じて同一時間に出力される。このため、各々の信号10
6a〜106dはメモリ装置の活性期間、ラツチして用いても
良い。DRAMを使用したメモリ装置では一般的にアドレス
・アルチ入力形式であり、同メモリチツプはRAS（Row A
ddress Signal）制御信号でワード線アドレスを内部で
ラツチし、CAS（Colomn Address Signal）制御信号でデ
ータ線アドレスを内部でラツチし、メモリセルを選択す
る。従つて、不良記憶部14′は８ビツト構成のメモリを
使用して、かかるメモリを２分割して４ビツト単位とし
て、それぞれを上記信号106a,106bもしくは106c,106dと
し、上記RAS制御信号もしくはCAS制御信号のタイミング
のもとにそれぞれをラツチして使用することも考えられ
る。

第５図に本発明の他の実施例による半導体メモリ装置
のブロツク図を示す。同図は、不良記憶部14′へのデー
タ書き込み時にのみ活性化させるバツフア回路300を付
加した点のみ第１図もしくは第３図と異なり、他は同様
である。このバツフア回路300の入力信号線302は外部入
出力信号（I/O）108と接続され、バツフア回路300の出
力信号線304にはワード線／データ線の不良検出信号106
a,106c及び不良切替信号106b,106dが接続される。この
バツフア回路300を用いることで不良記憶部14′への上
記信号106a〜106dの書き込みが容易となる。

すなわち、主メモリ２の検査結果に基づいて、外部入
出力信号端子108に上記信号106a〜106dをセツトし、不
良アドレスに対応した不良記憶部14′のアドレスに書き
込む。これにより不良ビツト救済のオンライン書き込み
も容易となり、メモリ検査時間，救済処理時間を節約で
きる。また他の効果として、出力信号線304を外部から
制御することによつて、主メモリ２及び予備メモリ18,2
0の入出力信号端子104,114の各々が独立して選択できる
ため、その各各のメモリの特性を検査できる。

なお、バツフア回路300は例えばトライステート形の
バツフアで構成され、上記不良記憶部14′への書き込み
動作以外では外部入力信号で非活性化されており、半導
体メモリ装置の通常の読み出し／書き込み動作に影響を
与えることが無いよう制御される。また不良記憶部14′
へ書き込まれたデータの読み出しは、バツフア回路300
を双方向形バツフアの使用で可能であるが、その場合も
通常の読み出し／書き込み動作に影響無いように制御さ
れる。さらに不良記憶部14′の書き込まれたデータの別
の読み出し方法としては入出力切替回路100′のスイツ
チSW₁〜SW_nに接続端子22a₁〜22a_n，22b₁〜22b_n，22c₁〜
22c_n等とは別の接続端子を設け不良記憶部14′の入出力
信号106a〜106dを接続する。この別の接続端子を外部よ
り制御することで、読み出しが可能となる。

第６図に本発明の他の実施例による半導体メモリ装置
のブロツク図を示す。図中の70は制御回路、72,74は制
御信号で予備メモリ18,20の書き込み制御信号（WE）等
の制御を行なう。本実施例は制御回路70を付加した点の
み第３図と異なり、他は同様である。この制御回路はメ
モリ装置がDRAMで構成される場合、メモリデバイスの制
御信号RAS,CAS,WEを入力として、メモリ装置の活性期間
に入出力データの保持し、書き込み信号WE信号を保持す
る等で、予備メモリに誤書き込み、読み出し間違いが無
いように制御する。また外部アドレスがRASもしくはCAS
信号と同時に変化した場合に、不良記憶部14′の出力10
6a〜106dをRASもしくはCAS信号でラツチするため、106a
〜106dが出力される不良記憶部14′のアクセス時間まで
RASもしくはCAS信号を遅延させる。

第７図に不良記憶部14′の具体的な実施例を示す。同
図の14′は不揮発性メモリブロツクで構成され、外部ア
ドレスに対する入出力信号I/Oを複数ビツトで出力す
る。

30,34は主メモリ２のメモリブロツクチツプ40の不良
アドレスの有無を示すワード線不良検出信号106a及びデ
ータ線不良検出信号106cのデータ部であり、32,36は上
記不良が存在する主メモリ２の入出力信号端子の位置を
指示するワード線不良位置信号106b及びデータ線不良位
置信号106dのデータ部である。

同図において、主メモリ２がｎビツト構成すなわちｎ
個のメモリブロックチツプ40で構成される場合は、ワー
ド線不良検出信号106aもしくはデータ線不良検出信号10
6cのデータ部30,34は各々少なくとも１ビツトで構成さ
れる。またワード線不良位置信号106bもしくはデータ線
不良位置信号106dのデータ部32,36は、各々少なくともl
og₂nビツトで構成される。例えば主メモリ２が入出力信
号８ビツト構成（ｎ＝８）の場合、上記不良位置信号10
6b,106dのデータ部32,36のビツト数は、各々少なくとも
３ビツトで構成される。

なお、上記ワード線不良位置信号106b及びデータ僅不
良位置信号106dのデータ部32,36のビツト数を各々８ビ
ツトとして、予備メモリを８個用意した場合は主メモリ
２のメモリブロツクチツプ数８個を同時にすべて置換で
きることは言うまでもない。

第８図に第１図の不良記憶部14の他の実施例を示す。
同図の14は連想メモリ装置によつて構成した実施例であ
る。

同図において60は連想メモリセル部であり、不良のワ
ード線アドレスを記憶する。また62はワード線不良検出
信号106aのデータ部、64はワード線不良位置信号106bの
データ部である。以下、簡単に動作を説明する。

不良アドレスは、連想メモリセル部60に書き込まれた
不良ワード線アドレスが、外部ワード線アドレスと比較
され、一致検出される。次いで一致検出された不良ワー
ド線のワードの内容、すなわちワード線不良検出信号10
6a,ワード線不良位置信号106bのデータ部が出力され、
第１図の出力切替回路100で不良アドレスが置換され
る。

一般に連想メモリセル部は１セル当たり８〜10トラン
ジスタ必要であるため、通常メモリセルに比べ２倍以上
とメモリセル占有面積を大きくする。反面、連想メモリ
のワード方向である、すなわち救済可能な本数は救済回
路設計時に任意に設定できるため、メモリ装置として救
済本数が少ない場合は、不良記憶部14をコンパクトにで
きる利点がある。このため連想メモリ装置を使用した本
実施例は比較的少数ビツトの救済を目的とする小規模な
メモリ装置に好適である。

なお、上記実施例ではワード線不良の救済を目的とし
て構成したが、データ線不良の救済も可能である。それ
はデータ線不良検出信号106c,データ線不良位置信号106
dのデータ部を上記ワード線不良検出信号106a,ワード線
不良位置信号106bのデータ部にそれぞれ追加し、連想メ
モリセル部をデータ線アドレスに対しても一致検索でき
るよう拡張することで達成できる。

第９図に本発明を比較的小型のメモリ装置であるメモ
リモジュールに適用した実施例を示す。同図は基板の表
側に主メモリ２を実装し、裏側に主メモリ２と同一構成
の予備メモリを２個、不良記憶部14′に不揮発性メモリ
（例えばEPROM）を１個、さらに入出力切替部100′をチ
ツプ化した救済チツプを１個、実装した例である。この
救済チツプは上記不記憶部14′（EPROM）の内蔵、さら
に予備メモリ18,20を内蔵する場合も考えられ、その場
合は集積化したことによる基板上の配線数低減と高速化
が期待できる。

以上のように主メモリ２以外の救済に使用するデバイ
スは、メモリモジユールの主メモリ実装面裏側のスペー
スへ実装するか、または表側の空きエリアに実装して、
救済なしの通常のメモリモジユールと同レベルの形状が
実現できる。

以上、本発明の目的は主メモリの不良アドレスを予備
メモリに置き換える場合、外部アドレスを変換し新しい
アドレスで予備メモリをアクセスするのではなく、主メ
モリと予備メモリを外部アドレスで同時に活性化し、不
良の入出力信号端子を高速に切替えることにより不良ビ
ツトを救済することである。これによりメモリ装置全体
の高速アクセス時間達成と高歩留まり実現することであ
る。従つて、不良記憶部の不良検出信号，不良位置信号
の構成、主メモリ及び予備メモリの入出力信号ビツト
数、またSRAM,DRAM等のメモリを限定するものではな
い。また、その他本発明の精神を逸脱すること無く種々
の変形が可能である。

さらに第５図に示したバツフア回路はワード線不良と
データ線不良の両者の救済を目的とした半導体メモリ装
置に使用する以外に、そのワード線不良もしくはデータ
線不良の一方のみの救済を目的とした半導体メモリ装置
に使用できることは言うまでもない。また連想メモリ装
置を用いた救済方法も第５図のバツフア回路の様なデー
タ書き込み機能必要なことはもちろんである。

〔発明の効果〕

本発明によれば、メモリシステムの使用中に発生する
不良ビツトについても、修正可能であるため装置の稼動
率及び信頼度が向上する。また一部分不良のメモリは、
良品に比べ安価であるから、装置価格を低価格に設定で
きる。さらに、本発明の半導体メモリ装置は予備メモリ
に一部分不良のメモリも使用できるので、全て低価格な
メモリで構成できる。

一方、本発明の半導体メモリ装置は主メモリの不良位
置を示す不良記憶部に複数ビツト出力形式の一般的な不
揮発性メモリで構成することができ、欠陥ビツトの救済
方法が単純である。またこの救済を実現するためのハー
ドウエアも、主メモリ，予備メモリ及び不良記憶部を同
時に活性化して、不良記憶部のデータで入出力端子を切
替る単純な構成であり、かつ不良記憶部は小容量のメモ
リであるため、高速アクセス時間を実現できる半導体メ
モリ装置を提供することができる。さらに本発明の半導
体メモリ装置は装置稼働中においても、メモリ装置を停
止させること無く、外部より不良記憶部へソフトウエア
的に書き込み可能（EPROM書き込み時間数μｓ程度）な
ため、装置の信頼性向上に役立つ。

【図面の簡単な説明】

第１図は本発明の半導体メモリ装置の原理を示すための
ブロツク図であり、第２図は従来の技術による半導体メ
モリ装置を説明するためのブロツク図であり、第３図は
本発明の第２の実施例を説明するためのブロツク図であ
り、第４図は第３図に示す不良記憶部を説明するための
状態図であり、第５図，第６図はそれぞれ本発明の他の
実施例の半導体メモリ装置を説明するためのブロツク図
であり、第７図は第３図の不良記憶部を不揮発性メモリ
ブロツクによつて構成した実施例を説明するためのブロ
ツク図であり、第８図は第１図の不良記憶部を不揮発性
メモリブロツクによる連想メモリ装置によつて構成した
実施例を説明するためのブロツク図であり、第９図は本
発明の半導体メモリ装置をメモリモジュールに適用した
実施例である。２……主メモリ、４……データ線アドレス方向、６……
ワード線アドレス方向、8,10……ワード線不良、８′,1
0′……ワード線不良と同時に選択される良品のワード
線、12……データ線不良、12′……データ線不良と同時
に選択される良品のデータ線、14,14′……不良記憶
部、18,20……予備メモリ、22a₁〜22a_n，22b₁〜22b_n，2
2c₁〜22c_n……切替スイツチSW₁〜SW_nの端子、26a,26b,2
6c,28a,28b,28c,28d……不良ビツト、30……ワード線不
良検出信号のデータ部、32……ワード線不良位置信号の
データ部、34……データ線不良検出信号のデータ部、36
……データ線不良位置信号のデータ部、40……主メモリ
のメモリブロックチツプ、50……優先判定回路、60……
連想メモリセル部、62……ワード線不良検出信号のデー
タ部、64……ワード線不良位置信号のデータ部、74……
制御回路、72……予備メモリ18の制御信号、74……予備
メモリ20の制御信号、100,100′……入出力切替回路、1
02……主メモリの入出力信号端子、104,114……予備メ
モリの入出力信号端子、106a……ワード線不良検出信
号、106b……ワード線不良位置信号、106c……データ線
不良検出信号、106d……データ線不良位置信号、108…
…外部入出力信号、110……外部アドレス信号、112……
外部制御信号、120,120′……デコーダ回路、300……バ
ツフア回路、302……バツフア回路の入力信号線、304…
…バツフア回路の出力信号線、W1,Wk……メモリブロツ
クチツプの不良ワード線、D1,Dk……メモリブロツクチ
ツプの不良データ線、w1,wk……予備ワード線、d1,dk…
…予備データ線、SW₁〜SW_n，SW₁′〜SW_n′……入出力端
子切替のスイツチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者管野利夫東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体設計開発センタ内 (72)発明者斎藤一男東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体設計開発センタ内 (72)発明者梶本毅東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者堀陵一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体設計開発センタ内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルを有し、ワード線アドレ
ス信号とデータ線アドレス信号とに応答して該複数のメ
モリセルから所定メモリセルが選されるメモリチップの
集合である複数ビット入出力形式の主メモリと、上記ワード線アドレス信号と上記データ線アドレス信号
とが供給されることにより上記主メモリのワード線に関
連する不良を救済するための第１の予備メモリチップ
と、上記ワード線アドレス信号と上記データ線アドレス信号
とが供給されることにより上記主メモリのデータ線に関
連する不良を救済するための第２の予備メモリチップ
と、上記ワード線アドレス信号と上記データ線アドレス信号
とが供給されるともに上記主メモリのワード線に関連す
る不良アドレスを記憶するための第１の不良記憶回路
と、上記ワード線アドレス信号と上記データ線アドレス信号
とが供給されるともに上記主メモリのデータ線に関連す
る不良アドレスを記憶するための第２の不良記憶回路
と、上記第１と第２の不良記憶回路の少なくともいずれかか
らの情報をもとに上記主メモリの入出力信号端子を上記
第１と第２の予備メモリチップのいずれかの入出力信号
端子に切替える入出力切替回路とを具備してなることを
特徴とする半導体メモリ装置。
【請求項２】請求項１記載の半導体装置であって、上記主メモリ、上記第１と第２の予備メモリチップ、上
記第１と第２の不良記憶回路は上記ワード線アドレス信
号と上記データ線アドレス信号によって並行に動作せし
められることを特徴とする半導体メモリ装置。
【請求項３】請求項１または請求項２記載の半導体メモ
リ装置であって、上記ワード線アドレス信号によって決定される上記第１
の不良記憶回路の複数のアドレスに、上記第１の予備メ
モリチップの入出力信号端子選択用のワード線に関連す
る不良の有無を示すワード線不良検出信号および対応す
る上記主メモリ中の不良メモリチップの入出力端子の位
置を示すワード線不良位置信号が書き込まれ、上記データ線アドレス信号によって決定される上記第２
の不良記憶回路の複数のアドレスに、上記第２の予備メ
モリチップの入出力信号端子選択用のデータ線に関連す
る不良の有無を示すデータ線不良検出信号及び対応する
上記主メモリ中の不良メモリチップの入出力端子の位置
を示すデータ線不良位置信号が書き込まれることを特徴
とする半導体メモリ装置。
【請求項４】請求項３記載の半導体メモリ装置であっ
て、上記第１の不良記憶回路の出力により上記ワード線不良
検出信号及びワード線不良位置信号が発生される場合
に、上記第１の予備メモリチップの入出力信号端子を選
択し、上記第１の予備メモリチップの複数の予備メモリ
セルから一つの予備メモリセルが上記ワード線アドレス
信号と上記データ線アドレス信号とに応答して選択さ
れ、その結果上記主メモリのワード線に関する不良が救
済され、上記第２の不良記憶回路の出力により上記データ線不良
検出信号及びデータ線不良位置信号が発生される場合
に、上記第２の予備メモリチップの入出力信号端子を選
択し、上記第２の予備メモリチップの複数の予備メモリ
セルから一つの予備メモリセルが上記ワード線アドレス
信号と記データ線アドレス信号とに応答して選択され、
その結果上記主メモリのデータ線に関する不良が救済さ
れることを特徴とする半導体メモリ装置。
【請求項５】請求項１記載の半導体装置であって、上記主メモリのワード線アドレスとデータ線アドレスが
同一アドレスでかつ同一ビットで救済する場合に、ワー
ド線アドレスを優先的に救済するように構成されること
を特徴とする半導体メモリ装置
【請求項６】請求項１から５のいずれかに記載の半導体
装置であって、上記第１と第２の不良記憶回路は複数ビット出力形式の
半導体メモリブロックによって構成されていることを特
徴とする半導体メモリ装置。
【請求項７】請求項１から４のいずれかに記載の半導体
装置であって、上記ワード線に関連する不良の救済か、上記データ線に
関連する不良の救済か、いずれか一方の救済を行うよう
に構成されていることを特徴とする半導体メモリ装置。
【請求項８】請求項１から５のいずれかに記載の半導体
装置であって、上記第１と第２の不良記憶回路は、不良アドレスの一致
検出を行う連想メモリセル部、ワード線不良検出信号及
びワード線不良位置信号の記憶部、データ線不良検出信
号及びデータ線不良位置信号の記憶部とからなる連想メ
モリ装置によって構成されていることを特徴とする半導
体メモリ装置。
【請求項９】請求項１から５のいずれかに記載の半導体
装置であって、上記第１と第２の不良記憶回路は、電気的に書き込みと
消去を行うEEPROM型メモリセルか、電気的に書き込みを
行い紫外線で消去を行うEPROM型メモリセルか、ヒュー
ズROM型メモリセルか、電池でバックアップされたSRAM
型メモリセルか、のいずれかを含むことを特徴とする半
導体メモリ装置。
【請求項１０】請求項１に記載の半導体装置であって、上記第１と第２の不良記憶回路の入出力信号端子に書き
込みできるバッファ回路を設けたことを特徴とする半導
体メモリ装置。
【請求項１１】請求項１に記載の半導体装置であって、上記第１と第２の予備メモリチップの書き込み制御信号
をコントロールするための制御回路を設けたことを特徴
とする半導体メモリ装置。