JP2923272B2

JP2923272B2 - 半導体メモリ装置

Info

Publication number: JP2923272B2
Application number: JP32753597A
Authority: JP
Inventors: 敏夫佐々木; 利明増原; 修湊
Original assignee: Hitachi Ltd; Hitachi Maxell Ltd
Current assignee: Hitachi Ltd; Maxell Holdings Ltd
Priority date: 1997-11-28
Filing date: 1997-11-28
Publication date: 1999-07-26
Anticipated expiration: 2014-07-26
Also published as: JPH10188592A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特に極めて大容量のメモリに好適な半導体メモリ装
置に関する。

【０００２】

【従来の技術】先ず、本発明の基本機能の説明のために
従来構成のメモリ装置について説明する。従来、半導体
メモリ装置においては、図１２のような欠陥救済法が用
いられている（例１）。

【０００３】この例は、アイ・エス・エス・シー・シ
ー，ダイジェスト・オブ・テクニカル・ペイパーズ，１
９８１年２月刊，第８０頁から第８１頁（ＩＳＳＣＣ
ＤＩＧＥＳＴＯＦＴＥＣＨＮＩＣＡＬＰＡＰＥＲ
Ｓ，Feburuary １９８１，ｐ.８０−８１）に記載され
ている。この例では、オンチップ上で外部アドレスと内
部のプログラム素子に書かれた不良アドレスの比較を行
い、予備メモリを選択する方法が用いられている。

【０００４】すなわち、特定の外部アドレス信号Ｘ₀，
Ｘ₁，…，Ｘ_nに応答してデコーダのトランジスタＱ₀，
…，Ｑ_nが全てオフするようにプログラム素子を構成す
ると、特定の外部アドレス信号Ｘ₀，Ｘ₁，…，Ｘ_nに応
答してノードＡがハイレベルとなり、予備メモリが選択
されるものである。

【０００５】一方、フルウエーハ上での冗長は、メモリ
ブロック単位で実施されていた。この例としては、アイ
・イー・イー・イー，ジャーナル・オブ・ソリッド・ス
テート・サーキット，だいＳＣ−１５，巻１第４ｄｂ，
１９８０年８月刊，第６７７頁から第６８６頁（ＩＥＥ
Ｅ，Jounal of Solid-State Circuits Vol.Ｓ−１５，
Ｎo.4 August １９８０，pp.６７７−６８６）において
論じられている（例２）。

【０００６】本方法では、外部コントローラを用い、個
別のメモリブロックに欠陥が存在した場合、良好なメモ
リブロックに切替えを行う。このように、外部に不良ブ
ロックの記憶制御が必要となる。

【０００７】また、特公昭４６−２５７６７，特公昭４
７−６５３４に記載の様に不良ビットのアドレスを連想
メモリに記憶し、外部アドレスと不良ビットアドレスの
記憶内容の一致検出を行い、予備メモリに新しいアドレ
スを出力し、正常なビットを読出す冗長方法が発案され
ている（例３）。

【０００８】さらに、特開昭５７ー１７９９９８にはチ
ップ内における行と列アドレスで決まる、一つのビット
（セル）を救済の概念と、本体と予備の入出力線を切り
換える構成が開示されている（例４）。

【０００９】また、特公昭５７ー３２４４０には、チッ
プ内における行、または列を、それぞれ置換する構成が
開示されている（例５）。

【００１０】

【発明が解決しようとする課題】上記従来技術に共通し
た第１の問題点は、予備メモリ量が限られる点である。
例えば、例１においては、高々１０ビット程度の欠陥し
か救済できず、救済に失敗したメモリ、もしくは、救済
できない多ビット不良のメモリ等は廃棄の対象となって
いた。一方、救済ビット数を増大するためには、冗長回
路の規模が大きくなり、半導体メモリ装置の歩留りが低
下してしまう。

【００１１】第２の従来例においての問題はメモリブロ
ック単位の救済において、救済に使用する予備メモリの
量が大きく、ウエーハ上における予備メモリの占有率が
高くなることである。すなわち、欠陥救済方法および外
部コントローラが複雑なため実用化が困難であり、一方
ひとつのメモリブロックがひとつの欠陥セルを含むとこ
のメモリブロックを他のメモリブロックで置き換えるた
め、予備メモリの使用量が多いと言う問題がある。

【００１２】第３の従来例における問題点は、アドレス
変換装置として連想メモリを使うことである。この連想
メモリのセルは１セル当り８〜１０トランジスタを必要
とし、さらにメモリ装置周辺のロジックが増加すること
である。このような連想メモリは高価であり、システム
全体の価格が極めて高価となってしまう。一方、連想メ
モリは不良ビットのアドレス記憶，外部アドレスと不良
ビットのアドレスとの一致検出，予備メモリの新しいア
ドレスの出力と言う回路構成のため、欠陥救済ビット数
の増大に対応しづらいと言う問題がある。

【００１３】第４と第５の従来例は、１メモリセル、
行、または列を、それぞれ予備メモリセル、予備の行ま
たは列に置き換えるものであり、やはり、欠陥の増大に
対応しにくいという問題があり、また、１チップ内での
欠陥救済を想定しており、複数チップを用いたメモリシ
ステムに適合するものではない。

【００１４】従って、本発明の基本的な目的とするとこ
ろは、欠陥ビットの救済の方法が比較的単純であり、ま
たこの救済を実現するためのハードウエアも比較的単純
である半導体メモリ装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明の一実施形態に従
えば、上記目的は次のようにして解決される。

【００１６】すなわち、主メモリ（１）の欠陥ビット
（不良メモリセル）を救済するため、第１と第２の予備
メモリ（９，１０）と、ワード線アドレス変換部（７）
とデータ線アドレス変換部（８）とが配置される。

【００１７】周知のように、主メモリ（１）は複数のメ
モリセルを有し、この複数のメモリセルのひとつのメモ
リセルがワード線アドレス信号（１１１）とデータ線ア
ドレス信号（１１０）とに応答して選択される。

【００１８】ワード線アドレス変換部（７）の入力にも
ワード線アドレス信号（１１１）が供給され、データ線
アドレス変換部（８）の入力にもデータ線アドレス信号
（１１０）が供給される。主メモリ（１）上で欠陥（不
良部）を含むワード線がＷ１（４）が上記ワード線アド
レス信号（１１１）によって選択される場合、ワード線
アドレス変換部（７）の第２の出力から該ワード線に関
係する該欠陥の存在を示すワード線不良検出信号（１１
５）が発生される。同様に、主メモリ（１）上で欠陥
（不良部）を含むデータ線Ｄ１（６）が上記データ線ア
ドレス信号（１１０）によって選択される場合、データ
線アドレス変換部（８）の第２の出力から該データ線に
関係する該欠陥の存在を示すデータ線不良検出信号（１
１７）が発生される。ワード線アドレス変換部（７）の
第２の出力からワード線不良検出信号（１１５）が発生
されると同時に、ワード線アドレス変換部（７）の第１
の出力から第１の予備メモリ（９）の予備ワード線（Ｗ
１）を選択するための新しい予備ワード線アドレス信号
（１１４）が発生される。同様に、データ線アドレス変
換部（８）の第２の出力からデータ線不良検出信号（１
１７）が発生されると同時に、データ線アドレス変換部
（８）の第１の出力から第２の予備メモリ（１０）の予
備データ線（ｄ１）を選択するための新しい予備データ
線アドレス信号（１１６）が発生される。第１の予備メ
モリ（９）の第１の入力は上記予備ワード線アドレス信
号（１１４）に応募し、第１の予備メモリ（９）の第２
の入力は上記データ線アドレス信号（１１０）に応答す
る。同様に、第２の予備メモリ（１０）の第２の入力
は、上記予備データ線アドレス信号（１１６）に応答
し、第２の予備メモリ（９）の第２の入力は上記ワード
線アドレス信号（１１１）に応答する（図１および図２
参照）。

【００１９】

【作用】第１の予備メモリ（９）は複数の予備メモリセ
ルを有する。ワード線アドレス変換部（７）の第２の出
力からワード線不良検出信号（１１５）が発生される場
合、第１の予備メモリ（９）の複数の予備メモリセルの
ひとつの予備メモリセルが予備ワード線アドレス信号
（１１４）とデータ線アドレス信号（１１０）とに応答
して選択され、その結果主メモリ（１）のワード線に関
係する欠陥が第１の予備メモリ（９）によって救済され
る。

【００２０】同様に、第２の予備メモリ（１０）は複数
の予備メモリセルを有する。データ線アドレス変換部
（８）の第２の出力からデータ線不良検出信号（１１
７）が発生される場合、第２の予備メモリ（１０）の複
数の予備メモリセルのひとつの予備メモリセルが予備デ
ータ線アドレス信号（１１６）とワード線アドレス信号
（１１１）とに応答して選択され、その結果主メモリ
（１）のデータ線に関係する欠陥が第２の予備メモリ
（１０）によって救済される。

【００２１】ワード線アドレス信号（１１１）に応答し
て予備ワード線アドレス信号（１１４）とワード線不良
検出信号（１１５）とを発生するワード線アドレス変換
部（７）は複数ビット出力形式の一般的な半導体メモ
リ、例えば不揮発性半導体メモリ（ＥＰＲＯＭ，ＥＥＰ
ＲＯＭ，フェーズＲＯＭ等）又はバッテリーバックアッ
プされた半導体メモリ（バッテリーバックアンプされた
ＳＲＡＭ等）で構成されることができ、従来のような連
想メモリを使用する必要が無い。同様に、データ線アド
レス信号（１１０）に応答して予備データ線アドレス信
号（１１６）とデータ線不良検出信号（１１７）とを発
生するデータ線アドレス変換部（８）は複数ビット出力
形式の一般的な半導体メモリ、例えば不揮発性半導体メ
モリ（ＥＰＲＯＭ，ＥＥＰＲＯＭ，フェーズＲＯＭ等）
又はバッテリーバックアップされた半導体メモリ（バッ
テリーバックアップされたＳＲＡＭ等）で構成されるこ
とができ、従来のような連想メモリを使用する必要が無
い。この結果、主メモリの欠陥救済を比較的単純な方法
およびハードウエアで実現することができる（図１およ
び図２参照）。

【００２２】本発明の他の目的および新規な特徴は、以
下に詳述する実施例から明らかとなろう。

【００２３】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２４】図１は、本発明の半導体メモリ装置の原理
を簡単に示すためのブロック図である。同図において２
０は情報を蓄積するメモリブロックチップ、１はそのブ
ロックチップの集合である主メモリ、７，８はアドレス
変換装置、９，１０は予備メモリ、をそれぞれ示す。ま
た２はデータ線アドレス方向、３はワード線アドレス方
向、１１，１２は予備メモリ９，１０の予備アドレス信
号である。

【００２５】次にこのブロック図の動作を説明する。同
図において、不良のラインは、不良ビット１３に対する
それぞれを４，５のワード線方向の不良（同図Ｗ１，Ｗ
ｋ）、６のデータ線方向の不良（同図Ｄ１）とする。

【００２６】すなわち、主メモリ１のブロックチップ２
０において、ワード線Ｗ１（４）に関係して少なくとも
２つのメモリセル１３ａ，１３ｂが欠陥ビットとなるの
で、これらの欠陥ビット１３ａ，１３ｂはワード線方向
の不良として定義され、かつ予備メモリ９の予備ワード
線ワード線Ｗ１に関係する２つの予備メモリセルによっ
て救済される。また、データ線Ｄ１（６）に関係して少
なくとも２つのメモリセル１３ｃ，１３ｄが欠陥ビット
となるので、これらの欠陥ビット１３ｃ，１３ｄはデー
タ線方向の不良と定義され、かつ予備メモリ１０の予備
データ線ｄ１に関係する２つの予備メモリセルによって
救済される。また、欠陥ビットセル１３ｅはワード線方
向の不良もしくはデータ線方向の不良として定義される
のではなく、本来ビット性不良として定義される。しか
し、この欠陥ビットセル１３ｃは便宜上ワード線方向の
不良としてみなされ、予備メモリ９の予備ワード線Ｗｋ
に関係するひとつの予備メモリセルによって救済され
る。尚、この欠陥ビットセル１３ｅはデータ線方向の不
良としてみなし、予備メモリ１０内の予備メモリセルに
よって救済されることもできる。

【００２７】主メモリ１のブロックチップ２０中の全て
のメモリセルの良・不良の検査は、ワード線方向のスキ
ャンおよびデータ線方向のスキャンにより実行される。
この検査とこの検査結果に基づくアドレス変換装置７，
８への予備アドレス信号と不良検出信号との書込みによ
る欠陥救済方法については、後に詳細に説明する。

【００２８】図２は本発明の半導体メモリ装置を詳細に
説明するためのブロック図である。図中１は、１個ない
し複数個のメモリブロックチップより成る主メモリ、
７，８はそれぞれワード線およびデータ線アドレス変換
部、９，１０はそれぞれワード線救済用およびデータ線
救済用予備メモリ、１０８は共通入出力（Ｉ／Ｏ）端
子、１０９はメモリ装置の制御信号、１１０はデータ線
アドレス信号（ＡＸ）、１１１はワード線アドレス信号
（ＡＹ）、１１２はメモリブロック選択信号（ＡＺ）を
示す。また、１１５，１１７はアドレス変換部７，８の
入出力信号（Ｉ／Ｏ）であり、不良検出線である。ま
た、１０７は、その出力を受け、ワード線とデータ線ア
ドレスが同時に不良した場合の優先及び、不良アドレス
有無を判定する優先判定回路である。さらに、１０２は
主メモリ１の入出力線１１９と予備メモリ９，１０の入
出力線１２０の切替えをする入出力切替え回路であり、
優先判定回路１０７の出力１１８により、入出力線１１
９，１２０の一方を選択し、共通入出力端子０８に接続
する。

【００２９】主メモリ１、予備メモリ９，１０、アドレ
ス変換部７，８については、すでに詳細に説明している
ため、次に図１および図２を参照して主メモリ１の全て
のメモリセルの良・不良の検査とこの検査結果に基づく
アドレス変換装置７，８への予備アドレス信号と不良検
出信号との書込みによる欠陥救済方法について、詳細に
説明する。

【００３０】すなわち、主メモリ１のワード線方向のス
キャンによって、ワード線Ｗ１（４）に関してワード線
方向の不良が検出された場合、この不良のワード線Ｗ１
（４）の選択に対応するワード線アドレス信号１１１
（ＡＹ）とメモリブロック選択信号１１２（ＡＺ）とに
よって決定されるワード線アドレス変換装置７の複数の
アドレスに予備メモリ９の予備ワード線Ｗ１を選択する
ための予備ワード線アドレス信号１１４（ａｙ）とワー
ド線不良検出信号１１５とが書込まれる。また、主メモ
リ１のデータ線方向のスキャンによって、データ線Ｄ１
（６）に関してデータ線方向の不良が検出された場合、
この不良のデータ線Ｄ１（６）の選択に対応するデータ
線アドレス信号１１０（ＡＸ）とメモリブロック選択信
号１１２（ＡＺ）とによって決定されるデータ線アドレ
ス変換装置８の複数のアドレスに予備メモリ１０の予備
ワード線ｄ１を選択するための予備データ線アドレス信
号１１６（ａｘ）とデータ線不良検出信号１１７とが書
込まれる。

【００３１】主メモリ１の不良ワード線Ｗ１（４）の選
択に対応するワード線アドレス信号１１１（ＡＹ）とメ
モリブロック選択信号１１２（ＡＺ）とが供給される
と、これらの信号（ＡＹ＋ＡＺ）によって決定されるワ
ード線アドレス変換装置７の複数のアドレスから予備ワ
ード線アドレス信号１１４（ａｙ）とワード線不良検出
信号１１５とが複数ビット出力形式で読み出される。従
って、この予備ワード線アドレス信号１１４（ａｙ）に
よって予備メモリ９の予備ワード線Ｗ１が選択され、デ
ータ線アドレス信号１１０（ＡＸ）に応答してこの予備
ワード線Ｗ１上の予備メモリセルが選択されて欠陥救済
が実行される。

【００３２】主メモリ１の不良データ線Ｄ１（６）の選
択に対応するデータ線アドレス信号１１０（ＡＸ）とメ
モリブロック選択信号１１２（ＡＺ）とが供給される
と、これらの信号（ＡＸ＋ＡＺ）によって決定されるデ
ータ線アドレス変換装置８の複数のアドレスから予備デ
ータ線アドレス信号１１６とデータ線不良検出信号１１
７とが複数ビット出力形式で読み出される。従って、こ
の予備データ線アドレス信号１１６（ａｘ）によって予
備メモリ１０の予備データ線ｄ１が選択され、ワード線
アドレス信号１１１（ＡＹ）に応答してこの予備データ
線ｄ１上の予備メモリセルが選択されて欠陥救済が実行
される。

【００３３】従って、図２においては、通常、入出力切
替え回路１０２は、主メモリ１の入出力線１１９を選択
しているが、主メモリ１の不良部が選択された場合は、
不良検出信号１１５，１１７に応答するところの優先判
定回路１０７を介して入出力切替え信号１１８が活性化
され、予備メモリ９，１０の入出力線１２０を選択す
る。すなわち、図２においては端子１０８は半導体メモ
リ装置全体の共通入出力（Ｉ／Ｏ）端子であり、この共
通入出力端子１０８を介して主メモリ１又は予備メモリ
９，１０中へのメモリセルへのデジタル情報の書込みが
実行される一方、この入出力端子１０８を介して主メモ
リ１又は予備メモリ９，１０のメモリセルからデジタル
情報の読出しが実行される。

【００３４】尚、図３はアドレス変換部７，８を電気的
に書込み可能であり、紫外線によって消去可能なＥＰＲ
ＯＭ（Electrically Programmble Read Only Memory）
によって構成した実施例のブロック図であり、図４はア
ドレス変換部７，８を書込みと消去の両者が電気的に可
能であるＥＥＰＲＯＭ（Electrically Erasable andPro
grammable Read Only Memory）によって構成した実施例
のブロック図であり、図５はアドレス変換部７，８をバ
ッテリーバックアンプされたＳＲＡＭ（Static Random
Access Memory）によって構成した実施例のブロック図
である。特に、図５において切替え回路５は電源Ｖ_Aが
遮断された場合、電池の電圧Ｖ_BをＳＲＡＭに供給し、
その結果ＳＲＡＭ中に保持された予備アドレス信号１１
４，１１６および不良検出信号１１５，１１７の消失を
回避するようにしたものである。尚、これらのアドレス
変換部７，８はフェーズ方式のＲＯＭ等の不揮発性メモ
リを使用することができる。

【００３５】図６は本発明の他の実施例による半導体メ
モリ装置のブロック図を示し、データ線アドレス変換部
８にラッチ回路２００を付加した点のみ図２と異なり、
他は図２と同様である。図６に示すように、ラッチ回路
２００の入力線２０１にはデータ線アドレス信号１１０
（ＡＸ）とメモリブロック選択信号１１２（ＡＺ）とが
供給され、ラッチ回路２００の出力線２０２はデータ線
アドレス変換部８の入出力線（Ｉ／Ｏ）１１６，１１７
に接続されている。このラッチ回路２００を用いること
により、データ線アドレス変換部８への予備データ線ア
ドレス信号１１６とデータ線不良検出信号１１７との書
き込みが容易となる。すなわち、主メモリ１の検査結果
に基づいて、予備データ線アドレス信号１１６とデータ
線不良検出信号１１７とが入力線２０１を介してラッチ
回路２００にラッチされ、その後出力線２０２を介して
このラッチ回路２００から予備データ線アドレス信号１
１６とデータ線不良検出信号１１７とをデータ線アドレ
ス変換部８の複数のアドレスに書き込むことができる。
この書き込みが行なわれるデータ線アドレス変換部８の
複数のアドレスは、データ線アドレス信号１１０（Ａ
Ｘ）とメモリブロック選択信号１１２（ＡＺ）とによっ
て決定されることができる。尚、このような書込み動作
以外の動作においては、ラッチ回路２００は非動作に制
御される。

【００３６】また、このラッチ回路と同様のラッチ回路
をワード線データアドレス変換部７に付加し、このラッ
チ回路を上記と同様に動作させても良いことは言うまで
もない。

【００３７】図７は本発明の他の実施例による半導体メ
モリ装置のブロック図を示し、データ線アドレス変換部
８のデータ線不良検出信号１１７が複数ビット形式であ
り、デコーダ回路２１４がこの複数ビット形式のデータ
線不良検出信号１１７によって制御され、このデコーダ
回路２１４のデコード出力信号２１５によって制御され
るスイッチ回路２１６が予備メモリ９の入出力線２１３
を選択し、このデコーダ回路２１４のデコード出力信号
２１５によって制御されるスイッチ回路２１７が同時に
主メモリ１の入出力線１１９を選択する点が図２の実施
例と異なり、他は図２と同様である。例えば、図７の半
導体メモリ装置が８ビットの入出力（Ｉ／Ｏ）構成の場
合、２番目と３番目のＩ／Ｏを予備メモリ１０が分担
し、１番目と４番目〜８番目の主メモリ１が分担するこ
とができる。

【００３８】図８は本発明の他の実施例による半導体メ
モリ装置のブロック図を示し、主メモリ１のビット性不
良のメモリセルを救済するための第３の予備メモリ１１
を付加した点が図２の実施例との相違点である。図８の
半導体メモリ装置においては、図９に示すようにビット
性欠陥救済の場合、ワード線不良検出信号１１５とデー
タ線不良検出信号１１７とがともに“１”レベルとな
り、予備メモリ選択信号４０３が“１”レベルとなり、
第３の予備メモリ１１が選択される。

【００３９】図１０は本発明の他の実施例による半導体
メモリ装置のブロック図を示す。同図は予備メモリ４１
４、１チップでワード線及びデータ線欠陥を救済できる
ようにワード線とデータ線アドレス変換部７，８の出力
である新しい内部アドレス（１１４，１１６）と、半導
体メモリ装置に印加される外部アドレス（１１０，１１
１）とを切り替える内部／外部アドレス切り替え回路
（４０６，４０８）を追加した点が図２の実施例との相
違点である。図１０の半導体メモリ装置において、図１
１に示すようにデータ線救済の不良モードの場合、ワー
ド線不良検出信号１１５が“０”、データ線不良救済信
号１１７が“０”レベルとなり、優先判定回路１０７の
出力１１８が“０”レベルとなる。この結果、内部／外
部アドレス切り替え回路４０６は外部ワード線アドレス
ＡＹに接続され、その出力は予備メモリアドレス信号線
４１０を介して予備メモリ４１４のワード線アドレス
（ａｙ）に接続される。また、内部／外部アドレス切り
替え回路４０８は新しい内部データ線アドレスａｘに接
続され、その出力は予備メモリアドレス信号線４１２を
介して予備メモリ４１４のデータ線アドレス（ａｘ）に
接続される。さらに予備メモリ４１４はそのチップ選択
信号／ＣＳ_Rが“０”レベルとなるため選択状態とな
り、同様に入出力切り替え回路１０２で予備メモリ４１
４の入出力信号１２０が選択される。以上の動作により
欠陥救済が実行され、予備メモリとの間で正常なセルが
読み書きされる。またワード線救済の場合、ワード線不
良検出信号１１５が“１”レベル、データ線不良救済信
号１１７が“０”レベルとなり、同様に実行される。さ
らにビット性欠陥の不良モードの場合は、ワード線不良
検出信号１１５が“０”レベル、データ線不良救済信号
１１７が“０”レベルとなり、予備メモリ４１４には新
しい内部データ線アドレスａｘと新しい内部ワード線ア
ドレスａｙが接続され、欠陥救済が実行される。

【００４０】一方、主メモリ１が良品セルの通常モード
の場合は、ワード線不良検出信号１１５、データ線不良
救済信号１１７共に“１”レベルとなり、優先判定回路
１０７の出力１１８が“１”レベルすなわち予備メモリ
４１４のチップ選択信号／ＣＳ_Rが“１”レベルとなり
非選択状態となる。さらに入出力切り替え回路１０２で
は、主メモリ１側の入出力線１１９が選択され、正常な
メモリセルが読み書きされる。

【００４１】上記において、例えば予備メモリ４１４に
は、主メモリ１と同一構成のメモリを用い、同メモリの
Ｘデコーダの左側メモリアレイをデータ線欠陥救済用、
右側メモリアレイをワード線欠陥救済用に割り当て、デ
ータ線救済線もしくはワード線救済線の各１本〜数本を
ビット性欠陥救済用に割り当てる。これにより、１チッ
プでデータ線欠陥，ワード線欠陥，ビット性欠陥の３つ
の不良モードを救済でき、救済に使用する予備メモリの
使用効率を高めることができる。また本実施例における
予備メモリチップの増設は、まずアドレス変換部内の不
良検出用ビットを増加し、そのビットの情報をもとに追
加した予備メモリのチップ選択信号を制御することで可
能である。

【００４２】なお、図１０は上記のように予備メモリが
１チップで良く、また冗長制御回路３をチップ化もしく
はモジュール化した場合、図２に比べ予備メモリと冗長
制御回路間の配線数が少ない利点を持っている。このた
め比較的小容量の半導体メモリ装置に好適である。

【００４３】

【発明の効果】主メモリ１の不良を救済する予備メモリ
７，８，４１４は複数ビット出力形式の一般的な半導体
メモリで構成されることができ、欠陥ビットの救済の方
法が比較的単純であり、またこの救済を実現するための
ハードウエアも比較的単純である半導体メモリ装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の半導体メモリ装置の原理を簡単に示す
ためのブロック図。

【図２】本発明の実施例の半導体メモリ装置を詳細に説
明するためのブロック図。

【図３】図２のアドレス変換部をＥＰＲＯＭによって構
成した実施例のブロック図。

【図４】図２のアドレス変換部をＥＥＰＲＯＭによって
構成した実施例のブロック図。

【図５】図２のアドレス変換部をバッテリーバックアッ
プしたＳＲＡＭによって構成した実施例のブロック図。

【図６】本発明の他の実施例の半導体メモリ装置を示す
ブロック図。

【図７】本発明の他の実施例の半導体メモリ装置を示す
ブロック図。

【図８】本発明の他の実施例の半導体メモリ装置を示す
ブロック図。

【図９】図８の実施例の動作を説明するための状態図。

【図１０】本発明の他の実施例の半導体メモリ装置を示
すブロック図。

【図１１】図１０の実施例の動作を説明するための状態
図。

【図１２】従来の技術による半導体メモリ装置を説明す
るためのブロック図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者湊修東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭57−179998（ＪＰ，Ａ) 特開昭53−32633（ＪＰ，Ａ) 特公昭57−32440（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 29/00 G11C 11/413 G11C 16/06

Claims

(57)【特許請求の範囲】

【請求項１】半導体メモリ装置であって、（１）複数のメモリセルを有し、ワード線アドレス信号
とデータ線アドレス信号とに対応して該複数のメモリセ
ルから所定のメモリセルが選択される主メモリと、（２）複数の予備メモリセルを有し、上記ワード線アド
レス信号と予備データ線アドレス信号とに対応して該複
数の予備メモリセルから所定の予備メモリセルが選択さ
れ上記主メモリの不良を救済する予備メモリと、（３）その入力に上記データ線アドレス信号が供給さ
れ、上記予備メモリに供給される予備データ線アドレス
信号を発生するデータ線アドレス変換部と、（４）上記主メモリからのデータと上記予備メモリから
のデータを切り換える切り替え回路と、を具備してなることを特徴とする半導体メモリ装置。
【請求項２】半導体メモリ装置であって、（１）複数のメモリセルを有し、ワード線アドレス信号
とデータ線アドレス信号とに対応して該複数のメモリセ
ルから所定のメモリセルが選択される主メモリと、（２）複数の予備メモリセルを有し、上記データ線アド
レス信号と予備ワード線アドレス信号とに対応して該複
数の予備メモリセルから所定の予備メモリセルが選択さ
れ上記主メモリの不良を救済する予備メモリと、（３）その入力に上記ワード線アドレス信号が供給さ
れ、上記予備メモリに供給される予備ワード線アドレス
信号を発生するワード線アドレス変換回路と、（４）上記主メモリからのデータと上記予備メモリから
のデータを切り換える切り替え回路と、を具備してなることを特徴とする半導体メモリ装置。