JP3223524B2

JP3223524B2 - 半導体記憶装置

Info

Publication number: JP3223524B2
Application number: JP14836291A
Authority: JP
Inventors: 眞輔熊倉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-06-20
Filing date: 1991-06-20
Publication date: 2001-10-29
Anticipated expiration: 2016-10-29
Also published as: JPH04370600A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、試験用のメモリセルを
内蔵してなる半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置は、試験用のメモ
リセルを設けて構成されておらず、このため、その動作
試験は、メモリとして通常に使用されるメモリセルに試
験用のデータを書き込み、この書き込んだ試験用のデー
タが正しく読み出されるか否かをチェックすることによ
って行われていた。

【０００３】

【発明が解決しようとする課題】ここに、半導体記憶装
置の動作試験は、例えば、樹脂封止前に１回、樹脂封止
後に１回行われる。しかしながら、近年、半導体記憶装
置はメモリ容量を大幅に増加させており、この結果、試
験時間が大幅に増加し、試験コストの上昇を招いてい
る。このため、例えば、樹脂封止後は、少なくともロウ
アドレスバッファ、ロウデコーダ、ワード線及びコラム
アドレスバッファ、コラムデコーダ、ビット線について
のみ、効率的な試験を行うことで試験時間の増加を抑え
ることが必要とされている。

【０００４】例えば、ＯＴＰＲＯＭ（One Time Program
able ＲＯＭ）は、樹脂封止後においては、１回しかデ
ータの書込みができないため、試験用データを書込んで
行う動作試験が不可能とされているが、かかるＯＴＰＲ
ＯＭにおいても、その信頼性の向上のため、少なくとも
ロウアドレスバッファ、ロウデコーダ、ワード線及びコ
ラムアドレスバッファ、コラムデコーダ、ビット線の試
験を行うことができるようにすることが要請されてい
る。

【０００５】本発明は、かかる点に鑑み、ロウアドレス
バッファ、ロウデコーダ、ワード線及びコラムアドレス
バッファ、コラムデコーダ、ビット線の試験を短時間で
行い、試験コストの低減化を図ることができ、また、こ
れを特にＯＴＰＲＯＭに適用する場合には、樹脂封止後
においても、ロウアドレスバッファ、ロウデコーダ、ワ
ード線及びコラムアドレスバッファ、コラムデコーダ、
ビット線の試験を行うことができ、信頼性の向上を図る
ことができるようにした半導体記憶装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】本発明による半導体記憶
装置は、メモリとして通常に使用される複数のメモリセ
ルを行列状に配置してなる第１のメモリセルアレイ部
と、該第１のメモリセルアレイ部と同数又は少ない数の
行を、前記第１のメモリセルアレイ部とワード線を共通
にして設けられ、かつ、第１の試験用データを記憶する
第２のメモリセルアレイ部と、前記第１のメモリセルア
レイ部と同数又は少ない数の列を、前記第１のメモリセ
ルアレイ部とビット線を共通にして設けられ、かつ、第
２の試験用データを記憶する第３のメモリセルアレイ部
とを設けて構成される。

【０００７】

【作用】本発明によれば、第２のメモリセルアレイ部の
メモリセルの試験用データを読出すことで、ロウアドレ
スバッファ、ロウデコーダ及び全部又は一部のワード線
の試験を行うことができ、また、第３のメモリセルアレ
イ部のメモリセルの試験用データを読出すことで、コラ
ムアドレスバッファ、コラムデコーダ及び全部又は一部
のビット線の試験を行うことができる。

【０００８】

【実施例】以下、図１〜図９を参照して、本発明の第１
実施例〜第３実施例につき、本発明をＯＴＰＲＯＭに適
用した場合を例にして説明する。

【０００９】第１実施例・・図１〜図７図１は本発明の第１実施例の要部を示す図であって、図
中、ＷＬ₀〜ＷＬ₁₀はワード線、ＢＬ₀〜ＢＬ₁₀はビット
線、１は第１のメモリセルアレイ部、２は第２のメモリ
セルアレイ部、３は第３のメモリセルアレイ部である。

【００１０】ここに、第１のメモリセルアレイ部１はメ
モリとして通常に使用される部分であり、本実施例にお
いては、６４個のＥＰＲＯＭセル４が８行×８列に配置
されている。したがって、このメモリセルアレイ部１の
ＥＰＲＯＭセル４をアクセスするためには、６ビットか
らなるアドレス信号が必要となる。いま、このアドレス
信号をＡ₅、Ａ₄、Ａ₃、Ａ₂、Ａ₁、Ａ₀とし、図２に、１
０進数で示すように、６４個のＥＰＲＯＭセル４に０〜
６３のアドレスを付し、アドレス信号Ａ₅〜Ａ₀中、Ａ₅
〜Ａ₃をロウアドレス、Ａ₂〜Ａ₀をコラムアドレスと配
分する場合には、ワード線ＷＬ₀〜ＷＬ₇とロウアドレス
Ａ₅〜Ａ₃との関係及びビット線ＢＬ₀〜ＢＬ₇とコラムア
ドレスＡ₂〜Ａ₀との関係は、同じく図２に２進数で示す
ようになる。

【００１１】また、図１において、第２のメモリセルア
レイ部２は、ロウアドレスバッファ（図示せず）、ロウ
デコーダ（図示せず）、ワード線ＷＬ₀〜ＷＬ₇の試験に
使用するものであり、本実施例においては、試験用のメ
モリセルとして、２４個のＥＰＲＯＭセル５が８行×３
列に配置されている。そして、同じく図１に示すよう
に、各行のＥＰＲＯＭセル５に各行のアドレス情報、即
ち、対応するワード線ＷＬ₀〜ＷＬ₇を選択するためのロ
ウアドレスＡ₅〜Ａ₃の情報が記憶されている。

【００１２】また、６、７、８はそれぞれ試験時にビッ
ト線ＢＬ₈、ＢＬ₉、ＢＬ₁₀を選択するための試験用ビッ
ト線選択手段である。これら試験用ビット線選択手段
６、７、８は同一の回路構成とされており、試験用ビッ
ト線選択手段６を代表して示せば、図３にその回路図を
示すように構成されている。図中、９は電源電圧Ｖcc、
例えば、直流電圧５［Ｖ］を供給する電源線、１０は電
源電圧Ｖccよりも高い直流電圧Ｖ_HH、例えば、直流電圧
７［Ｖ］からなる信号（以下、Ｖ_HH信号という）が入力
されるＶ_HH信号入力端子、１１はｐＭＯＳ、１２、１
３、１４はインバータであり、これらインバータ１２、
１３、１４において、１５、１６、１７はｐＭＯＳ、１
８、１９、２０はｎＭＯＳである。また、２１はコラム
ゲートをなすｎＭＯＳである。

【００１３】かかる試験用ビット線選択手段６において
は、ビット線ＢＬ₈を非選択とする場合、Ｖ_HH信号は入
力されず、Ｖ_HH信号入力端子１０はＬレベルとされる。
この結果、インバータ１２の出力はＬレベル、インバー
タ１３の出力はＨレベル、インバータ１４の出力はＬレ
ベルとなり、ｎＭＯＳ２１はＯＦＦとされる。これに対
して、ビット線ＢＬ₈を選択する場合には、Ｖ_HH信号が
入力され、Ｖ_HH信号入力端子１０は７［Ｖ］とされる。
この結果、インバータ１２の出力はＨレベル、インバー
タ１３の出力はＬレベル、インバータ１４の出力はＨレ
ベルとなり、ｎＭＯＳ２１はＯＮとされる。

【００１４】また、図１において、第３のメモリセルア
レイ部３は、コラムアドレスバッファ（図示せず）、コ
ラムデコーダ（図示せず）、ビット線ＢＬ₀〜ＢＬ₇の試
験に使用するものであり、本実施例においては、試験用
のメモリセルとして、２４個のＥＰＲＯＭセル２２が３
行×８列に配置されている。そして、同じく図１に示す
ように、各列のＥＰＲＯＭセル２２に各列のアドレス情
報、即ち、対応するビット線ＢＬ₀〜ＢＬ₇を選択するた
めのコラムアドレスＡ₂〜Ａ₀の情報が記憶されている。

【００１５】また、２３、２４、２５はそれぞれ試験時
にワード線ＷＬ₈、ＷＬ₉、ＷＬ₁₀を選択するための試験
用ワード線選択手段である。これら試験用ワード線選択
手段２３、２４、２５は同一の回路構成とされており、
試験用ワード線選択手段２３を代表して示せば、図４に
その回路図を示すように構成されている。図中、２６は
電源電圧Ｖccを供給する電源線、２７はＶ_HH信号が入力
されるＶ_HH信号入力端子、２８はｐＭＯＳ、２９、３
０、３１はインバータであり、これらインバータ２９、
３０、３１において、３２、３３、３４はｐＭＯＳ、３
５、３６、３７はｎＭＯＳである。

【００１６】かかる試験用ワード線選択手段２３におい
ては、ワード線ＷＬ₈を非選択とする場合、Ｖ_HH信号は
入力されず、Ｖ_HH信号入力端子２７はＬレベルとされ
る。この結果、インバータ２９の出力はＬレベル、イン
バータ３０の出力はＨレベル、インバータ３１の出力は
Ｌレベルとなり、ワード線ＷＬ₈はＬレベルとされる。
これに対して、ワード線ＷＬ₈を選択する場合には、Ｖ
_HH信号が入力され、Ｖ_HH信号入力端子２７は７［Ｖ］と
される。この結果、インバータ２９の出力はＨレベル、
インバータ３０の出力はＬレベル、インバータ３１の出
力はＨレベルとなり、ワード線ＷＬ₈はＨレベルとされ
る。

【００１７】なお、図５は第２のメモリセルアレイ部２
の一部分を示す平面図、図６は図５のＡ−Ａ線に沿った
断面図、図７は図５のＢ−Ｂ線に沿った断面図である。
図中、３８はＰ型シリコン基板、３９はＥＰＲＯＭセル
５のソースをなすＮ⁺拡散層、４０はＥＰＲＯＭセル５
のドレインをなすＮ⁺拡散層、４１（図５においては、
斜線を付した部分）はＥＰＲＯＭセル５のフローティン
グゲート、４２はコンタクトホール、４３はシリコン酸
化膜、４４はＰＳＧ膜、４５はフィールド酸化膜、４６
は試験用データを「０」とするためのＰ型不純物であ
る。

【００１８】このように、この第１実施例においては、
「０」を記憶するＥＰＲＯＭセル５については、チャネ
ル領域にＰ型不純物４６を注入し、ＯＦＦ状態となるよ
うにしているが、この代わりに、「１」を記憶するメモ
リセルのみをＥＰＲＯＭセルで構成し、「０」を記憶す
るメモリセルについては、例えば、フィールド酸化膜４
５の上方に、フローティングゲートとワード線を配置さ
せた構造とすることもできる。

【００１９】このように構成された第１実施例において
は、例えば次のようにして試験を行うことができる。ま
ず、試験用ビット線選択手段８にＶ_HH信号を供給し、ビ
ット線ＢＬ₁₀を選択した後、ワード線ＷＬ₀〜ＷＬ₇を順
に活性化してビット線ＢＬ₁₀に接続されているＥＰＲＯ
Ｍセル５のデータを読み出す。次に、試験用ビット線選
択手段７にＶ_HH信号を供給し、ビット線ＢＬ₉を選択し
た後、ワード線ＷＬ₀〜ＷＬ₇を順に活性化してビット線
ＢＬ₉に接続されているＥＰＲＯＭセル５のデータを読
み出す。次に、試験用ビット線選択手段６にＶ_HH信号を
供給し、ビット線ＢＬ₈を選択した後、ワード線ＷＬ₀〜
ＷＬ₇を順に活性化してビット線ＢＬ₈に接続されている
ＥＰＲＯＭセル５のデータを読み出す。次に、試験用ワ
ード線選択手段２５にＶ_HH信号を供給し、ワード線ＷＬ
₁₀を活性化した後、ビット線ＢＬ₀〜ＢＬ₇を順に選択し
てワード線ＷＬ₁₀に接続されているＥＰＲＯＭセル２２
のデータを読み出す。次に、試験用ワード線選択手段２
４にＶ_HH信号を供給し、ワード線ＷＬ₉を活性化した
後、ビット線ＢＬ₀〜ＢＬ₇を順に選択してワード線ＷＬ
₉に接続されているＥＰＲＯＭセル２２のデータを読み
出す。次に、試験用ワード線選択手段２３にＶ_HH信号を
供給し、ワード線ＷＬ₈を活性化した後、ビット線ＢＬ₀
〜ＢＬ₇を順に選択してワード線ＷＬ₈に接続されている
ＥＰＲＯＭセル２２のデータを読み出す。

【００２０】ここに、試験用ビット線選択手段８にＶ_HH
信号を供給し、ビット線ＢＬ₁₀を選択した後、ワード線
ＷＬ₀〜ＷＬ₇を順に活性化してビット線ＢＬ₁₀に接続さ
れているＥＰＲＯＭセル５のデータを読み出した場合、
即ち、ロウアドレスＡ₅、Ａ₄、Ａ₃を「０００→００１
→０１０→０１１→１００→１０１→１１０→１１１」
と変化させた場合、出力が「０、１、０、１、０、１、
０、１」となれば、少なくともロウアドレスＡ₃用のア
ドレスバッファは、正常であると判断できる。なぜな
ら、ロウアドレスＡ₃用のアドレスバッファが、ロウア
ドレスＡ₃の「０」、「１」に関わらず、「０」のみを
出力する故障状態（以下、この故障状態を出力「０」固
定状態という）となっていれば、他の部分が正常である
としても、出力は「０、０、０、０、０、０、０、０」
となってしまい、また、ロウアドレスＡ₃の「０」、
「１」に関わらず、「１」のみを出力する故障状態（以
下、この故障状態を出力「１」固定状態という）となっ
ていれば、他の部分が正常であるとしても、出力は
「１、１、１、１、１、１、１、１」となってしまうか
らである。

【００２１】また、試験用ビット線選択手段７にＶ_HH信
号を供給し、ビット線ＢＬ₉を選択した後、ワード線Ｗ
Ｌ₀〜ＷＬ₇を順に活性化してビット線ＢＬ₉に接続され
ているＥＰＲＯＭセル５のデータを読み出した場合、即
ち、ロウアドレスＡ₅、Ａ₄、Ａ₃を「０００→００１→
０１０→０１１→１００→１０１→１１０→１１１」と
変化させた場合、出力が「０、０、１、１、０、０、
１、１」となれば、少なくとも、ロウアドレスＡ₄用の
アドレスバッファは、正常であると判断できる。なぜな
ら、ロウアドレスＡ₄用のアドレスバッファが出力
「０」固定状態となっていれば、他の部分が正常である
としても、出力は「０、０、０、０、０、０、０、０」
となってしまい、また、出力「１」固定状態となってい
れば、他が正常であるとしても、出力は「１、１、１、
１、１、１、１、１」となってしまうからである。

【００２２】また、試験用ビット線選択手段６にＶ_HH信
号を供給し、ビット線ＢＬ₈を選択した後、ワード線Ｗ
Ｌ₀〜ＷＬ₇を順に活性化してビット線ＢＬ₈に接続され
ているＥＰＲＯＭセル５のデータを読み出した場合、即
ち、ロウアドレスＡ₅、Ａ₄、Ａ₃を「０００→００１→
０１０→０１１→１００→１０１→１１０→１１１」と
変化させた場合、出力が「０、０、０、０、１、１、
１、１」となれば、少なくとも、ロウアドレスＡ₅用の
アドレスバッファは、正常であると判断できる。なぜな
ら、ロウアドレスＡ₅用のアドレスバッファが出力
「０」固定状態となっていれば、他の部分が正常である
としても、出力は「０、０、０、０、０、０、０、０」
となってしまい、また、出力「１」固定状態となってい
れば、他が正常であるとしても、出力は「１、１、１、
１、１、１、１、１」となってしまうからである。

【００２３】また、ロウアドレスＡ₅、Ａ₄、Ａ₃用のア
ドレスバッファが正常であるとしても、そもそも、ロウ
デコーダが正常でなければ、ビット線ＢＬ₁₀に接続され
ているＥＰＲＯＭセル５からの出力が「０、１、０、
１、０、１、０、１」で、かつ、ビット線ＢＬ₉に接続
されているＥＰＲＯＭセル５からの出力が「０、０、
１、１、０、０、１、１」で、かつ、ビット線ＢＬ₈に
接続されているＥＰＲＯＭセル５からの出力が「０、
０、０、０、１、１、１、１」となることはない。

【００２４】また、試験用ビット線選択手段８にＶ_HH信
号を供給し、ビット線ＢＬ₁₀を選択した後、ワード線Ｗ
Ｌ₀〜ＷＬ₇を順に活性化してビット線ＢＬ₁₀に接続され
ているＥＰＲＯＭセル５のデータを読み出した場合にお
いて、出力が「０、１、０、１、０、１、０、１、」と
なった場合には、ワード線ＷＬ₀〜ＷＬ₇には短絡故障は
ないと判断できる。なぜなら、ワード線ＷＬ₀〜ＷＬ₇中
に短絡している部分があれば、例えば、ワード線ＷＬ₀
とワード線ＷＬ₁が短絡していれば、出力は「１→１→
０→１→０→１→０→１」となり、「０」「１」が交互
に出力されることはないからである。

【００２５】また、試験用ワード線選択手段２５にＶ_HH
信号を供給し、ワード線ＷＬ₁₀を活性化した後、ビット
線ＢＬ₀〜ＢＬ₇を順に選択してワード線ＷＬ₁₀に接続さ
れているＥＰＲＯＭセル２２のデータを読み出した場
合、即ち、コラムアドレスＡ₂、Ａ₁、Ａ₀を「０００→
００１→０１０→０１１→１００→１０１→１１０→１
１１」と変化させた場合、出力が「０、１、０、１、
０、１、０、１」となれば、少なくとも、コラムアドレ
スＡ₀用のアドレスバッファは、正常であると判断でき
る。なぜなら、コラムアドレスＡ₀用のアドレスバッフ
ァが出力「０」固定状態となっていれば、他の部分が正
常であるとしても、出力は「０、０、０、０、０、０、
０、０」となってしまい、また、出力「１」固定状態と
なっていれば、他の部分が正常であるとしても、出力は
「１、１、１、１、１、１、１、１」となってしまうか
らである。

【００２６】また、試験用ワード線選択手段２４にＶ_HH
信号を供給し、ワード線ＷＬ₉を活性化した後、ビット
線ＢＬ₀〜ＢＬ₇を順に選択してワード線ＷＬ₉に接続さ
れているＥＰＲＯＭセル２２のデータを読み出した場
合、即ち、コラムアドレスＡ₂、Ａ₁、Ａ₀を「０００→
００１→０１０→０１１→１００→１０１→１１０→１
１１」と変化させた場合、出力が「０、０、１、１、
０、０、１、１」となれば、少なくとも、コラムアドレ
スＡ₁用のアドレスバッファは、正常であると判断でき
る。なぜなら、コラムアドレスＡ₁用のアドレスバッフ
ァが出力「０」固定状態となっていれば、他の部分が正
常であるとしても、出力は「０、０、０、０、０、０、
０、０」となってしまい、また、出力「１」固定状態と
なっていれば、他の部分が正常であるとしても、出力は
「１、１、１、１、１、１、１、１」となってしまうか
らである。

【００２７】また、試験用ワード線選択手段２３にＶ_HH
信号を供給し、ワード線ＷＬ₈を活性化した後、ビット
線ＢＬ₀〜ＢＬ₇を順に選択してワード線ＷＬ₈に接続さ
れているＥＰＲＯＭセル２２のデータを読み出した場
合、即ち、コラムアドレスＡ₂、Ａ₁、Ａ₀を「０００→
００１→０１０→０１１→１００→１０１→１１０→１
１１」と変化させた場合、出力が「０、０、０、０、
１、１、１、１」となれば、少なくとも、コラムアドレ
スＡ₂用のアドレスバッファは、正常であると判断でき
る。なぜなら、コラムアドレスＡ₂用のアドレスバッフ
ァが出力「０」固定状態となっていれば、他の部分が正
常であるとしても、出力は「０、０、０、０、０、０、
０、０」となってしまい、また、出力「１」固定状態と
なっていれば、他の部分が正常であるとしても、出力は
「１、１、１、１、１、１、１、１」となってしまうか
らである。

【００２８】また、コラムアドレスＡ₂、Ａ₁、Ａ₀用の
アドレスバッファが正常であるとしても、そもそも、コ
ラムデコーダが正常でなければ、ワード線ＷＬ₁₀に接続
されているＥＰＲＯＭセル２２からの出力が「０、１、
０、１、０、１、０、１」で、かつ、ワード線ＷＬ₉に
接続されているＥＰＲＯＭセル２２からの出力が「０、
０、１、１、０、０、１、１」で、かつ、ワード線ＷＬ
₈に接続されているＥＰＲＯＭセル２２からの出力が
「０、０、０、０、１、１、１、１」となることはな
い。

【００２９】また、試験用ワード線選択手段２５にＶ_HH
信号を供給し、ワード線ＷＬ₁₀を活性化した後、ビット
線ＢＬ₀〜ＢＬ₇を順に選択して、ワード線ＷＬ₁₀に接続
されているＥＰＲＯＭセル２２のデータを読み出した場
合において、出力が「０、１、０、１、０、１、０、
１、０、１」となった場合には、ビット線ＢＬ₀〜ＢＬ₇
には短絡故障はないと判断できる。なぜなら、ビット線
ＢＬ₀〜ＢＬ₇中に短絡している部分があれば、例えば、
ビット線ＢＬ₀とビット線ＢＬ₁が短絡していれば、出力
は「１→１→０→１→０→１→０→１」となり、「０」
「１」が交互に出力されることはないからである。

【００３０】このように、この第１実施例によれば、第
２のメモリセルアレイ部２の試験用データを読出すだけ
で、ロウアドレスバッファ、ロウデコーダ、ワード線の
試験を行うことができ、第３のメモリセルアレイ部３の
試験用データを読出すだけで、コラムアドレスバッフ
ァ、コラムデコーダ、ビット線の試験を行うことができ
るので、ロウアドレスバッファ、ロウデコーダ、ワード
線及びコラムアドレスバッファ、コラムデコーダ、ビッ
ト線の試験を短時間で行い、試験コストの低減化を図る
ことができる。

【００３１】第２実施例・・図８図８は本発明の第２実施例の要部を示す図であり、第１
実施例と対応する部分には同一符号を付している。この
第２実施例においては、第２のメモリセルアレイ部２は
８行×１列の構成とされると共に、第３のメモリセルア
レイ部３は１行×８列の構成とされ、第２及び第３のメ
モリセルアレイ部２、３のＥＰＲＯＭセル５、２２に
は、図８に示すような試験用データが格納されている。
その他については、第１実施例と同様に構成されてい
る。なお、図中、「×」は「１」又は「０」の任意のデ
ータを意味する。

【００３２】このように構成された第２実施例において
は、例えば、次のようにして試験を行うことができる。
まず、試験用ビット線選択手段６にＶ_HH信号を供給し、
ビット線ＢＬ₈を選択した後、ワード線ＷＬ₀〜ＷＬ₇を
順に活性化してビット線ＢＬ₈に接続されているＥＰＲ
ＯＭセル５のデータを読み出す。次に、試験用ワード線
選択手段２３にＶ_HH信号を供給し、ワード線ＷＬ₈を活
性化した後、ビット線ＢＬ₀〜ＢＬ₇を順に選択してワー
ド線ＷＬ₈に接続されているＥＰＲＯＭセル２２のデー
タを読み出す。

【００３３】ここに、試験用ビット線選択手段６にＶ_HH
信号を供給し、ビット線ＢＬ₈を選択した後、ワード線
ＷＬ₀〜ＷＬ₇を順に活性化してビット線ＢＬ₈に接続さ
れているＥＰＲＯＭセル５のデータを読み出した場合に
おける出力が「０、１、１、０、１、×、×、×」の場
合には、ロウアドレスＡ₅、Ａ₄、Ａ₃用のロウアドレス
バッファ及びロウデコーダは正常であると判断すること
ができる。

【００３４】なぜなら、まず、ワード線ＷＬ₀、ＷＬ₁に
接続されているＥＰＲＯＭセル５から「０、１」が出力
されたということは、ロウアドレスＡ₅用のアドレスバ
ッファが出力「０」固定状態で、かつ、ロウアドレスＡ
₄用のアドレスバッファが出力「０」固定状態である可
能性、及び、ロウアドレスＡ₅用のアドレスバッファが
出力「１」固定状態で、かつ、ロウアドレスＡ₄用のア
ドレスバッファが出力「１」固定状態である可能性はあ
るが、ロウアドレスＡ₅用のアドレスバッファが出力
「０」固定状態で、かつ、ロウアドレスＡ₄用のアドレ
スバッファが出力「１」固定状態である可能性、及び、
ロウアドレスＡ₅用のアドレスバッファが出力「１」固
定状態で、かつ、ロウアドレスＡ₄用のアドレスバッフ
ァが出力「０」固定状態である可能性はなく（ロウアド
レスＡ₅用のアドレスバッファが出力「０」固定状態
で、かつ、ロウアドレスＡ₄用のアドレスバッファが出
力「１」固定状態であれば、ロウアドレスＡ₅、Ａ₄、Ａ
₃を「０００→００１」と変化させた場合、実際にアク
セスされるロウアドレスは「０１０→０１１」となるの
で、出力は「１、０」となる。また、ロウアドレスＡ₅
用のアドレスバッファが出力「１」固定状態で、かつ、
ロウアドレスＡ₄用のアドレスバッファが出力「０」固
定状態であれば、ロウアドレスＡ₅、Ａ₄、Ａ₃を「００
０→００１」と変化させた場合、実際にアクセスされる
ロウアドレスは「１００→１０１」となるので、出力は
「１、×」となる）、また、少なくとも、ロウアドレス
Ａ₃用のアドレスバッファは正常であると判断すること
ができる（ロウアドレスＡ₃用のアドレスバッファが出
力「０」固定状態であれば、出力は「０、０」又は
「×、×」となり、出力「１」固定状態であれば、出力
は「１、１」又は「×、×」となる）。

【００３５】また、そうであるならば、ワード線Ｗ
Ｌ₀、ＷＬ₁、ＷＬ₂、ＷＬ₃に接続されているＥＰＲＯＭ
セル５から「０、１、１、０」が出力されたということ
は、ロウアドレスＡ₅用のアドレスバッファは、出力
「０」固定状態である可能性はあるが、ロウアドレスＡ
₄用のアドレスバッファは正常であると判断することが
できる（ロウアドレスＡ₄用のアドレスバッファが出力
「０」固定状態であれば、ロウアドレスＡ₅、Ａ₄、Ａ₃
を「０００→００１→０１０→０１１」と変化させた場
合、実際にアクセスされるロウアドレスは「０００→０
０１→０００→００１」となるので、出力は「０、１、
０、１」となる。また、ロウアドレスＡ₄用のアドレス
バッファが出力「１」固定状態であれば、ロウアドレス
Ａ₅、Ａ₄、Ａ₃を「０００→００１→０１０→０１１」
と変化させた場合、実際にアクセスされるロウアドレス
は「０１０→０１１→０１０→０１１」となるので、出
力は「１、０、１、０」となる）。

【００３６】また、そうであるならば、ワード線Ｗ
Ｌ₀、ＷＬ₁、ＷＬ₂、ＷＬ₃、ＷＬ₄に接続されているＥ
ＰＲＯＭセル５から「０、１、１、０、１」が出力され
たということは、ロウアドレスＡ₅用のアドレスバッフ
ァは出力「０」固定状態である可能性はなく（ロウアド
レスＡ₅用のアドレスバッファが出力「０」固定状態で
あれば、ロウアドレスＡ₅、Ａ₄、Ａ₃を「０００→００
１→０１０→０１１→１００」と変化させた場合、実際
にアクセスされるロウアドレスは「０００→００１→０
１０→０１１→０００」となり、出力は「０、１、１、
０、０」となってしまう）、正常であると判断すること
ができる。

【００３７】また、ロウアドレスＡ₅、Ａ₄、Ａ₃用のア
ドレスバッファが正常であるとしても、そもそも、ロウ
デコーダが正常でなければ、ビット線ＢＬ₈に接続され
ているＥＰＲＯＭセル５からの出力が「０、１、１、
０、１、×、×、×」となることはない。また、この場
合には、少なくとも、ワード線ＷＬ₀とワード線ＷＬ₁と
の間、ワード線ＷＬ₂とワード線ＷＬ₃との間、ワード線
ＷＬ₃とワード線ＷＬ₄との間には短絡はないと判断する
ことができる。

【００３８】このようにして、ビット線ＢＬ₈に接続さ
れているＥＰＲＯＭセル５のデータを読み出した場合に
おける出力が「０、１、１、０、１、×、×、×」の場
合には、ロウアドレスＡ₅、Ａ₄、Ａ₃用のロウアドレス
バッファ及びロウデコーダは正常であると判断すること
ができる。

【００３９】また、試験用ワード線選択手段２３にＶ_HH
信号を供給し、ワード線ＷＬ₈を選択した後、ビット線
ＢＬ₀〜ＢＬ₇を順に選択して、ワード線ＷＬ₈に接続さ
れているＥＰＲＯＭセル２２のデータを読み出した場合
における出力が「０、１、１、０、１、×、×、×」の
場合には、コラムアドレスＡ₂、Ａ₁、Ａ₀用のコラムア
ドレスバッファ及びコラムデコーダは正常であると判断
することができる。

【００４０】なぜなら、まず、ビット線ＢＬ₀、ＢＬ₁に
接続されているＥＰＲＯＭセル２２から「０、１」が出
力されたということは、コラムアドレスＡ₂用のアドレ
スバッファが出力「０」固定状態で、かつ、コラムアド
レスＡ₁用のアドレスバッファが出力「０」固定状態で
ある可能性、及び、コラムアドレスＡ₂用のアドレスバ
ッファが出力「１」固定状態で、かつ、コラムアドレス
Ａ₁用のアドレスバッファが出力「１」固定状態である
可能性はあるが、コラムアドレスＡ₂用のアドレスバッ
ファが出力「０」固定状態で、かつ、コラムアドレスＡ
₁用のアドレスバッファが出力「１」固定状態である可
能性、及び、コラムアドレスＡ₂用のアドレスバッファ
が出力「１」固定状態で、かつ、コラムアドレスＡ₁用
のアドレスバッファが出力「０」固定状態である可能性
はなく（コラムアドレスＡ₂用のアドレスバッファが出
力「０」固定状態で、かつ、コラムアドレスＡ₁用のア
ドレスバッファが出力「１」固定状態であれば、コラム
アドレスＡ₂、Ａ₁、Ａ₀を「０００→００１」と変化さ
せた場合、実際にアクセスされるコラムアドレスは「０
１０→０１１」となるので、出力は「１、０」となる。
また、コラムアドレスＡ₂用のアドレスバッファが出力
「１」固定状態で、かつ、コラムアドレスＡ₁用のアド
レスバッファが出力「０」固定状態であれば、コラムア
ドレスＡ₂、Ａ₁、Ａ₀を「０００→００１」と変化させ
た場合、実際にアクセスされるコラムアドレスは「１０
０→１０１」となるので、出力は「１、×」となる）、
また、少なくとも、コラムアドレスＡ₀用のアドレスバ
ッファは正常であると判断することができる（コラムア
ドレスＡ₀用のアドレスバッファが出力「０」固定状態
であれば、出力は「０、０」又は「×、×」となり、出
力「１」固定状態であれば、出力は「１、１」又は
「×、×」となる）。

【００４１】また、そうであるならば、ビット線Ｂ
Ｌ₀、ＢＬ₁、ＢＬ₂、ＢＬ₃に接続されているＥＰＲＯＭ
セル２２から「０、１、１、０」が出力されたというこ
とは、コラムアドレスＡ₂用のアドレスバッファは出力
「０」固定状態である可能性はあるが、コラムアドレス
Ａ₁用のアドレスバッファは正常であると判断すること
ができる（コラムアドレスＡ₁用のアドレスバッファが
出力「０」固定状態であれば、コラムアドレスＡ₂、
Ａ₁、Ａ₀を「０００→００１→０１０→０１１」と変化
させた場合、実際にアクセスされるコラムアドレスは
「０００→００１→０００→００１」となるので、出力
は「０、１、０、１」となる。また、コラムアドレスＡ
₁用のアドレスバッファが出力「１」固定状態であれ
ば、ロウアドレスＡ₂、Ａ₁、Ａ₀を「０００→００１→
０１０→０１１」と変化させた場合、実際にアクセスさ
れるコラムアドレスは「０１０→０１１→０１０→０１
１」となるので、出力は「１、０、１、０」となる）。

【００４２】また、そうであるならば、ビット線Ｂ
Ｌ₀、ＢＬ₁、ＢＬ₂、ＢＬ₃、ＢＬ₄に接続されているＥ
ＰＲＯＭセル２２から「０、１、１、０、１」が出力さ
れたということは、コラムアドレスＡ₂用のアドレスバ
ッファは出力「０」固定状態である可能性はなく（コラ
ムアドレスＡ₂用のアドレスバッファが出力「０」固定
状態であれば、コラムアドレスＡ₂、Ａ₁、Ａ₀を「００
０→００１→０１０→０１１→１００」と変化させた場
合、実際にアクセスされるコラムアドレスは「０００→
００１→０１０→０１１→０００」となり、出力は
「０、１、１、０、０」となってしまう）、正常である
と判断することができる。

【００４３】また、コラムアドレスＡ₂、Ａ₁、Ａ₀用の
アドレスバッファが正常であるとしても、そもそも、コ
ラムデコーダが正常でなければ、ワード線ＷＬ₈に接続
されているＥＰＲＯＭセル２２からの出力が「０、１、
１、０、１、×、×、×」となることはない。また、こ
の場合には、少なくとも、ビット線ＢＬ₀とビット線Ｂ
Ｌ₁との間、ビット線ＢＬ₂とビット線ＢＬ₃との間、ビ
ット線ＢＬ₃とビット線ＢＬ₄との間には短絡はないと判
断することができる。

【００４４】このようにして、ワード線ＷＬ₈に接続さ
れているＥＰＲＯＭセル２２の試験用データを読み出し
た場合における出力が「０、１、１、０、１、×、×、
×」の場合には、コラムアドレスＡ₂、Ａ₁、Ａ₀用のア
ドレスバッファ及びコラムデコーダは正常であると判断
することができる。

【００４５】このように、この第２実施例によっても、
第２のメモリセルアレイ部２の試験用データを読出すだ
けで、ロウアドレスバッファ、ロウデコーダ、一部のワ
ード線の試験を行うことができ、また、第３のメモリセ
ルアレイ部３の試験用データを読出すだけで、コラムア
ドレスバッファ、コラムデコーダ、一部のビット線の試
験を行うことができるので、ロウアドレスバッファ、ロ
ウデコーダ、ワード線及びコラムアドレスバッファ、コ
ラムデコーダ、ビット線の試験を短時間で行い、試験コ
ストの低減化を図ることができるが、更に、この第２実
施例によれば、第１実施例の場合よりも、第２、第３の
メモリセルアレイ部２、３の面積を小さくすることがで
きる。

【００４６】なお、一般に、第１のメモリセルアレイ部
１に、０番地〜２ⁿ⁺¹番地（但し、ｎ＝１以上の整数）
の行と、０番地〜２^m+1番地（但し、ｍ＝１以上の整
数）の列を設ける場合には、第２のメモリセルアレイ部
２の０番地、３番地の行のＥＰＲＯＭセルに同一の論理
（例えば、「０」）を記憶させ、１番地、２ⁿ番地の行
のＥＰＲＯＭセルに、０番地、３番地のＥＰＲＯＭセル
５とは異なる論理（例えば、「１」）を記憶させ、ま
た、０番地、３番地の列のＥＰＲＯＭセルに同一の論理
（例えば、「０」）を記憶させ、１番地、２^m番地の列
のＥＰＲＯＭセルに、０番地、３番地の列のＥＰＲＯＭ
セル２２とは異なる論理（例えば、「１」）を記憶させ
ることで、上述のように試験を行うことができる。

【００４７】第３実施例・・図９図９は、本発明の第３実施例の要部を示す図であり、こ
の第３実施例においては、第１のメモリセルアレイ部１
のロウアドレスで０番地、１番地、２番地、３番地、４
番地の行の部分にのみ行を設け、その各行に１個のＥＰ
ＲＯＭセル５を１列となるように配置すると共に、第１
のメモリセルアレイ部１のコラムアドレスで０番地、１
番地、２番地、３番地、４番地の列の部分にのみ列を設
け、その各列に１個のＥＰＲＯＭセル２２を１行となる
ように配置し、第２、第３のメモリセルアレイ部２、３
のＥＰＲＯＭセル５、２２に、図９に示すような試験デ
ータを格納し、その他については、第２実施例と同様に
構成されている。

【００４８】この第３実施例によれば、第２実施例の場
合と同様にロウアドレスバッファ、ロウデコーダ、一部
のワード線及びコラムアドレスバッファ、コラムデコー
ダ、一部のビット線の試験を短時間で行い、試験コスト
の低減化を図ることができるが、更に、この第３実施例
によれば、第２実施例の場合よりも、第２、第３のメモ
リセルアレイ部２、３のＥＰＲＯＭセル５、２２の数を
減らすことができる。

【００４９】なお、一般に、第１のメモリセルアレイ部
１に、０番地〜２ⁿ⁺¹番地の行と、０番地〜２^m+1番地の
列を設ける場合には、第２のメモリセルアレイ部２に
は、第１のメモリセルアレイ部１のロウアドレスで０番
地、１番地、３番地、２ⁿ番地の行の部分にのみ行を設
け、その各行に１個のＥＰＲＯＭセルを１列となるよう
に配置し、試験用データとして、第１のメモリセルアレ
イ部１のロウアドレスで０番地、３番地のＥＰＲＯＭセ
ルに同一の論理（例えば、「０」）を記憶させ、第１の
メモリセルアレイ部１のロウアドレスで１番地、２ⁿ番
地のＥＰＲＯＭセルに、第１のメモリセルアレイ部１の
ロウアドレスで０番地、３番地のＥＰＲＯＭセルとは異
なる論理（例えば、「１」）を記憶させ、第３のメモリ
セルアレイ部３には、第１のメモリセルアレイ部１のコ
ラムアドレスで０番地、１番地、３番地、２^m番地の列
の部分にのみ列を設け、その各列に、１個のＥＰＲＯＭ
セルを１行となるように配置し、試験用データとして、
第１のメモリセルアレイ部１のコラムアドレスで０番
地、３番地のＥＰＲＯＭセルに同一の論理（例えば、
「０」）を記憶させ、第１のメモリセルアレイ部１のコ
ラムアドレスで１番地、２^m番地のＥＰＲＯＭセルに、
第１のメモリセルアレイ部１のコラムアドレスで０番
地、３番地のＥＰＲＯＭセルとは異なる論理（例えば、
「１」）を記憶させるようにすれば良い。

【００５０】なお、上述の実施例においては、第２、第
３のメモリセルアレイ部２、３に設けるメモリセルをＥ
ＰＲＯＭセルで構成した場合につき述べたが、この代わ
りにマスクＲＯＭセル等を使用することもできる。

【００５１】また、上述の実施例においては、本発明を
ＯＴＰＲＯＭに適用した場合につき述べたが、その他、
本発明は、マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰ
ＲＯＭ等、メモリセルを行列状に配置して構成される、
あらゆる半導体記憶装置に適用することができるもので
あるが、特に、ＯＴＰＲＯＭに適用する場合には、樹脂
封止した後においては今まで行うことができなかったロ
ウアドレスバッファ、ロウデコーダ、ワード線及びコラ
ムアドレスバッファ、コラムデコーダ、ビット線の試験
を行うことができ、信頼性の向上を図ることができる。

【００５２】

【発明の効果】以上のように、本発明によれば、第２の
メモリセルアレイ部のメモリセルの試験用データを読出
すことで、ロウアドレスバッファ、ロウデコーダ、全部
又は一部のワード線の試験を行うことができ、また、第
３のメモリセルアレイ部のメモリセルの試験用データを
読出すことで、コラムアドレスバッファ、コラムデコー
ダ、全部又は一部のビット線の試験を行うことができる
ので、ロウアドレスバッファ、ロウデコーダ、ワード線
及びコラムアドレスバッファ、コラムデコーダ、ビット
線の試験を短時間で行い、試験コストの低減化を図るこ
とができ、また、特に、ＯＴＰＲＯＭに適用する場合に
は、樹脂封止した後においては今まで行うことができな
かったロウアドレスバッファ、ロウデコーダ、ワード線
及びコラムアドレスバッファ、コラムデコーダ、ビット
線の試験を行うことができ、信頼性の向上を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の第１実施例の要部を示す図である。

【図２】本発明の第１実施例におけるワード線とロウア
ドレスとの関係及びビット線とコラムアドレスとの関係
を示す図である。

【図３】本発明の第１実施例を構成する試験用ビット線
選択手段を示す回路図である。

【図４】本発明の第１実施例を構成する試験用ワード線
選択手段を示す回路図である。

【図５】第２のメモリセルアレイ部の一部分を示す平面
図である。

【図６】図５のＡ−Ａ線に沿った断面図である。

【図７】図５のＢ−Ｂ線に沿った断面図である。

【図８】本発明の第２実施例の要部を示す図である。

【図９】本発明の第３実施例の要部を示す図である。

【符号の説明】

１第１のメモリセルアレイ部２第２のメモリセルアレイ部３第３のメモリセルアレイ部６、７、８試験用ビット線選択手段２３、２４、２５試験用ワード線選択手段

Claims

(57)【特許請求の範囲】

【請求項１】メモリとして通常に使用される複数のメモ
リセルを行列状に配置してなる第１のメモリセルアレイ
部と、前記第１のメモリセルアレイ部と同数の行を前記第１の
メモリセルアレイ部とワード線を共通にして設けられ、
かつ、前記第１のメモリセルアレイ部の行を選択するた
めの行アドレスのビット数と同数の列を有し、第１の試
験用データとして、各行のメモリセルに前記行アドレス
の情報を記憶する第２のメモリセルアレイ部と、前記第１のメモリセルアレイ部と同数の列を前記第１の
メモリセルアレイ部とビット線を共通にして設けられ、
かつ、前記第１のメモリセルアレイ部の列を選択するた
めの列アドレスのビット数と同数の行を有し、第２の試
験用データとして、各列のメモリセルに前記列アドレス
の情報を記憶する第３のメモリセルアレイ部を設けてい
ることを特徴とする半導体記憶装置。
【請求項２】メモリとして通常に使用される複数のメモ
リセルを行列状に配置してなる第１のメモリセルアレイ
部と、前記第１のメモリセルアレイ部と同数の行を前記第１の
メモリセルアレイ部とワード線を共通にして設けられ、
かつ、１ビットの列を有し、第１の試験用データとし
て、前記第１のメモリセルアレイ部の行アドレスで０番
地、３番地のメモリセルに同一の論理値を記憶し、前記
第１のメモリセルアレイ部の行アドレスで１番地、２ ⁿ
番地（但し、ｎ＝１以上の整数）のメモリセルに前記第
１のメモリセルアレイ部の行アドレスで０番地、３番地
のメモリセルとは異なる論理値を記憶する第２のメモリ
セルアレイ部と、前記第１のメモリセルアレイ部と同数の列を前記第１の
メモリセルアレイ部とビット線を共通にして設けられ、
かつ、１ビットの行を有し、第２の試験用データとし
て、前記第１のメモリセルアレイ部の列アドレスで０番
地、３番地のメモリセルに同一の論理値を記憶し、前記
第１のメモリセルアレイ部の列アドレスで１番地、２ ^m
番地（但し、ｍ＝１以上の整数）のメモリセルに前記第
１のメモリセルアレイ部の列アドレスで０番地、３番地
のメモリセルとは異なる論理値を記憶する第３のメモリ
セルアレイ部を設けていることを特徴とする半導体記憶
装置。
【請求項３】メモリとして通常に使用される複数のメモ
リセルを行列状に配置してなる第１のメモリセルアレイ
部と、前記第１のメモリセルアレイ部の行アドレスで０番地、
１番地、３番地、２ ⁿ 番地（但し、ｎ＝１以上の整数）
の行の部分にのみ行を有し、その各行に１個のメモリセ
ルを１列となるように配置し、第１の試験用データとし
て、前記第１のメモリセルアレイ部の行アドレスで０番
地、３番地のメモリセルに同一の論理値を記憶し、第１
のメモリセルアレイ部の行アドレスで１番地、２ ⁿ 番地
のメモリセルに前記第１のメモリセルアレイ部の行アド
レスで０番地、３番地のメモリセルとは異なる論理値を
記憶する第２のメモリセルアレイ部と、前記第１のメモリセルアレイ部の列アドレスで０番地、
１番地、３番地、２ ^m 番地（但し、ｍ＝１以上の整数）
の列の部分にのみ列を有し、その各列に１個のメモリセ
ルを１行となるように配置し、第２の試験用データとし
て、前記第１のメモリセルアレイ部の列アドレスで０番
地、３番地のメモリセルに同一の論理値を記憶し、前記
第１のメモリセルアレイ部の列アドレスで１番地、２ ^m
番地のメモリセルに前記第１のメモリセルアレイ部の列
アドレスで０番地、３番地のメモリセルとは異なる論理
値を記憶する第３のメモリセルアレイ部を設けているこ
とを特徴とする半導体記憶装置。