JP5268192B2

JP5268192B2 - Ｏｔｐメモリの検査方法、ｏｔｐメモリの作製方法、および半導体装置の作製方法

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Publication number: JP5268192B2
Application number: JP2009043773A
Authority: JP
Inventors: 利彦齋藤; 健輔吉住; 由美子郷戸
Original assignee: Semiconductor Energy Laboratory Co Ltd
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Priority date: 2009-02-26
Filing date: 2009-02-26
Publication date: 2013-08-21
Anticipated expiration: 2029-02-26
Also published as: JP2010198693A

Description

メモリに関し、特に１回のみ書き込み可能である（ＯｎｃｅＴｉｍｅＰｒｏｇｒａｍｍａｂｌｅ、ＯＴＰとも記す）メモリの検査技術に関する。

近年、コンピュータなどの電子機器の多くは、例えば記憶装置（メモリともいう）などに保持されたデータを用いることにより所望の動作をさせることができる。記憶装置に保持されたデータは、一時的または永久的に用いることができる。記憶装置には、大きく分けて揮発性メモリと、不揮発性メモリとが存在する。揮発性メモリとは、データを保持した後であっても、例えば電源を遮断することでデータが消えてしまう記憶装置をいう。また不揮発性メモリとは、データを保持した後でそのデータを半永久的に保持できる記憶装置をいう。

揮発性メモリは、データが失われてしまう可能性はあるが、アクセス時間が短いというメリットを有する。また、不揮発性メモリは、電源を遮断した後でもデータを保持することはできるが、書き込み電圧が高い、アクセス時間が長いというデメリットを有する。このように記憶装置には各々に特徴があり、各記憶装置は扱うデータの種類又は用途に応じて使い分けられている。

不揮発性メモリの中でも、書き込み不可のＲＯＭや複数回書き込み、消去が可能なＥＰＲＯＭ、フラッシュメモリなどさまざまな種類があるが、中でも１回のみ書き込み可能であるＯＴＰメモリは、データの改竄が行われにくくセキュリティの面からも好ましい。

ＯＴＰメモリに使われるメモリ素子の例として、アモルファスシリコンを用いた素子がある。この素子は両端の電極に電圧を加え、電極をシリサイド化してショートさせるアンチヒューズ型のメモリ素子である（特許文献１）。このメモリ素子はＴＦＴのプロセスと同時に作りこむことができるため、特にメモリ素子と駆動回路を同じ基板上に一体形成したいときに用いると好ましい。

特許第３５０１４１６号

ＯＴＰメモリで問題になるのは、メモリ素子に発生する不良である。とりわけ書き込み時に発生するデータ不良が問題となる。データ不良とは、書き込み動作を行なったのにもかかわらずデータ「１」にならない書き込み不良、また、書き込み動作を行わなかったのにもかかわらずデータ「１」となる誤書き込みなどの異常を指す。このようなデータ不良は事前に発見することが困難である。なぜならＯＴＰメモリはその性質上、一度しか書き込みができないため、実際に書き込みを行なって検査を行うという手法が使えないためである。

また、書き込み不良の発生率はメモリ素子の製造工程の影響を強く受けることがある。基板に複数のメモリ素子を形成する場合、ある基板においてだけメモリ素子の不良が多く発生する場合もある。

さらに、書き込み時の消費電力も問題となりうる。ＯＴＰメモリでは一般的に書き込みの際に、通常、回路を動作させる時に使用する高電位側の電位（ＶＤＤ）よりも高い電位を供給する必要がある。そのため、書き込み時には昇圧回路を動作させる必要があり、消費電力は高くなる。しかも、書き込みに必要な電圧はメモリ素子の特性ばらつきを考慮して決定する必要があり、かつ書き込みに必要な電圧が最も高いものに合わせる必要がある。そのため、あるメモリ素子にとっては過剰に電圧が印加されるケースが見られる。このような過剰な昇圧は消費電力の増大をまねく。例えばＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）に応用した場合は、消費電流の増大が通信距離を低下する要因ともなりうる。

これらを鑑み、書き込み不良率の高いＯＴＰメモリを予測し排除する方法、またメモリ素子の書き込みに最適な電圧を設定する方法、そしてそれらの方法を適用しうるＯＴＰメモリを提供することを課題とする。

メモリセルアレイと検査回路を有するＯＴＰメモリを準備する。メモリセルアレイと検査回路はそれぞれ複数のメモリセルを有し、複数のメモリセルはそれぞれメモリ素子を有している。検査回路が有する複数のメモリ素子それぞれに電圧を印加し、メモリ素子をショートさせる。メモリ素子がショートしたときの電圧を測定し、書き込み電圧とする。複数のメモリ素子において、書き込み電圧を測定し、書き込み電圧に対するショート率を累積度数分布で表す。

この累積度数分布の結果から不良素子の発生率が低いか高いかを評価することができる。具体的には、累積度数分布が直線状であるものは不良素子の発生率が低く、累積度数分布が直線状でないもの、すなわち歪んでいるものは、不良素子の発生率が高い傾向がみられる。累積度数分布が直線状で表される部分は正規分布にのっていることを意味する。そのため累積度数分布が直線状で表されるものは不良素子の発生率が低いと考えられる。他方、累積度数分布が直線から外れている部分は正規分布から外れていることを意味する。そのため累積度数分布が直線から外れているものは不良素子の発生率が高いと考えられる。従って、検査回路が有するメモリ素子の書き込み電圧に対するショート率を測定し、累積度数分布で表したときに、その形状が概略直線であれば、検査回路が有する複数のメモリ素子は不良の発生率が低いと判定される。ここで概略直線とは、概略直線上にプロットされているものであり、多少の歪みはあるがほぼ直線とみなせる形状をいう。

メモリセルアレイと検査回路がそれぞれ有する複数のメモリ素子は同じ基板上に形成されている。またメモリセルアレイと検査回路がそれぞれ有する複数のメモリ素子は同じ工程を経て形成されている。従って、検査回路が有する複数のメモリ素子の不良の発生率が低ければ、メモリセルアレイが有する複数のメモリ素子の不良の発生率が低いと予測される。

逆に、検査回路が有するメモリ素子の書き込み電圧に対するショート率を累積度数分布で表したときに、その形状が概略直線でないもの、すなわち大きく歪んでいて直線とみなすことができない形状のものは、検査回路が有するメモリ素子の不良の発生率が高いと判定される。検査回路が有する複数のメモリ素子の不良の発生率が高ければ、メモリセルアレイが有する複数のメモリ素子についても不良の発生率が高いと予測される。このように不良の発生率が高いと予測されたＯＴＰメモリは検査工程において取り除かれる。その結果、不良の発生率が低いＯＴＰメモリを提供することができる。

またメモリセルアレイと検査回路を有するＯＴＰメモリにおいて、メモリセルアレイに隣接して検査回路を設ける。メモリセルアレイと検査回路はそれぞれ複数のメモリセルを有している。メモリセルはメモリ素子およびメモリ素子に電気的に接続するトランジスタを有している。メモリセルアレイが有する複数のメモリセルはそれぞれワード線およびビット線に電気的に接続されている。検査回路が有する複数のメモリセルはそれぞれワード線およびビット線に電気的に接続されており、そのワード線およびビット線はそれぞれ外部からの接続が可能なパッドに電気的に接続されている。パッドに電位を供給することにより、検査回路が有する複数のメモリ素子のそれぞれに書き込みを行い、検査をすることができる。このようにメモリセルアレイに隣接して検査回路を設けることで、メモリセルアレイが有するワード線およびビット線を検査回路に兼用でき、検査回路用に新たに設ける配線を減らすことができる。またメモリセルアレイが有するワード線およびビット線を検査回路に用いることにより、同時にメモリセルアレイが有するワード線およびビット線の導通を確認することができる。

また検査回路を測定した結果、累積度数分布の形状が概略直線であるＯＴＰメモリにおいては、この累積度数分布を用いてメモリ素子の書き込みに必要かつ十分な電圧の値を推定することができる。この値に基づいて実際にメモリ素子の書き込みに使う電圧の値を調整することにより、メモリ素子の書き込みに最適な電圧を設定することができる。これにより、メモリ素子の書き込みの際に必要以上に大きな電圧を印加して消費電力が増大することを抑制することができ、さらに昇圧回路が過剰な電圧を生成せずに済むため、無駄な動作を抑制することができる。その結果、消費電力を低減することができる。

メモリセルアレイと検査回路を有するＯＴＰメモリにおいて、検査回路が有するメモリ素子の書き込み電圧に対するショート率を表した累積度数分布の形状から、メモリセルアレイが有するメモリ素子の不良の発生率を予測することができる。そして、不良の発生率が高いと予測された基板を排除することにより、不良の発生率が低いＯＴＰメモリを提供することができる。

また、メモリセルアレイに隣接して検査回路を設けることで、メモリセルアレイが有するワード線およびビット線を検査回路に兼用でき、検査回路用に新たに設ける配線を減らすことができる。またメモリセルアレイが有するワード線およびビット線を検査回路に用いることにより、メモリセルアレイが有するワード線およびビット線の導通を確認することができる。

また、累積度数分布の形状が概略直線であるＯＴＰメモリにおいては、この累積度数分布を用いてメモリ素子の書き込みに最適な電圧の値を推定し、メモリ素子の書き込みに最適な電圧を設定することにより、消費電力を低減させたＯＴＰメモリを提供することができる。この技術をＲＦＩＤに応用した場合は、通信距離を向上させることができる。

ＯＴＰメモリの一態様を示す図。メモリセルの一態様を示す図。ＯＴＰメモリの一態様を示す図。書き込み時間に対する書き込み電圧の測定例を示す図、および書き込み電圧に対するショート率の累積度数分布の一例を示す図。ＯＴＰメモリに書き込みを行った測定例を示す図。書き込み電圧に対するショート率の累積度数分布の一例を示す図。昇圧回路の一態様を示す回路図、およびレイアウト図。昇圧回路の一態様を示す回路図、およびレイアウト図。ＯＴＰメモリを有する半導体装置の作製工程の一態様を示す図。ＯＴＰメモリを有する半導体装置の作製工程の一態様を示す図。ＯＴＰメモリを有する半導体装置の作製工程の一態様を示す図。ＯＴＰメモリを有する半導体装置の作製工程の一態様を示す図。ＯＴＰメモリを有する半導体装置の作製工程の一態様を示す図。ＯＴＰメモリの一態様を示す図。ＯＴＰメモリを有する半導体装置の一態様を示す図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
メモリセルに隣接して検査回路を設けたＯＴＰメモリの例を図１に示す。図１（ａ）は、ＯＴＰメモリ１０１のブロック図の例である。ＯＴＰメモリ１０１は、メモリセルアレイ１０２、検査回路１０３、パッド１０８１、パッド１０８２を有する。他に、コラムデコーダ１０４、ローデコーダ１０５、インターフェース１０６、昇圧回路１０７等を有する。

検査回路１０３はメモリセルに隣接して設けられている。パッド１０８１は検査回路が有するワード線に電気的に接続されている。パッド１０８２は検査回路が有するビット線に電気的に接続されている。

昇圧回路１０７はメモリセルアレイまたは検査回路が有するメモリ素子に書き込みを行う際に用いる。昇圧回路１０７には外部からクロック信号（ＣＬＫ）が入力される。

インターフェース１０６はＯＴＰメモリと外部の回路や装置とを接続し、データの形式を変換するなどして両者間のデータのやりとりを仲介する回路である。インターフェース１０６には外部からライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、アドレス信号（ＡＤＤＲＥＳＳ）、データ信号（ＤＡＴＡ）等が入力される。

図１（ｂ）は、図１（ａ）に示したＯＴＰメモリ１０１について、具体的な回路図を示した例である。メモリセルアレイ１０２および検査回路１０３は、それぞれ複数のメモリセル１１２１、メモリセル１１２２を有する。それぞれのメモリセル１１２１、メモリセル１１２２は、メモリ素子１１３、トランジスタ１１４を有する。図示しないが、書き込み歩留まりを向上させるためにメモリ素子と並列に容量を接続してもよい。複数のメモリセルがそれぞれ有するトランジスタ１１４は、ワード線１１０、ビット線１１１に電気的に接続されている。ワード線１１０、ビット線１１１はそれぞれ１本だけ選択され、選択されたワード線と選択されたビット線が交わる位置にあるメモリセルが選択される。ワード線１１０によって選択された行に属するトランジスタ１１４がオンし、そのうちビット線１１１によって選択された列に属するメモリセルに書き込み電圧が印加される。

メモリセルアレイに隣接して検査回路を設けているので、検査回路に用いるワード線およびビット線のどちらか一方または両方を、メモリセルアレイに用いるワード線およびビット線と兼用させることができる。図１ではビット線１１１を兼用している例を示している。検査回路に用いるワード線およびビット線はそれぞれ外部からの接続が可能なパッド１０８１、パッド１０８２に電気的に接続されている。

図２は、検査回路が有するメモリセル１１２２の一つを示した例である。メモリセル１１２２は、メモリ素子１１３、トランジスタ１１４、容量１１５を有する。トランジスタ１１４のゲートはワード線１１０に電気的に接続され、トランジスタ１１４のソース又はドレインの一方はビット線１１１に電気的に接続され、トランジスタ１１４のソース又はドレインの他方はメモリ素子の一方の電極に電気的に接続されている。ワード線およびビット線はそれぞれ外部からの接続が可能なパッド１０８１、パッド１０８２に電気的に接続されている。メモリ素子の他方の電極には配線を通して外部からの接続が可能なパッド１１６に電気的に接続されている。

メモリ素子の他方の電極に電気的に接続されるパッド１１６には接地電位又は固定電位が供給される。そして、パッド１０８１、パッド１０８２に電位を供給することにより、検査回路が有する複数のメモリ素子１１３のそれぞれに書き込みを行い、検査をすることができる。ここでは、パッド１０８２から電位を供給する例を示したが、昇圧回路１０７を用いてビット線１１１に電位を供給することもできる。この場合、ビット線１１１に供給された電位の大きさは、パッド１０８２を介して測定することができる。

このようにメモリセルアレイに隣接して検査回路を設けることで、メモリセルアレイが有するワード線およびビット線を検査回路に兼用でき、検査回路用に新たに設ける配線を減らすことができる。またメモリセルアレイが有するワード線およびビット線を検査回路に用いることにより、同時にメモリセルアレイが有するワード線およびビット線の導通を確認することができる。

なお、本実施の形態ではワード線を一列増やし、そこに検査回路を設けているが、それに限定されない。例えば、ビット線を一行増やし、そこに検査回路を設けても良いし、ビット線、ワード線の両方を増やして検査回路を設けても良い。

（実施の形態２）
メモリセルに隣接して検査回路を設けたＯＴＰメモリの他の例を図３に示す。図３は、図１で示したビット線に電気的に接続するパッド１０８２を設ける代わりに、昇圧回路の出力に電気的に接続されるパッド１０８３を設けた例である。

図３（ａ）は、ＯＴＰメモリ１０１のブロック図の例である。ＯＴＰメモリ１０１は、メモリセルアレイ１０２、検査回路１０３、パッド１０８１、パッド１０８３を有する。他に、コラムデコーダ１０４、ローデコーダ１０５、インターフェース１０６、昇圧回路１０７等を有する。パッド１０８３は昇圧回路の出力に電気的に接続されている。

検査回路１０３はメモリセルに隣接して設けられている。パッド１０８１は検査回路が有するワード線に電気的に接続されている。

図３（ｂ）は、図３（ａ）に示したＯＴＰメモリ１０１について、具体的な回路図を示した例である。メモリセルアレイ１０２および検査回路１０３は、それぞれ複数のメモリセル１１２１、メモリセル１１２２を有する。それぞれのメモリセル１１２１、メモリセル１１２２は、メモリ素子１１３、トランジスタ１１４を有する。図示しないが、書き込み歩留まりを向上させるためにメモリ素子と並列に容量を接続してもよい。複数のメモリセルがそれぞれ有するトランジスタ１１４は、ワード線１１０、ビット線１１１に電気的に接続されている。ワード線１１０、ビット線１１１はそれぞれ１本だけ選択され、選択されたワード線と選択されたビット線が交わる位置にあるメモリセルが選択される。ワード線１１０によって選択された行に属するトランジスタ１１４がオンし、そのうちビット線１１１によって選択された列に属するメモリセルに書き込み電圧が印加される。

メモリセルアレイに隣接して検査回路を設けているので、検査回路に用いるワード線を、メモリセルアレイに用いるワード線と兼用させることができる。図３ではビット線１１１を兼用している例を示している。検査回路に用いるワード線は外部からの接続が可能なパッド１０８１に電気的に接続されている。

そして、パッド１０８１に電位を供給し、また昇圧回路１０７を用いてビット線１１１に電位を供給することにより、検査回路が有する複数のメモリ素子１１３のそれぞれに書き込みを行い、検査をすることができる。この場合、ビット線１１１に供給された電位の大きさは、昇圧回路の出力に電気的に接続されたパッド１０８３を介して測定することができる。ここでは、昇圧回路１０７から電位を供給する例を示したが、パッド１０８３から直接電位を供給することもできる。

このようにメモリセルアレイに隣接して検査回路を設けることで、メモリセルアレイが有するワード線を検査回路に兼用でき、検査回路用に新たに設ける配線を減らすことができる。またメモリセルアレイが有するワード線およびビット線を検査回路に用いることにより、同時にメモリセルアレイが有するワード線およびビット線の導通を確認することができる。

（実施の形態３）
検査回路を有するＯＴＰメモリを用いて検査を行い、メモリ素子の不良の発生率を判定する例を示す。図１または図３で示した検査回路が有する複数のメモリ素子１１３それぞれに電圧を印加し、メモリ素子をショートさせる。メモリ素子１１３に印加する電圧は昇圧回路１０７または外部回路を用いて昇圧する。外部回路を用いる場合は、図１に示すパッド１０８２または図３に示すパッド１０８３に外部から直接電位を供給する。

ここでは、図３に示すＯＴＰメモリを用い、昇圧回路１０７を用いてメモリ素子１１３に印加する電圧を昇圧する。そして、昇圧回路の出力に電気的に接続されたパッド１０８３を介して、ビット線に供給される電位を測定する。

書き込み電圧を測定するときは、トランジスタ１１４が導通した状態となるようにパッド１０８１にゲート電位を供給する。

図４（ａ）は、検査回路が有する複数のメモリ素子に書き込み電圧を印加した様子であり、書き込み時間に対する書き込み電圧の測定例を示した図である。図４（ａ）の縦軸は書き込み電圧を表す。図４（ａ）の横軸は書き込み時間を表し、複数のメモリ素子に対して一定の間隔で書き込みを行った様子を示している。ここでは昇圧回路の出力電圧を測定し、書き込み電圧としている。実際には、パッドに印加された電圧はメモリ素子に到達するまでに配線抵抗等の影響で若干低下するので、図４（ａ）に示した書き込み電圧の値と実際にメモリ素子に印加された電圧の値とは若干異なる。書き込み時間は、一つのメモリ素子につき５００μｓとし、５０μｓの休止期間を経て次のメモリ素子へ書き込みを行なう。

図４（ａ）をみると、書き込みを開始し、書き込み電圧を増大させていくと、ある時点で書き込み電圧が急激に低下する様子がみられる。これはメモリ素子が有する両電極間の電圧がある値に達するとメモリ素子のシリサイド化が急速に進み、抵抗が低下するためである。この電圧がメモリ素子が有する両電極間のショートに必要な電圧、いわゆる書き込み電圧に相当する。書き込み開始からショートまで約１０μｓである。

図４（ａ）で示されるように、書き込み電圧は素子によってある程度のばらつきを有する。例えば００１で示される素子の書き込み電圧は８Ｖ程度であるのに対し、００２で示される素子においては６Ｖ以下で書き込みが完了している。このばらつきを示すのが図４（ｂ）に示す書き込み電圧に対するショート率の累積度数分布である。図４（ｂ）の縦軸はショート率の累積度数を表し、横軸は書き込み電圧を表す。図４（ｂ）は、ある２つの基板（基板Ｐと基板Ｑ）にそれぞれ形成されたＯＴＰメモリ対し、書き込み電圧の測定を行ない、その時の書き込み電圧の分布を累積度数分布で示したものである。なお、本測定では昇圧回路に入力する電圧を３．２Ｖとしたため、書き込み電圧の最低値は３．２Ｖとなる。

図４（ｂ）から、基板Ｐと基板Ｑでは累積度数分布の様子が大きく異なることがわかる。基板Ｐでは累積度数分布が概略直線上にプロットされている、すなわち概略直線であるのに対し、基板Ｑでは低電圧側で大きく裾を引いている形状を呈している。すなわち基板Ｑでは累積度数分布が概略直線上にプロットされておらず、大きく歪んでいて概略直線とみなすことができない。累積度数分布が概略直線上にプロットされている部分は正規分布であることを表す。累積度数分布が直線から外れてプロットされている部分は正規分布から外れていることを表す。これらのことから、基板Ｐでは書き込み電圧の分布が平均値を中心に正規分布に近い分布が為されているのに対し、基板Ｑでは書き込み電圧の分布が低電圧側に偏った分布を示し、正規分布に近い分布になっていないことを意味している。

これらの分布の違いが書き込み不良の発生にどのように影響しているかを示したのが図５である。図５は、ＯＴＰメモリに書き込みを行った測定例を示す図である。図５（ａ）は基板Ｐに形成されたＯＴＰメモリに書き込みを行ない、書き込みが成功したかどうかを調べたもの、図５（ｂ）は基板Ｑに形成されたＯＴＰメモリに対し同様のことを行ったものである。

基板Ｐでは図５（ａ）に示すように、書き込み電圧を印加した２２２７２個のメモリ素子は全て１回で書き込みができている。これに対し、基板Ｑでは図５（ｂ）に示すように、書き込みを行なった９７２８個のメモリ素子のうち、１回の書き込み電圧の印加、すなわち１回の書き込み命令で書き込みができたメモリ素子は９５７３個であり、３回の書き込み命令を送り書き込みできたメモリ素子は１１６個、１０回の書き込み命令を送り書き込みができたメモリ素子は７個、書き込みができなかったメモリ素子は１７個、初期ショートしたメモリ素子は８個、誤書き込みのメモリ素子は７個であった。

このように、基板Ｐと基板Ｑとでは明らかに書き込みの歩留まりに差が見られる。特に、書き込み電圧の累積度数分布が低電圧側に偏ることと書き込み不良の発生には強い相関があると考えられる。

不良が発生する素子は、メモリ素子の抵抗が正常な素子よりも低いと考えられる。抵抗が低いメモリ素子はピンホールなどの欠陥を有していたり、あるいは絶縁層となる酸化窒化シリコン層等の膜質が均一でなく局所的に抵抗の低い部分を有するため、低電圧でもショート（書き込み）しやすい。したがって、このようなメモリ素子を有する基板で前記測定を行なうと低電圧側に書き込み電圧が偏る結果となる。

また、このような低電圧でのショートが起こる素子は、各種の不良の要因となりえる。第一に、読み出し時において素子に印加される電圧でも書き込みが起こり、結果として初期ショートとして現れる不良、第二に、素子にリークが発生するため、書き込みを行なっても、リークの発生により、メモリに充分な電圧を印加できず、メモリ素子をショートさせられない、もしくは長時間印加されるため、結果として書き込みが複数回必要となる不良、第三に、ショートした場合でも、その時の電圧が低いため充分にシリサイド化せずに中途半端に抵抗が下がるため、結果として中途半端なショートが発生する不良の要因となるおそれがある。

初期ショートおよび誤書き込みはどちらも読み出し動作時に印加される電圧で書き込みがされるのが原因である。初期ショートは最初のデータ読み出し時に発生する。誤書き込みは書き込み期間中に発生する。本実施の形態において、書き込み期間中に書き込みを行なわないメモリ素子には読み出し動作を行っているため、初期ショートおよび誤書き込みは、書き込み電圧が極端に低いメモリ素子において読み出し時にショートが発生することが原因と考えられる。メモリ素子を構成する膜の膜質のばらつき等によりあるメモリ素子は初期ショートが発生し、またあるメモリ素子は複数回書き込みや中途半端なショートが発生すると考えられる。

書き込み失敗（ＮＧ）というのは、書き込み時に中途半端なショートが発生し読み出しができなくなった状態、もしくはリーク電流があるために、メモリ素子に書き込みに充分な電圧が印加できない状態であると推測される。ここで、読み出しができなくなった状態とはショートしたにもかかわらずデータ１として読み出しができない状態を指す。ショート後のメモリ素子の抵抗がリファレンスの抵抗よりも高いとデータ０のままになる場合がある。

中途半端なショートの発生は以下のように説明される。図４（ａ）に示すように、メモリ素子に印加される電圧は書き込み命令開始後（書き込み電圧の印加開始後）から昇圧回路によってある期間を以て昇圧される。このとき、書き込みに必要な電圧、すなわち書き込み電圧が極端に低いメモリ素子では、充分に昇圧されないうちにショートが発生する。この場合、図２に示す容量１１５に蓄積される電荷はシリサイド化に必要な電荷に足りずに中途半端な反応で終わってしまう。

これらの不良の発生に共通しているのが、書き込み電圧が極端に低い状態でメモリ素子にショートが起こるという現象である。したがって、書き込み電圧が極端に低い素子を多く有している場合は、それだけ書き込み不良が発生しやすいと言える。逆に、書き込み電圧の累積度数分布の傾きが概略直線で異常値がない場合には、書き込み不良が発生しにくいと言える。そのため、このような不良の要因を減らすためにも累積度数分布を測定し、低電圧側に分布が偏る基板を排除する方法は有効である。

このようにして、累積度数分布の結果から不良素子の発生率が低いか高いかを評価することができる。図４（ｂ）に示す基板Ｐのように、累積度数分布が直線上にプロットされているもの、すなわち概略直線であるものは不良素子の発生率が低い傾向がみられる。また図４（ｂ）に示す基板Ｑのように、累積度数分布が概略直線でないもの、すなわち歪んでいるものは、不良素子の発生率が高い傾向がみられる。従って、検査回路が有するメモリ素子の書き込み電圧に対するショート率を測定し、累積度数分布で表したときに、その形状が概略直線であれば、検査回路が有する複数のメモリ素子は不良の発生率が低いと判定することができる。ここで概略直線とは、概略直線上にプロットされているものであり、多少の歪みはあるがほぼ直線とみなせる形状をいう。

逆に、検査回路が有する複数のメモリ素子の不良の発生率が高ければ、メモリセルアレイが有する複数のメモリ素子についても不良の発生率が高いと予測される。このように不良の発生率が高いと予測されたＯＴＰメモリは検査工程において取り除かれる。その結果、不良の発生率が低いＯＴＰメモリを提供することができる。

なお、前述のように本実施の形態で示した例では昇圧回路の出力電圧を測定し、書き込み電圧としているため、パッドに印加された電圧はメモリ素子に到達するまでに配線抵抗等の影響で若干低下することにより実際に素子に印加される電圧と異なる。しかし、本実施の形態におけるメモリ素子の検査では、電圧に対するショート率の累積度数分布の形状が概略直線に沿っているかを調べることができれば良いので、昇圧回路の出力を素子に印加される電圧とみなしても問題はない。

（実施の形態４）
検査回路を測定した結果、累積度数分布の形状が図４（ｂ）の基板Ｐに示すように概略直線であるＯＴＰメモリにおいては、この累積度数分布を用いてメモリ素子の書き込みに必要かつ十分な電圧の値を推定することができる。

具体的には累積度数分布が概略直線である、すなわち概略直線上にプロットされるものに関して、図６に示すとおりその直線を延ばすことにより、書き込み不良が容認できるレベルでの必要かつ十分な書き込み電圧を求めることが可能となる。図６の縦軸はショート率の累積度数を表し、横軸は書き込み電圧を表す。先ず、累積度数分布に示される概略直線のプロット上に、そのプロットに沿うように直線を引く。例えば書き込み不良が容認できるレベルをショート率の累積度数で９９．９９９９％と設定した場合、累積度数分布のプロット上に引いた直線を延ばしてゆき、この直線から累積度数９９．９９９９％のときの書き込み電圧を求める。図６に示した測定例では、累積度数９９．９９９９％のときの書き込み電圧は約９．３Ｖと求められる。

このようにして、検査回路を測定した結果得られた累積度数分布から、メモリ素子の書き込みに必要かつ十分な書き込み電圧の値を推定することができる。そして、書き込み電圧を供給する昇圧回路の能力をこの必要かつ十分な書き込み電圧の値に合わせこむことによって、メモリ素子の書き込みに最適な書き込み電圧を設定することができる。その結果、無駄な昇圧による消費電力を削減することが可能となる。

昇圧回路の能力をこの必要な書き込み電圧の値に合わせこむ方法を以下に示す。図７（１）は昇圧回路の回路図を示す。図７（２）は図７（１）で示した昇圧回路の容量（９００７〜９０１１）のレイアウト図を示す。

図７（１）に示す昇圧回路は、ダイオード９００１〜９００６、中段の容量９００７〜９０１１、最終段の容量９０１２を有する。中段の容量は、一端がダイオードの出力に電気的に接続され、他端がクロック信号（ＣＬＫ）またはクロックの反転信号（ＣＬＫＢ）に電気的に接続される。ダイオード９００１の入力側には入力端子（Ｖｉｎ）が電気的に接続される。ダイオード９００６の出力側には出力端子（Ｖｏｕｔ）が電気的に接続される。

昇圧回路は、ダイオードと該ダイオードの出力に電気的に接続される容量とを複数組有する。具体的には、ダイオード９００１と中段の容量９００７、ダイオード９００２と中段の容量９００８、ダイオード９００３と中段の容量９００９、ダイオード９００４と中段の容量９０１０、ダイオード９００５と中段の容量９０１１、の５組を有する。中段の容量９００７〜９０１１の他端には、ＣＬＫが入力される配線またはクロックの反転信号（ＣＬＫＢ）が入力される配線が電気的に接続される。隣り合う中段の容量には互いに異なるクロック信号（ＣＬＫ）またはクロックの反転信号（ＣＬＫＢ）が入力される。図７（１）では、中段の容量９００７、９００９、９０１１にクロック信号（ＣＬＫ）が入力され、中段の容量９００８、９０１０にクロックの反転信号（ＣＬＫＢ）が入力される。

図７（１）で示す昇圧回路の動作は以下の通りである。ダイオード９００１の出力と中段の容量９００７とを電気的に接続する部分の電位は、クロック信号（ＣＬＫ）が低電位から高電位になるたびに、入力端子（Ｖｉｎ）から入力された信号がクロック信号（ＣＬＫ）の振幅の分だけ昇圧されてダイオード９００２に入力される。このときのダイオード９００２の先の電位はダイオードのしきい値分低下した電位まで上昇する。クロック信号（ＣＬＫ）が高電位から低電位になるとダイオード９００１の出力と中段の容量９００７とを電気的に接続する部分の電位は入力端子（Ｖｉｎ）の電位に戻るが、ダイオード９００２の先の電位はダイオード９００２があるためその電位は低下しないで保持される。ダイオード９００２の出力と中段の容量９００８とを電気的に接続する部分の電位は、クロックの反転信号（ＣＬＫＢ）が低電位から高電位になるたびに｛（入力端子（Ｖｉｎ）の電位）＋（クロック信号（ＣＬＫ）の振幅）−（ダイオード９００２のしきい値電圧）｝からクロックの反転信号（ＣＬＫＢ）の振幅の分だけ昇圧されてダイオード９００３に入力される。クロックの反転信号（ＣＬＫＢ）が高電位から低電位になるとダイオード９００２の出力と中段の容量９００８とを電気的に接続する部分の電位は｛（入力端子（Ｖｉｎ）の電位）＋（クロック信号（ＣＬＫ）の振幅）−（ダイオード９００２のしきい値電圧）｝に戻るが、ダイオード９００３の先の電位はダイオード９００３があるためその電位は低下しないで保持される。以下同様に、ダイオードと中段の容量の組み合わせが１つ増える毎に出力電位は階段状に上昇する。昇圧の基本単位となる、ダイオードと中段の容量の組み合わせを「段」と表記する。図７（１）に示す昇圧回路は５段の昇圧回路である。

図７（２）は、中段の容量９００７〜９０１１のいずれか一つのレイアウト図の例を示す。他の中段の容量も同様に形成される。図７（２）に示される中段の容量９０２０は、容量を活性層と一体にまたは同じ層に形成された半導体層と、ゲート間の絶縁膜を用いて形成したものである。中段の容量９０２０は、半導体層９０１５の直上にゲート９０１６が形成された容量を複数有している。半導体層９０１５とゲート９０１６が重なる部分が容量として機能する。半導体層９０１５とゲート９０１６はコンタクトホールを通して配線と電気的に接続される。このような半導体層を用いた容量はドープする不純物元素の極性によって極性が付与されることになる。Ｎ型を付与する不純物元素をドープした場合は活性層の側が負になるようにクロック信号（ＣＬＫ）もしくはクロックの反転信号（ＣＬＫＢ）と電気的に接続し、ゲートの側はダイオードと電気的に接続するとよい。

中段の容量が有する複数の容量の一部を、レーザーを用いて切断することで出力電圧を調整することができる。例えば、９０１３、９０１４で示した線の部分を切断することにより、容量を削減することができる。この容量の調整は、中段の容量９００７〜９０１１のいずれか一つもしくは複数、または全部において行うことができる。昇圧１段ごとの電圧上昇のバランスを考えると、中段の容量は全部一律になるように切ったほうが望ましいが、必ずしもそれに限定されない。

このようにして、実際にメモリ素子の書き込みに使う電圧の値を調整することにより、メモリ素子の書き込みに最適な電圧を設定することができる。これにより、メモリ素子の書き込みの際に必要以上に大きな電圧を印加して消費電力が増大することを抑制することができる。その結果、消費電力を低減することができる。

（実施の形態５）
昇圧回路の能力をこの必要な書き込み電圧の値に合わせこむ方法を以下に示す。図８（１）は昇圧回路の回路図を示す。図８（２）は、図８（１）で示した昇圧回路の所定の段に電気的に接続する配線と、出力端子（Ｖｏｕｔ）に電気的に接続する配線との間に設けられた接合素子９１１３〜９１１７のいずれか一つのレイアウト図を示す。他の接合素子も同様である。

図８（１）に示す昇圧回路は、ダイオード９１０１〜９１０６、中段の容量９１０７〜９１１１、最終段の容量９１１２を有する。中段の容量は、一端がダイオードの出力に電気的に接続され、他端がクロック信号（ＣＬＫ）またはクロックの反転信号（ＣＬＫＢ）に電気的に接続される。ダイオード９１０１の入力側には入力端子（Ｖｉｎ）が電気的に接続される。ダイオード９００６の出力側には出力端子（Ｖｏｕｔ）が電気的に接続される。接合素子９１１３〜９１１７は、昇圧回路の所定の段に電気的に接続する配線と、出力端子（Ｖｏｕｔ）に電気的に接続する配線との間に設けられている。接合素子９１１３〜９１１７は絶縁体を有している。初期段階では、接合素子９１１３〜９１１７が有する絶縁体により昇圧回路の所定の段に電気的に接続する配線と、出力端子（Ｖｏｕｔ）に電気的に接続する配線とは絶縁されている。昇圧回路の能力を調整する段階において、接合素子９１１３〜９１１７のいずれかが有する絶縁体を除去し、昇圧回路の所定の段に電気的に接続する配線と、出力端子（Ｖｏｕｔ）に電気的に接続する配線とを導通されることができる。

昇圧回路の段数を減らすことで出力電圧を調整することができる。具体的には、昇圧回路の最終段と出力端子（Ｖｏｕｔ）とを電気的に接続する配線９１２０をレーザーを用いて切断し、累積度数分布を用いて求めたメモリ素子の書き込みに最適な電圧が出力できるように、昇圧回路の所定の段に電気的に接続する配線と、出力端子（Ｖｏｕｔ）に電気的に接続する配線とを、レーザーを用いて接続する。例えば、図８（２）において、９１１８の場所にレーザーを照射し、昇圧回路の所定の段に電気的に接続する配線と、出力端子（Ｖｏｕｔ）に電気的に接続する配線との間の絶縁体を除去することで配線同士を接続することができる。

本実施例では、アンチヒューズ型のＯＴＰメモリを具備する半導体装置の製造方法について、図９乃至図１３を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置を製造する本実施例を示す。論理回路部１５５０は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子によりメモリセルが構成される。また複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子により検査回路用のメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つの薄膜トランジスタ及び１つのメモリ素子、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。検査回路用のメモリセルは通常のメモリセルとほぼ同じ工程を経てほぼ同じ構造に形成されるので、ここでは図示しない。なお本実施例における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。

なお本実施例において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。

まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。支持基板１５０１としてはガラス基板を用いる。また、金属層１５０２としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。

次に、金属層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層１５０２表面を酸化して形成してもよいし、酸素プラズマで金属層１５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層１５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層１５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。また、剥離層（ここでは金属層１５０２）と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。本実施例では、下地絶縁層として酸化窒化シリコンを１００ｎｍ、金属層としてタングステンを３０ｎｍ積層したものを用いる（図９（Ａ））。

次に、金属層１５０２上に第１絶縁層１５０３を形成する。第１絶縁層１５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層１５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ_４、ＮＨ_３、及びＮ_２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ_４、及びＮ_２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。本実施例では、第１絶縁層として、窒化酸化シリコンを５０ｎｍ、酸化窒化シリコンを１００ｎｍ積層したものを用いる（図９（Ｂ））。

次に、第１絶縁層１５０３上に半導体層１５７０を形成する。半導体層１５７０は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層１５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。

また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ_４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ_４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ^２〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１ＭＷ／ｃｍ^２〜１０ＭＷ／ｃｍ^２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。本実施例では、アモルファスシリコンを第１絶縁層の上に６６ｎｍ積層し、レーザ照射を行なって結晶化を行なう（図９（Ｃ））。

なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。本実施例では、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する（図９（Ｄ））。

半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７６を得る（図９（Ｅ））。さらに、ｎチャネルトランジスタとする領域の半導体層にチャネル領域を形成するために、追加で低濃度の不純物元素を添加してもよい。本実施例では、ｐチャネルトランジスタとする領域の半導体層をレジストマスク１５７７で覆いボロンを添加する（図１０（Ａ））。

次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層１５７８を形成する。第２絶縁層１５７８はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層１５７８は、後に形成される薄膜トランジスタのゲート絶縁層（ＧＩ膜）として機能する。本実施例では、第２絶縁層１５７８として酸化窒化シリコンを１０ｎｍ積層したものを用いる（図１０（Ｂ））。

なお、後に容量とする領域の半導体層（１５７４、１５７５）を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルでアシスト容量として用いる領域にはＰ型を与える不純物元素を添加すると好ましい。なお、容量とする領域以外はレジストマスク１５７９〜１５８１で覆っておけばよい（図１０（Ｃ））。

次に、第２絶縁層上にゲート電極１５０４、ゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、容量電極１５０８及びメモリ素子の下部電極となる第１の電極１５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８及び第１の電極１５０９を得る。

ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極１５０４〜１５０７、及び第１の電極１５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施例では、窒化タンタル３０ｎｍ、タングステン３７０ｎｍを積層したものを用いる（図１０（Ｄ））。

次に、ｐチャネルトランジスタとする領域及び容量とする領域を覆うようにレジストマスク１５８２〜１５８４を形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、Ｎ型を付与する不純物元素又はＰ型を付与する不純物元素を用いることができる。Ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。本実施例では、ｎチャネルトランジスタとする領域の半導体層にリンを１×１０^１５／ｃｍ^３〜１×１０^１９／ｃｍ^３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する（図１０（Ｅ））。

次に、レジストマスクを除去して、ｎチャネルトランジスタとする半導体層および容量となる領域を覆うようにレジストマスク１５８５〜１５８７を形成し、ｐチャネルトランジスタとする領域の半導体層となる領域にゲート電極１５０４をマスクとして不純物元素を導入することによりＰ型を示す不純物領域を形成する。Ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネルトランジスタとする領域の半導体層にボロン（Ｂ）を１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによって、Ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネルトランジスタとする領域の半導体層に自己整合的にチャネル形成領域１５１６、及び一対のｐ型不純物領域１５１４が形成される。ｐ型不純物領域１５１４は、ソース領域又はドレイン領域として機能する。同様に、容量となる領域の半導体層にも自己整合的に不純物濃度の異なるｐ型不純物領域１５１５、１５１７が形成される。（図１１（Ａ））。

次に、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の側面にサイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１を形成する。サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１の作製方法としては、まず、第２絶縁層、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層１５８８を形成する。本実施例では、酸化窒化シリコンを１００ｎｍとＬＴＯ２００ｎｍの積層構造を用いる（図１１（Ｂ））。次に、第３絶縁層１５８８を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。なお、サイドウォール絶縁層１５１０の形成と同時に、第２絶縁層１５７８の一部をエッチングして除去する。第２絶縁層１５７８の一部が除去されることによって、ゲート電極１５０４〜１５０７及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２絶縁層の一部が除去されることによって、容量電極１５０８の下方、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する（図１１（Ｃ））。

次に、ｐチャネルトランジスタとする半導体層及び容量とする領域を覆うようにレジストマスク１５８９〜１５９１を形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。本実施例では、ｎチャネルトランジスタとする領域の半導体層にリン（Ｐ）を１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域及びｎ型不純物領域を形成する。その結果、ｎチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１５１８とが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９は、サイドウォール絶縁層１５１０の下方に形成される（図１１（Ｄ））。

なお、ここでは、ｎチャネルトランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネルトランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタ及びｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。特に、ゲート絶縁層（ＧＩ膜）が薄い場合、具体的には１０ｎｍ以下の場合にはｐチャネルトランジスタの耐圧を向上させるためにＬＤＤ構造とすることが好ましい。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層１５２２は、例えばプラズマＣＶＤ法により得られる酸化窒化シリコン層を用いる。ここでは、水素を含む第４絶縁層１５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層１５２２は、層間絶縁層の１層目である。本実施例では、第４絶縁層として酸化窒化シリコンを５０ｎｍ積層し、５５０℃４時間の熱処理で不純物元素の活性化処理及び水素化処理を行なう（図１１（Ｅ））。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層１５２３を形成する。第５絶縁層１５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層１５２３の膜厚は３００ｎｍ〜８００ｎｍとする。本実施例では、第５絶縁層として窒化酸化シリコンを１００ｎｍ、酸化窒化シリコンを６００ｎｍ積層し、さらに４１０℃１時間の熱処理を行なう（図１２（Ａ））。

次に、第５絶縁層１５２３上にレジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口１５２１を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口１５２１の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口１５２１の直径を２μｍとする（図１２（Ｂ））。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、メモリ素子として用いる半導体膜層、すなわちアモルファスシリコン層と酸化窒化シリコン層を積層形成する。本実施例では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍのアモルファスシリコン層と、膜厚６ｎｍの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口１５２１と重なるアモルファスシリコン層及び酸化窒化シリコン層の積層１５２４を形成する。アモルファスシリコン層及び酸化窒化シリコン層の積層１５２４は、メモリ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する（図１２（Ｃ））。

次に、レジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール１５９２ａ〜ｊ、ゲート電極に達するコンタクトホール１５９３ａ〜ｅ、第１の電極１５０９に達する第２の開口１５９４をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する（図１３（Ａ））。

次に、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極１５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極１５０９表面を洗浄する。

次に、メモリ素子の上部電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施例では、メモリ素子の下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチヒューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。

次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、導電層１５２６、導電層１５２７、導電層１５２８、導電層１５３１、導電層１５３２、選択トランジスタのビット線となる配線１５２９、ワード線となる配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、半導体記憶回路部の第２の電極１５４０及び第３の電極１５４１、アンテナ部の容量の電極となる配線１５３３、配線１５３４、アンテナ部の第４の電極１５４２を形成する。第２の電極１５４０は第１の開口１５２１と重なりメモリ素子の上部電極となり、さらに、アシスト容量の電極の一端となる半導体層１５７４と電気的に接続する。また、第３の電極１５４１は、第２の開口１５９４と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する（図１３（Ｂ））。検査回路が有するビット線に電気的に接続されるパッドは、ビット線となる配線１５２９を延在した位置に該配線１５２９と同時に形成される。検査回路が有するワード線に電気的に接続されるパッドは、ワード線となる配線１５３０を延在した位置に該配線１５３０と同時に形成される。

本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の選択トランジスタとなる薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。ここでは、論理回路部１５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、半導体記憶回路部１５５２に設けられた薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０、アンテナ部１５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネルトランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。

次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁層１５４３を形成する。第６絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層１５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナは論理回路部１５５０及び半導体記憶回路部１５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層１５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部と重ならないように配置できるため、第６絶縁層１５４３は特に設けなくともよい。

次に、レジストマスクを形成し、選択的に第６絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口１５９５を、第４の電極１５４２に達する第４の開口１５９６を形成する。そして、エッチング後にレジストマスクを除去する（図１３（Ｃ））。

次に、第６絶縁層１５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線１５４４と、アンテナの下地層１５４５を形成する。なお、ここでの引出配線１５４４及び下地層１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層１５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。引き出し配線１５４４は陰極として接地電源に接続される。

次に、アンテナ下地層１５４５上にアンテナ１５４６を形成する。アンテナ１５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している（図１３（Ｄ））。

本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタ及びアンテナとを形成することができる。

次に、剥離を行って金属層１５０２及び支持基板１５０１を除去する。剥離は、金属酸化物層内、第１絶縁層１５０３と金属酸化物層の界面、又は金属酸化物層と金属層１５０２との界面で生じさせることができ、比較的小さな力で半導体装置となる第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことができる。また、金属層１５０２及び支持基板１５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。

次に、複数の半導体装置が形成された１枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。

次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。

以上の工程を経た半導体装置のメモリは、本発明の一態様に係る検査回路を具備する半導体装置とすることにより、検査段階で不良を排除することができる。また、論理回路１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４とを同一基板上で作りこむことで、データの書き込みまたは読み出しの際の誤動作を少なくすることができる。

本実施例では、本発明の一態様に係るＯＴＰメモリの書き込み動作、読み出し動作に関して、図面を基に説明する。

図１４は、メモリセルおよびその駆動に必要な回路をモジュール化したブロック図である。図１４に示すように、ＯＴＰメモリ３０００は、メモリセルアレイ３００１、コラムデコーダ３００２、ローデコーダ３００３、アドレスセレクタ３００４、セレクタ３００５、読み出し／書き込み回路３００６および昇圧回路３００７、検査回路３０１０等を有する。ここで、メモリセルアレイ３００１は、マトリクス状に配置された複数のメモリセルから構成される。

続いて、ＯＴＰメモリ３０００の動作について説明する。ＯＴＰメモリ３０００には、動作信号としてリードイネーブル（ＲＥ）、ライトイネーブル（ＷＥ）、アドレス（ａｄｄｒｅｓｓ）、昇圧クロック（ｃｐ＿ｃｌｋ）が入力され、電源として昇圧入力電圧Ｖｉｎが供給される。なお、特に図示していないが、動作電源としてＶＤＤ、ＧＮＤなど、回路を駆動させるために必要な電源も供給される。

ＲＥ、ＷＥはセレクタ３００５に入り、メモリの動作を決定する。一例として、ＲＥがアクティブで、ＷＥが非アクティブの場合、読み出し動作が行われる。また、ＷＥがアクティブで、ＲＥが非アクティブの場合、書き込み動作が行われる。ＷＥ、ＲＥともに非アクティブの場合は、待機状態となる。

書き込み動作を行う場合は、昇圧イネーブル（ＣＰＥ）を発行し、それを昇圧回路動作の条件としてもよい。これにより、書き込みを行なわないときの昇圧回路の不必要な動作を止めることができ、消費電流の抑制をより効果的に行うことができる。また、書き込み動作または読み出し動作を行う場合に、コントロール（ｃｏｎｔｒｏｌ）を発行し、それをアドレスセレクタ３００４に入力することとすれば、待機状態のときにデコーダが駆動することによる誤動作を防ぐことができる。

ａｄｄｒｅｓｓは、アドレスセレクタ３００４を介して分岐され、コラムデコーダ３００２およびローデコーダ３００３に入る。コラムデコーダ３００２およびローデコーダ３００３は、それぞれ複数のデコーダからなり、ａｄｄｒｅｓｓの値の組み合わせによって、それぞれ１つだけ駆動する。そして、駆動したデコーダの組み合わせによって、メモリセルアレイ３００１の中から書き込みもしくは読み出しを行なうメモリセルが一意に定まる。前述したように、書き込みも読み出しも行なわない状態のときは、セレクタ３００５が発行するｃｏｎｔｒｏｌにより、デコーダに入る信号を非アクティブにしてデコーダが選択されないようにする。

コラムデコーダ３００２に接続された読み出し／書き込み回路３００６は、セレクタ３００５が発行する選択信号（ｓｅｌｅｃｔ）により、内部の読み出し回路または書き込み回路のどちらかを駆動する。書き込み状態のときには、書き込み回路が、読み出し状態のときには、読み出し回路が、それぞれ駆動するようにすればよい。読み出し回路は、アクセスしたメモリセルの状態からデータ「０」もしくはデータ「１」を読み取り、それをデータ出力（ＯＵＴＰＵＴ）として出力する。

昇圧回路３００７は、セレクタ３００５が発行するＣＰＥがアクティブであるときに外部からの入力信号であるｃｐ＿ｃｌｋによって動作し、外部から印加される電源Ｖｉｎを増幅してＶｏｕｔとして出力する。Ｖｏｕｔはセレクタ３００５に入り、セレクタ３００５は、回路が書き込み動作を行っているときに、それぞれコラムデコーダ３００２の電源（Ｖｃｏｌｄｅｃ）、ローデコーダ３００３の電源（Ｖｒｏｗｄｅｃ）として印加する。

昇圧回路３００７の構成としては、実施の形態４、５で示したような回路を用いることができる。

本実施例では、本発明の一態様に係るＯＴＰメモリを搭載した半導体装置に関して、図面を基に説明する。

本実施例における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施例における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。

本実施例における半導体装置について、図１５を基に説明する。ここで、図１５は、本実施例における半導体装置の構成を示すブロック図である。

図１５に示すように半導体装置３００は、ＲＦ回路３０１、クロック生成回路３０２、ロジック回路３０３、およびアンテナ部３１８におけるアンテナ３１７等により構成されている。なお、図１５には示していないが、半導体装置３００は、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施例ではいずれの方式でも適用することができる。

次に各回路の構成について説明する。ＲＦ回路３０１は電源回路３０４と、復調回路３０５と、変調回路３０６と、を有する。また、クロック生成回路３０２は、分周回路３０７と、カウンタ回路３０９と、基準クロック生成回路３１９と、を有する。また、ロジック回路３０３は、演算処理を行う機能を有し、コントローラ３１３と、ＣＰＵ（中央演算装置ともいう）３１０と、記憶回路３１１と、記憶回路３１２と、を有する。

また、コントローラ３１３は、ＣＰＵインターフェース３１４と、ＲＦインターフェース３１５と、メモリコントローラ３１６と、を有する。

また、ＲＦ回路３０１において、電源回路３０４は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。また復調回路３０５は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７から送信信号として送信される。

次に本実施例における半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に出力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介して記憶回路３１１、記憶回路３１２に対するアクセスが行われる。

そして、ＣＰＵ３１０による演算処理、記憶回路３１１、記憶回路３１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路３０６で変調され、アンテナ３１７から外部の通信装置に送信される。

本実施例では、本発明の一態様に係るＯＴＰメモリを半導体装置の記憶回路３１１、記憶回路３１２、またはその他の記憶回路として搭載することができる。本発明の一態様に係るＯＴＰメモリを搭載することにより、より高い信頼性を確保した半導体装置を提供することができる。

なお、本実施例は、他の実施例、実施の形態と適宜組み合わせることができる。

１０１ＯＴＰメモリ
１０２メモリセルアレイ
１０３検査回路
１０４コラムデコーダ
１０５ローデコーダ
１０６インターフェース
１０７昇圧回路

Claims

ＯＴＰメモリの検査方法であって、
前記ＯＴＰメモリは、メモリセルアレイと検査回路を有し、前記メモリセルアレイは複数の第１のメモリ素子を有し、前記検査回路は複数の第２のメモリ素子を有し、
前記複数の第２のメモリ素子それぞれに第１の電圧を印加し、前記複数の第２のメモリ素子のそれぞれをショートさせ、
前記複数の第２のメモリ素子がショートしたときの第２の電圧を測定し、前記第２の電圧に対するショート率を累積度数分布で表し、
前記累積度数分布が概略直線であるか否かを判定することを特徴とするＯＴＰメモリの検査方法。
ＯＴＰメモリの検査方法であって、
前記ＯＴＰメモリは、メモリセルアレイと検査回路を有し、前記メモリセルアレイは複数の第１のメモリ素子を有し、前記検査回路は複数の第２のメモリ素子を有し、
前記複数の第２のメモリ素子それぞれに第１の電圧を印加し、前記複数の第２のメモリ素子のそれぞれをショートさせ、
前記複数の第２のメモリ素子がショートしたときの第２の電圧を測定し、前記第２の電圧に対するショート率を累積度数分布で表し、
前記累積度数分布が概略直線であるか否かを判定し、
前記累積度数分布が概略直線でないと判定されたＯＴＰメモリを検査工程において取り除くことを特徴とするＯＴＰメモリの検査方法。
ＯＴＰメモリの作製方法であって、
前記ＯＴＰメモリは、メモリセルアレイと検査回路を有し、前記メモリセルアレイは複数の第１のメモリ素子を有し、前記検査回路は複数の第２のメモリ素子を有し、
前記複数の第２のメモリ素子それぞれに第１の電圧を印加し、前記複数の第２のメモリ素子のそれぞれをショートさせ、
前記複数の第２のメモリ素子がショートしたときの第２の電圧を測定し、前記第２の電圧に対するショート率を累積度数分布で表し、
前記累積度数分布の形状が概略直線であるＯＴＰメモリにおいて、前記累積度数分布を用いて前記複数の第１のメモリ素子の書き込み電圧を決定することを特徴とするＯＴＰメモリの作製方法。
メモリセルアレイと検査回路を有し、前記メモリセルアレイは複数の第１のメモリ素子を有し、前記検査回路は複数の第２のメモリ素子を有するＯＴＰメモリを搭載する半導体装置の作製方法であって、
前記複数の第２のメモリ素子それぞれに第１の電圧を印加し、前記複数の第２のメモリ素子のそれぞれをショートさせ、
前記複数の第２のメモリ素子がショートしたときの第２の電圧を測定し、前記第２の電圧に対するショート率を累積度数分布で表し、
前記累積度数分布が概略直線であるか否かを判定し、
前記累積度数分布が概略直線であると判定されたＯＴＰメモリを搭載することを特徴とする半導体装置の作製方法。
メモリセルアレイと検査回路を有し、前記メモリセルアレイは複数の第１のメモリ素子を有し、前記検査回路は複数の第２のメモリ素子を有するＯＴＰメモリを搭載する半導体装置の作製方法であって、
前記複数の第２のメモリ素子それぞれに第１の電圧を印加し、前記複数の第２のメモリ素子のそれぞれをショートさせ、
前記複数の第２のメモリ素子がショートしたときの第２の電圧を測定し、前記第２の電圧に対するショート率を累積度数分布で表し、
前記累積度数分布の形状が概略直線であるＯＴＰメモリにおいて、前記累積度数分布を用いて前記複数の第１のメモリ素子の書き込み電圧を決定し、
前記ＯＴＰメモリを搭載することを特徴とする半導体装置の作製方法。