本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、絶縁基板上等にシリコン薄膜を成膜し、活性層を形成してなる薄膜トランジスタにおいては、その構造から、ソース電極とドレイン電極の定義が困難であるため、ここでは、特別にソース電極、ドレイン電極の定義が必要な場合を除き、一方を第1の電極(一方の電極ともいう)、他方を第2の電極(他方の電極ともいう)と表記する。一般的に、Nチャネル型トランジスタにおいては、電位の低い側がソース電極、高い側がドレイン電極となり、Pチャネル型トランジスタにおいては、電位の高い側がソース電極、低い側がドレイン電極となるため、回路動作の説明において、ゲート・ソース間電圧等に関し記載のある場合には上記にしたがう。
(実施の形態1)
本実施の形態において、メモリ素子へデータを書き込むときと書き込まれたデータを読み出すときとで、メモリ素子の電極間に印加される電圧の極性を反転する構成を有するメモリセルについて説明する。
まず、本実施の形態のメモリセルの構成について図面を用いて説明する。
図1(A)に、本発明の実施形態のメモリセルの回路構成の模式図を示す。本実施形態のメモリセル100は、メモリ素子101、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路102、第1の配線103、第2の配線104、第3の配線105、とを有する。本実施の形態において、回路102は、第1のトランジスタ106と、第2のトランジスタ107と、を有している。また、本実施の形態において、第1のトランジスタ106、第2のトランジスタ107の極性はNチャネル型になるように設定する。なお、回路102の構成は図1(A)に示すものに限られない。
図1(A)に示す回路において、第1のトランジスタ106の第1の電極は第1の配線103と接続され、第1のトランジスタ106のゲート電極は第2の配線104と接続される。また、第1のトランジスタ106の第2の電極は、第2のトランジスタ107の第1の電極及びメモリ素子101の第1の電極108と電気的に接続される。また、第2のトランジスタ107のゲート電極は第3の配線105と接続され、第2のトランジスタ107の第2の電極は接地されている。また、メモリ素子101の第2の電極110は第3の配線105と接続される。
図1(B)にメモリ素子101の模式図を示す。本実施の形態において、メモリ素子101は、第1の電極108と、第1の電極108上に形成されたシリコン膜109と、シリコン膜109上に形成された第2の電極110とを少なくとも有する。図1(B)において、メモリ素子101の第1の電極108は図1(A)のA点側に配置され、第2の電極110はB点側に配置されるものとする。第1の電極108又は第2の電極110は、陽極又は陰極として機能し、電極間に所定の電圧を印加することによりシリコン膜109が第1の電極108又は第2の電極110とシリサイド反応する。シリサイド反応した領域においてはシリサイド化して導電性が変化した「シリサイド化後」の状態となる。従って、それぞれのメモリ素子において電圧の印加又は不印加を選択することによって、「シリサイド化後」又はシリコン膜がシリサイド化されない「初期状態」に対応した2値を記憶させることができる。
ここで、図1(B)に示すメモリ素子101の作製工程を説明する。
ここで、メモリ素子101の第1の電極108は絶縁表面を有する基板上に形成されている。絶縁表面を有する基板としては、ガラス基板、石英基板等を用いることができる。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。
まず、絶縁表面を有する基板上にスパッタ法等を用いて導電層を形成し、導電層をエッチングすることにより第1の電極108を形成することができる。第1の電極108は、膜厚100nm〜500nm程度で形成すればよい。
続いて、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて第1の電極108上にシリコン膜を形成し、シリコン膜を所望の形状にエッチングしてシリコン膜109を形成する。シリコン膜109として、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれかを用いることができる。また、シリコン膜の膜厚は10nm〜200nmとすればよい。例えば、プラズマCVD法を用いて100nmの膜厚を有するシリコン膜を成膜し、シリコン膜上にフォトマスクを用いてレジストマスクを形成し、選択的にシリコン膜をエッチングすることによりシリコン膜109を形成することができる。
続いて、シリコン膜109上にスパッタ法等を用いて導電層を形成し、導電層をエッチングすることにより第2の電極110を形成することができる。第2の電極110は、膜厚100nm〜500nm程度で形成すればよい。
以上のようにして、メモリ素子101を形成することができる。
本実施の形態において、第1の電極108と第2の電極110とは異なる材料を用いて形成する。異なる材料を用いることにより、第1の電極108とシリコン膜109との界面でのエネルギー障壁と、第2の電極110とシリコン膜109との界面でのエネルギー障壁とが異なるため、第1の電極108側からの電流の流れやすさと、第2の電極110側からの電流の流れやすさが異なる。よって、電極間に印加する電圧の極性によってシリコン膜109がシリサイド化するために必要な電圧値が異なる。
例えば、第1の電極材料としてタングステン(W)を用い、第2の電極材料としてチタン(Ti)を用いる場合について説明する。まず、Wからなる第1の電極を陽極、Tiからなる第2の電極を陰極とすると、Tiの仕事関数は小さいため、Tiからなる第2の電極とシリコン膜との界面でのエネルギー障壁が小さく、第2の電極からシリコン膜へ電子が注入されやすい。よって、電流が流れやすく、ジュール熱が発生しやすいため、例えば約2.5Vの電圧を印加することによりシリコン膜をシリサイド化させることができる。一方、第2の電極を陽極、第1の電極を陰極とすると、Wの仕事関数は大きいため、Wからなる第1の電極とシリコン膜との界面でのエネルギー障壁が大きく、第1の電極からシリコン膜へ電子が注入されにくい。よって、電流が流れにくく、ジュール熱が発生しにくいため、Tiを陰極とした場合に比べて高電圧の例えば約3.5Vの電圧を印加することによりシリコン膜をシリサイド化させることができる。
よって、第1の電極に3V、第2の電極に0Vの電圧が印加された場合にはシリコン膜とTiとのシリサイド反応が生じるが、第1の電極に0V、第2の電極に3Vの電圧が印加された場合にはシリコン膜とWとのシリサイド反応は生じない。
以下に、回路の動作方法について具体的に説明する。本実施の形態において、メモリ素子のA点側(第1の電極側)に例えばWなどの金属からなる電極が設けられ、B点側(第2の電極側)に例えばTiなどのシリサイド化しやすい金属からなる電極が設けられており、メモリ素子のA点側にHIGHレベル、B点側にLOWレベルの電圧値が印加された場合に、シリコン膜がシリサイド化するものとする。
まず、メモリセルにデータを書き込む際の回路動作について説明する。メモリセル100のメモリ素子101のシリコン膜をシリサイド化させる場合、書き込み時に、第1の配線103及び第2の配線104をHIGH(ハイ)レベルとして、第1のトランジスタ106のゲート電極にハイレベルの電圧値を印加して第1のトランジスタ106をオンする。また、第3の配線105をLOW(ロウ)レベルとして、第2のトランジスタ107のゲート電極にロウレベルの電圧値を印加して第2のトランジスタ107をオフする。これにより、A点の電位はHIGHとなり、B点の電位はLOWとなるため、メモリ素子101においてシリコン膜がシリサイド化し、メモリ素子はシリサイド化後の状態となる。なお、ここで選択されていないメモリセルはシリコン膜がシリサイド化されない初期状態とすることができる。
次に、メモリセルに書き込まれたデータを読み出す際の回路動作について説明する。
メモリ素子に書き込まれたデータを読み出す場合、第1の配線103を浮遊状態とし、第2の配線104をHIGH(ハイ)レベルとして、第1のトランジスタ106のゲート電極にハイレベルの電圧値を印加して第1のトランジスタ106をオンする。また、第3の配線105をHIGH(ハイ)レベルとして、第2のトランジスタ107のゲート電極にハイレベルの電圧値を印加して第2のトランジスタ107をオンする。
メモリ素子のシリコン膜がシリサイド化していない場合、A点の電位はLOWとなり、B点の電位はHIGHとなる。従って、第1のトランジスタ106を介して第1の配線103からLOWの電位が読み出され、メモリセルはシリコン膜がシリサイド化されない初期状態であることを判別することができる。
一方、メモリ素子のシリコン膜がシリサイド化している場合、A点の電位はLOWの電位より高くなり、第1のトランジスタ106を介して第1の配線103からA点の電位が読み出され、メモリセルはシリサイド化後の状態であることを判別することができる。
本実施の形態では、メモリ素子に書き込まれたデータを読み出す際に、電極間に印加する電圧の極性を書き込み時の極性と反転して、A点側にLOWレベル、B点側にHIGHレベルの電圧値を印加している。よって、シリコン膜がシリサイド化していないメモリ素子に書き込まれたデータを読み出す場合においてメモリ素子にHIGHレベルの電圧値を印加しても、シリコン膜と導電層とのシリサイド反応は生じず、メモリ素子にデータの書き込みは行われない。従って、同一の電圧値(ここではHIGHレベルの電圧値)を用いて、メモリ素子へのデータの書き込み及び読み出しを行うことができる。
本実施の形態では、メモリ素子を構成する第1の電極と第2の電極とを異なる材料を用いて形成するため、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させるという簡便な方法によって、同一の電圧値で書き込み及び読み出しを行うことが可能となる。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示すメモリセルを有する記憶装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変える回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。
なお、本実施の形態において、HIGHレベルの電圧値としては、第1の電極を陽極としたときにシリコン膜がシリサイド化する第1の電圧値と、第2の電極を陽極としたときにシリコン膜がシリサイド化する第2の電圧値と、の間の値とする。ここで、第1の電圧値は第2の電圧値より小さいものとする。このようにHIGHレベルの電圧値を設定することにより、メモリ素子のA点側にHIGHレベル、B点側にLOWレベルの電圧値が印加された場合にはシリコン膜と導電層とのシリサイド反応が生じるが、A点側にLOWレベル、B点側にHIGHレベルの電圧値が印加された場合にはシリコン膜と導電層とのシリサイド反応が生じない。なお、HIGHレベルの電圧値としては、第1の電圧値と第2の電圧値との間の値であれば特に限定されないが、好ましくは第1の電圧値と第2の電圧値との中間電圧値程度の電圧を印加するとよい。また、LOWレベルの電圧値としては、第1の電圧値及び第2の電圧値より低い電圧値であれば特に限定されない。
なお、メモリ素子101の第1の電極108又は第2の電極110の少なくとも一方は、シリコンとシリサイド反応する材料を用いた膜を用いて形成し、且つ、メモリ素子の第1の電極108と第2の電極110とは異なる材料を用いて形成する。シリコンとシリサイド反応する材料を用いた膜として、例えばTi、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料を含む単層膜、またはこれらの積層膜で形成することができる。なお、2つの電極のうち一方のみをシリコンとシリサイド反応する材料で形成する場合、もう一方の電極材料は特に限定されない。例えば、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成してもよい。
なお、メモリ素子の第1の電極108と第2の電極110の材料とは完全に異なっている必要はなく、同じ材料で電極を形成した場合に、第1の電極108とシリコン膜109の間の界面状態と、第2の電極110とシリコン膜109との界面状態とが異なっている場合も含む。つまり、第1の電極108とシリコン膜109との界面でのエネルギー障壁と、第2の電極110とシリコン膜109との界面でのエネルギー障壁とが異なっており、第1の電極108側からの電流の流れやすさと、第2の電極が110側からの電流の流れやすさとが異なっていればよい。
例えば、第1の電極108を形成した後、第1の電極108表面を酸化又は窒化することにより、第1の電極108とシリコン膜109との間に数nm程度の金属酸化膜又は金属窒化膜を形成してもよい。その場合、金属酸化膜又は金属窒化膜が形成されることにより第1の電極側からの電流は流れにくくなるため、第1の電極108にロウレベルの電圧値を印加し、第2の電極110にハイレベルの電圧値を印加した場合にシリコン膜をシリサイド化することができる。また、シリコン膜109表面を酸化又は窒化させることにより、シリコン膜109と第2の電極110との間に数nm程度の酸化シリコン膜又は窒化シリコン膜を形成してもよい。その場合、酸化シリコン膜又は窒化シリコン膜が形成されることにより第2の電極側からの電流は流れにくくなるため、第1の電極108にハイレベルの電圧値を印加し、第2の電極110にロウレベルの電圧値を印加した場合にシリコン膜をシリサイド化することができる。
なお、本実施の形態において、第1のトランジスタ106及び第2のトランジスタ107は、電流の流れを制御するスイッチとして機能するものであり、本実施の形態で用いることのできるスイッチはトランジスタに限られるものではない。電気的スイッチや機械的なスイッチなどが様々なものを用いることができ、電流の流れを制御できるものであれば特定のものに限定されない。例えば、スイッチとして、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、サイリスタなどを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることができる。
なお、本実施の形態では1つのメモリセルについて説明したが、本実施の形態のメモリセルを記憶装置として用いる場合、複数の第1の配線、第2の配線、及び第3の配線をマトリックス状に設け、それらの交点にそれぞれメモリセルを設ける構成とすることができる。例えば、図2に示すような構成とする。図2において、m本(mは2以上の整数)の第1の配線1−1〜1−mと、n本(nは2以上の整数)の第2の配線2−1〜2−nと、m本の第3の配線3−1〜3−mが設けられている。そして、それらの交点にそれぞれメモリセルが設けられている。各メモリセルは、メモリ素子と、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路とを有する。各メモリセルにおいて、それぞれ適宜「シリサイド化後」又は「初期状態」を記憶させることにより様々なデータを記憶することが可能な記憶装置として用いることができる。
(実施の形態2)
本実施の形態において、メモリ素子へデータを書き込むときと書き込まれたデータを読み出すときとで、メモリ素子の電極間に印加される電圧の極性を反転する構成を有するメモリセルについて説明する。具体的には、メモリ素子の電極間に印加される電圧の極性を反転する回路構成が実施の形態1に示すものとは異なる構成について説明する。
まず、本実施の形態のメモリセルの構成について図面を用いて説明する。
図3に、本発明の実施形態のメモリセルの回路構成の模式図を示す。本実施形態のメモリセル300は、メモリ素子101、書き込み時と読み出し時とでメモリセルに印加される電圧の極性を反転する回路301、第1の配線103、第2の配線104、第3の配線105、とを有する。本実施の形態において、回路301は、第1のトランジスタ302と、第2のトランジスタ303と、第3のトランジスタ304と、を有している。なお、メモリ素子101、第1の配線103、第2の配線104、第3の配線105については実施の形態1と同様のものを用いることができる。メモリ素子101は、図1(B)に示すようにA点側から順に第1の電極108、シリコン膜109、第2の電極110との積層構造を有する。また、本実施の形態において、第1のトランジスタ302と、第2のトランジスタ303と、第3のトランジスタ304の極性はNチャネル型になるように設定する。
なお、図3に示すメモリセルにおいて、第1のトランジスタ302の第1の電極は第1の配線103と接続され、第1のトランジスタ302のゲート電極は第2の配線104と接続されている。また、第1のトランジスタ302の第2の電極は、第3のトランジスタ304の第1の電極及びメモリ素子101の第1の電極108と電気的に接続されている。また、第3のトランジスタ304のゲート電極は第2のトランジスタ303の第1の電極と電気的に接続され、第3のトランジスタ304の第2の電極は接地されている。また、第2のトランジスタ303のゲート電極は第2の配線104と電気的に接続され、第2のトランジスタ303の第2の電極は第3の配線105と電気的に接続されている。また、メモリ素子101の第2の電極110は第3の配線105と接続されている。
次に、本実施の形態のメモリセルの動作について説明する。
まず、メモリセルにデータを書き込む際の回路動作について説明する。本実施の形態において、メモリ素子のA点側(第1の電極側)にシリサイド化しやすい金属が設けられ、メモリ素子のA点側にHIGHレベル、B点側にLOWレベルの電圧値が印加された場合に、シリコン膜がシリサイド化するものとする。
メモリセル300のメモリ素子101のシリコン膜をシリサイド化させる場合、書き込み時において、第1の配線103をHIGH(ハイ)レベル、第2の配線104をLOWレベルとして、第1のトランジスタ302のゲート電極にハイレベルの電圧値を印加して第1のトランジスタ302をオンし、第2のトランジスタ303のゲート電極にハイレベルの電圧値を印加して第2のトランジスタ303をオンし、第3のトランジスタ304のゲート電極にロウレベルの電圧値を印加して第3のトランジスタ304をオフする。これにより、A点の電位はHIGHとなり、B点の電位はLOWとなるため、メモリ素子101においてシリコン膜がシリサイド化してメモリ素子はシリサイド化後の状態となる。なお、ここで選択されていないメモリセルはシリコン膜がシリサイド化されない初期状態とすることができる。
次に、メモリセルに書き込まれたデータを読み出す際の回路動作について説明する。
メモリ素子に書き込まれたデータを読み出す場合、第1の配線103を浮遊状態とし、第2の配線104及び第3の配線105をHIGH(ハイ)レベルとして、第1のトランジスタ302のゲート電極にハイレベルの電圧値を印加して第1のトランジスタ302をオンし、第2のトランジスタ303のゲート電極にハイレベルの電圧値を印加して第2のトランジスタ303をオンし、第3のトランジスタ304のゲート電極にハイレベルの電圧値を印加して第3のトランジスタ304をオンする。
メモリ素子のシリコン膜がシリサイド化していない場合、A点の電位はLOWとなり、B点の電位はHIGHとなる。従って、第1の配線103からLOWの電位が読み出され、メモリセルはメモリ素子のシリコン膜がシリサイド化されない初期状態であることを判別することができる。
一方、メモリ素子のシリコン膜がシリサイド化している場合、A点の電位はLOWの電位より高くなり、第1の配線103からA点の電位が読み出され、メモリセルはシリサイド化後の状態であることを判別することができる。
本実施の形態では、メモリ素子に書き込まれたデータを読み出す際に、電極間に印加する電圧の極性を書き込み時の極性と反転して、A点側にLOWレベル、B点側にHIGHレベルの電圧値を印加している。よって、シリコン膜がシリサイド化していないメモリ素子に書き込まれたデータを読み出す場合においてメモリ素子にHIGHレベルの電圧値を印加しても、シリコン膜と導電層とのシリサイド反応は生じず、メモリ素子にデータの書き込みは行われない。従って、同一の電圧値(ここではHIGHレベルの電圧値)を用いて、メモリ素子へのデータの書き込み及び読み出しを行うことができる。
本実施の形態のメモリセル300は、第1の電極と第2の電極とが異なる材料を用いて形成されたメモリ素子101と、書き込み時と読み出し時とでメモリ素子に印加される電圧の極性を反転する回路301とを有することによって、同一の電圧値で書き込み及び読み出しを行うことが可能となる。
また、本実施の形態において、第2のトランジスタ303を設けることにより、第2のトランジスタ303がオンしたときのみ、メモリ素子101に電圧を印加することができる。従って、選択されていないメモリ素子に電圧が印加されるのを防ぐことができ、より精度よくメモリセルを動作させることが可能となる。
本実施の形態では、メモリ素子を構成する第1の電極と第2の電極とを異なる材料を用いて形成するため、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させるという簡便な方法によって、同一の電圧値で書き込み及び読み出しを行うことが可能となる。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示すメモリセルを有する記憶装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変えるための回路を形成する必要がないため、回路規模を大幅に削減することができ、装置を小型化することができる。
なお、本実施の形態において、第1のトランジスタ302、第2のトランジスタ303、及び第3のトランジスタ304は、電流の流れを制御するスイッチとして機能するものであり、本実施の形態で用いることのできるスイッチはトランジスタに限られるものではない。電気的スイッチや機械的なスイッチなどが様々なものを用いることができ、電流の流れを制御できるものであれば特定のものに限定されない。例えば、スイッチとして、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(MetalInsulatorMetal)ダイオード、MIS(MetalInsulatorSemiconductor)ダイオード、ダイオード接続のトランジスタなど)、サイリスタなどを用いることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることができる。
(実施の形態3)
本実施の形態では、上記実施の形態で示すメモリセルを有する半導体装置の作製工程の一例について図4、図5を用いて説明する。本実施の形態では、半導体装置の一例としてアンテナを介して外部と無線通信が可能な無線チップの作製工程について説明する。
まず、基板501上に剥離層となる金属層502を形成する。基板501としては、石英基板、ガラス基板などを用いることができる。特に、基板の一辺が1mを超える大面積化が可能なガラス基板は大量生産に適している。また、金属層502としては、スパッタ法により得られる30nm〜200nmのタングステン膜、窒化タングステン膜、またはモリブデン膜を用いることができる。
次いで、金属層502の表面を酸化させて酸化金属層(図示しない)を形成する。酸化金属層の形成方法は、純水やオゾン水を用いて表面を酸化して形成してもよいし、酸素プラズマで酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行って酸化金属層を形成してもよい。また、後の絶縁膜の形成工程で形成してもよい。この場合、絶縁膜として酸化シリコン膜や酸化窒化シリコン膜をプラズマCVD法で形成する際に、金属層502表面が酸化されて酸化金属層が形成される。
次いで、酸化金属層上に第1絶縁膜503を形成する。第1絶縁膜503としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)等の絶縁膜を用いる。代表的な一例は第1絶縁膜503として2層構造から成り、PCVD法によりSiH4、NH3、及びN2Oを反応ガスとして成膜される窒化酸化シリコン膜を50〜100nm、SiH4、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜を100〜150nmの厚さに積層形成する構造が採用される。また、第1絶縁膜503の一層として膜厚10nm以下の窒化シリコン膜(SiN膜)、或いは酸化窒化シリコン膜(SiNxOy膜(X>Y))を用いることが好ましい。また、窒化酸化シリコン膜と、酸化窒化シリコン膜と、窒化シリコン膜とを順次積層した3層構造を用いてもよい。ここでは下地絶縁膜として第1絶縁膜503を形成した例を示したが、特に必要でなければ設ける必要はない。
次いで、第1絶縁膜503上に半導体層を形成する。半導体層は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜した後、公知の結晶化処理(レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜上に第1のフォトマスクとしてレジストマスクを形成した後、所望の形状にパターニングして、半導体層を形成する。なお、プラズマCVD法を用いれば、第1絶縁膜と、非晶質構造を有する半導体膜とを大気に触れることなく連続的に積層することができる。この半導体膜の厚さは25〜80nm(好ましくは30〜70nm)の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(SiGe)合金などで形成すると良い。
また、非晶質構造を有する半導体膜の結晶化処理として連続発振のレーザを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
次いで、レジストマスクを除去する。次いで、必要があればTFTのしきい値を制御するために、微量な不純物元素(ボロンまたはリン)のドーピングを半導体層に対して行う。ここでは、ジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドープ法を用いる。
次いで、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。
そして、半導体層を覆う第2絶縁膜を形成する。第2絶縁膜はプラズマCVD法またはスパッタ法を用い、厚さを1〜200nmとする。好ましくは10nm〜50nmと薄くしてシリコンを含む絶縁膜の単層または積層構造で形成した後にマイクロ波によるプラズマを用いた表面窒化処理を行う。第2絶縁膜は、後に形成されるTFTのゲート絶縁膜として機能する。
次いで、第2絶縁膜上にゲート電極504〜508、及びメモリ素子の下部電極となる第1の電極509を形成する。スパッタ法を行って得られた膜厚100nm〜500nmの導電膜を第2のフォトマスクを用いてレジストマスクを形成した後、所望の形状にパターニングして、ゲート電極504〜508、及び第1の電極509を形成する。
ゲート電極504〜508、及び第1の電極509の材料としては、シリコンとシリサイド反応する材料であればよく、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成してもよい。ただし、TFTのゲート電極としては高融点金属が好ましく、WまたはMoを用いることが好ましい。ゲート電極504〜508、及び第1の電極509を積層とする場合には、上層となる材料層が上述した材料であれば、下層となる材料層は、リン等の不純物元素をドーピングした多結晶シリコン層としてもよい。
次いで、pチャネル型TFTとする領域の半導体層を覆うように第3のフォトマスクを用いてレジストマスクを形成し、nチャネル型TFTとする領域の半導体層にゲート電極505、507をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。ここでは、nチャネル型TFTとする領域の半導体層にリン(P)を1×1015〜1×1019/cm3の濃度で含まれるように導入することによりn型を示す不純物領域を形成する。
次いで、レジストマスクを除去して、nチャネル型TFTとする領域の半導体層を覆うように第4のフォトマスクを用いてレジストマスクを形成し、pチャネル型TFTとする領域の半導体層にゲート電極504、506、508をマスクとして不純物元素を導入することによりp型を示す不純物領域を形成する。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、pチャネル型TFTとする領域の半導体層にボロン(B)を1×1019〜1×1020/cm3の濃度で含まれるように導入することによって、p型を示す不純物領域を形成することができる。その結果、pチャネル型TFTとする領域の半導体層に、ソース領域又はドレイン領域514、515、及びチャネル形成領域516が形成される。
次いで、ゲート電極504〜508、及び第1の電極509の両側面にサイドウォール510、511を形成する。サイドウォール510の作製方法としては、まず、第2絶縁膜、ゲート電極504〜508、及び第1の電極509を覆うように、プラズマCVD法やスパッタリング法等により、シリコン、シリコンの酸化物又はシリコンの窒化物の無機材料を含む膜や、有機樹脂等の有機材料を含む膜を単層又は積層して第3絶縁膜を形成する。次に、第3絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極504〜508、及び第1の電極509の側面に接する絶縁膜(サイドウォール510)を形成する。なお、サイドウォール510の形成と同時に、第2絶縁膜の一部をエッチングして除去する。第2絶縁膜の一部が除去されることによって、残存するゲート絶縁層512は、ゲート電極504〜508及びサイドウォール510の下方に形成される。また、第2絶縁膜の一部が除去されることによって、残存する絶縁層513は、第1の電極509の下方及びサイドウォール511の下方に形成される。
次いで、pチャネル型TFTとする領域の半導体層を覆うように第5のフォトマスクを用いてレジストマスクを形成し、nチャネル型TFTとする領域の半導体層にゲート電極505、507及びサイドウォール510をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後にレジストマスクは除去する。ここでは、nチャネル型TFTとする領域の半導体層にリン(P)を1×1019〜1×1020/cm3の濃度で含まれるように導入することによって、n型を示す高濃度不純物領域を形成することができる。その結果、nチャネル型TFTとする領域の半導体層に、ソース領域又はドレイン領域517、518、LDD領域519、520、チャネル形成領域521が形成される。サイドウォール510の下方にLDD領域519、520が形成される。
nチャネル型TFTに含まれる半導体層にLDD領域を形成し、pチャネル型TFTに含まれる半導体層にLDD領域を設けない構造を示したが、もちろんこれに限られず、nチャネル型TFT及びpチャネル型TFTの両方の半導体層にLDD領域を形成してもよい。
次いで、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて、水素を含む第4絶縁膜522を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理(300〜550℃で1〜12時間の熱処理)または、ランプ光源を用いたラピッドサーマルアニール法(RTA法)を用いる。水素を含む第4絶縁膜522は、PCVD法により得られる窒化酸化シリコン膜(SiNO膜)を用いる。ここでは、水素を含む第4絶縁膜522の膜厚は、50nm〜200nmとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第4絶縁膜522は、層間絶縁膜の1層目である。
次いで、スパッタ法、LPCVD法、またはプラズマCVD法等を用いて層間絶縁膜の2層目となる第5絶縁膜523を形成する。第5絶縁膜523としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜の単層または積層を用いる。ここでは第5絶縁膜523の膜厚は300nm〜800nmとする。
次いで、第5絶縁膜523上に第6のフォトマスクを用いてレジストマスクを形成し、選択的に第4絶縁膜522及び第5絶縁膜523をエッチングして第1の電極509に達する第1の開口を形成する。そして、エッチング後にレジストマスクを除去する。第1の開口の直径は、約1μm〜約6μmとすればよく、本実施の形態では、第1の開口の直径を2μmとする。
ここまでの工程を経た半導体装置の断面図が図4(A)に相当する。
次いで、スパッタ法、LPCVD法、またはプラズマCVD法等を用いてシリコン膜を形成する。シリコン膜は、アモルファスシリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれか一を用い、10nm〜200nmの膜厚とする。本実施の形態では、プラズマCVD法を用いて100nmの膜厚を有するシリコン膜を成膜する。次いで、シリコン膜上に第7のフォトマスクを用いてレジストマスクを形成し、選択的にシリコン膜をエッチングして、第1の開口と重なるシリコン層524を形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図4(B)に相当する。
次いで、第8のフォトマスクを用いてレジストマスクを形成し、選択的に第4絶縁膜522及び第5絶縁膜523をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第1の電極509に達する第2の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図4(C)に相当する。
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第1の電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第1の電極表面を洗浄する。
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Fe、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。ただし、導電膜を積層する場合は、少なくともシリコン層524と接する一層は、シリコンとシリサイド反応する材料を用い、且つ、メモリ素子の下部電極となる第1の電極509で用いる材料(本実施の形態ではW)とは異なる材料を用いる。例えば、Ti膜と、Siを微量に含むAl膜と、Ti膜との3層構造、或いはTi膜と、NiとCを含むAl合金膜と、Ti膜との3層構造を用いる。本実施の形態では、膜厚100nmのTi膜と、膜厚350nmの純Al膜と、膜厚100nmのTi膜との3層積層とする。
次いで、第9のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極525〜534、ゲート引出配線535〜539、メモリ素子の第2の電極540及び第3の電極541、アンテナ部の第4の電極542を形成する。第2の電極540は第1の開口と重なりメモリ素子の上部電極となる。また、第3の電極541は、第2の開口と重なり、第1の電極509と電気的に接続する。なお、ここでは図示しないが、第4の電極542は、アンテナ部及び電源部のTFTと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図4(D)に相当する。本実施の形態では9枚のフォトマスクを用いて、同一基板上にロジック回路部のTFTと、記憶装置部のTFT及びメモリ素子600と、アンテナ部及び電源部のTFTと形成することができる。
次いで、ロジック回路部601のTFTと、記憶装置部602のTFT及びメモリ素子600と、アンテナ部及び電源部603のTFTを覆う第6絶縁膜543を形成する。第6絶縁膜543は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第6絶縁膜543は、実施者が適宜、選択すればよい。また、本実施の形態では後に形成するアンテナが駆動回路及び記憶装置部と重なる例を示しているため、第6絶縁膜543は、アンテナとの絶縁を図る層間絶縁膜として機能している。輪状(例えば、ループアンテナ)又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層の配線で引き回すため、第6絶縁膜543を設けることが好ましい。ただし、マイクロ波方式を適用し、線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナ)等のアンテナとする場合には、後に形成するアンテナが駆動回路及び記憶装置部と重ならないように配置できるため、第6絶縁膜543は特に設けなくともよい。
次いで、第10のフォトマスクを用いてレジストマスクを形成し、選択的に第6絶縁膜543をエッチングして、第3の電極541に達する第3の開口と、第4の電極542に達する第4の開口を形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図5(A)に相当する。
次いで、第6絶縁膜543上に金属膜を形成する。金属膜としては、Ti、Ni、Auから選ばれる単層またはそれらの積層を用いる。次いで、第11のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして、第1の電極の引出配線部604に引出配線544と、アンテナの下地膜545を形成する。なお、ここでの引出配線544及び下地膜545は、レジストマスクを用いることなく、メタルマスクを用いたスパッタ法で選択的に形成することもできる。アンテナの下地膜545を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線544を形成しなくともよい。
ここまでの工程を経た半導体装置の断面図が図5(B)に相当する。
次いで、下地膜545上にアンテナ546を形成する。アンテナ546はスパッタ法を用いてAlまたはAgなど金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに所定のパターンが感光性樹脂にて形成されたスクリーン版上にのせたインキもしくはペーストをスキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いてスクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
スクリーン印刷法やインクジェット法でアンテナ546を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷した後、電気抵抗値を低減するための焼成を行う。
導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性ペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下)を用いる場合、150〜300℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、スクリーン印刷法でアンテナ546を形成する場合、下地膜545との密着性が低い場合に、下地膜として金属層を設けてもよい。
なお、アンテナ546の形状は、特に限定されない。アンテナに適用する信号の伝送方式は、電磁結合方式、電磁誘導方式又はマイクロ波方式等を用いることができる。伝送方式は、実施者が適宜使用用途を考慮して選択すればよく、伝送方式に伴って最適な長さや形状のアンテナを設ければよい。
例えば、伝送方式として、電磁結合方式又は電磁誘導方式(例えば、13.56MHz帯)を適用する場合には、電界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電膜を輪状(例えば、ループアンテナ)又はらせん状(例えば、スパイラルアンテナ)に形成する。
また、伝送方式としてマイクロ波方式(例えば、UHF帯(860〜960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電波の波長を考慮してアンテナとして機能する導電膜の長さや形状を適宜設定すればよく、アンテナとして機能する導電膜を例えば、線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナ)等に形成することができる。また、アンテナとして機能する導電膜の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
ここで、アンテナの形状の一例を図6に示す。例えば、図6(A)に示すように記憶装置部及び駆動回路1302Aの周りに一面のアンテナ1303Aを配した構造を取っても良い。また、図6(B)に示すように記憶装置部及び駆動回路1302Bの周りに細いアンテナ1303Bを記憶装置部及び駆動回路1302Bの周囲を回るように配した構造をとってもよい。また、図6(C)に示すように記憶装置部及び駆動回路1302Cに対して、高周波数の電磁波を受信するためのアンテナ1303Cのような形状をとってもよい。また、図6(D)に示すように記憶装置部及び駆動回路1302Dに対して180度無指向性(どの方向からでも同じく受信可能)なアンテナ1303Dのような形状をとってもよい。また、図6(E)に示すように、記憶装置部及び駆動回路1302Eに対して、棒状に長く伸ばしたアンテナ1303Eのような形状をとってもよい。アンテナ546はこれらの形状のアンテナを組み合わせて用いることができる。
また、アンテナに必要な長さは受信に用いる周波数によって異なる。例えば周波数が2.45GHzの場合は、半波長ダイポールアンテナを設けるなら約60mm(1/2波長)、モノポールアンテナを設けるなら約30mm(1/4波長)とすれば良い。
ここまでの工程を経た半導体装置の断面図が図5(C)に相当する。本実施の形態では11枚のフォトマスクを用いて、同一基板上にロジック回路部601のTFTと、記憶装置部602のTFT及びメモリ素子600と、アンテナ部及び電源部603のTFT及びアンテナとを形成することができる。
また、引出配線544及び下地膜545をメタルマスクを用いたスパッタ法で選択的に形成する場合には、10枚のフォトマスクを用いて図5(C)の無線チップを形成することができる。また、マイクロ波方式を適用し、線状、平坦な形状等のアンテナとする場合には、第6絶縁膜543及びアンテナの下地膜545の形成を省略できるため、9枚のフォトマスクを用いて無線チップを形成することができる。さらに、フォトマスク数を削減するために、駆動回路をpチャネル型TFTのみを用いて回路設計して作製すれば、2枚のフォトマスク数を削減でき、合計7枚のマスクで無線チップを形成することができる。
また、本実施の形態では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
次いで、剥離を行って金属層502及び基板501を除去する。金属酸化膜内、第1絶縁膜503と金属酸化膜の界面又は金属酸化膜と金属層502との界面で剥離が生じ、比較的小さな力で無線チップを基板501から引き剥がすことができる。金属層502及び基板501を除去する際にアンテナを設ける側に接着する固定基板を用いてもよい。
次いで、無数の無線チップが形成された1枚のシートをカッター、ダイジング等により分割して個々の無線チップに切り分ける。また、剥離の際に、無線チップを一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
次いで、無線チップをシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。2枚のシート状の基体に無線チップを挟むように固定してもよいし、1枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に無線チップを配置して、1枚の紙の内部に無線チップを設けることもできる。
以上の工程を経た無線チップは、無線チップ製造後に書き込みをいつでも行える追記型のメモリを実現できる。例えば、フレキシブルなシート状の基体に固定した無線チップを曲面を有する物品に貼り付けた後、その無線チップに含まれるメモリ素子に対してデータの書き込みを行うことができる。
本実施の形態の半導体装置は、第1の電極と第1の電極と異なる材料の第2の電極とにシリコン膜が挟まれたメモリ素子と、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させる回路を有している。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示す半導体装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変えるための回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。
(実施の形態4)
本実施の形態において、実施の形態3とプロセスが一部異なる無線チップの作製工程を図7、図8を用いて説明する。
まず、実施の形態3と同様に図7(A)に示す部分まで作製する。
次いで、スパッタ法、LPCVD法、またはプラズマCVD法等を用いてシリコン膜を形成し、その上にスパッタ法またはプラズマCVD法で金属膜を積層する。シリコン膜は、シリコン膜、微結晶シリコン膜、または多結晶シリコン膜のいずれか一を用い、10nm〜200nmの膜厚とする。金属膜は、Ti、W、Ni、Cr、Mo、Ta、Co、Zr、V、Pd、Hf、Pt、Feなどの単体、或いはこれらの合金、或いは化合物を用い、10nm〜100nmの膜厚とする。ただし、金属膜は、メモリ素子の下部電極となる第1の電極509で用いる材料とは異なる材料を用いる。本実施の形態では、スパッタ法を用いて50nmの膜厚を有するシリコン膜と100nmの窒化チタン膜を大気に触れることなく連続的に積層成膜する。即ち、本実施の形態では、記憶装置部において、シリコン層と第1の電極は連続的に積層成膜が行われないが、シリコン層と第2の電極は連続的に積層成膜を行う。また、金属膜は積層でもよく、例えばTi膜と窒化チタンの積層とする。実施の形態3では、シリコン層524を露呈する工程を示したが、本実施の形態では、連続して金属膜を形成することによってシリコン層524を保護している。なお、必ずしもシリコン層と第2の電極とを連続して形成する必要はないが、特にシリコン層524を50nm以下とする場合、後に行われるフッ酸などの洗浄によるシリコン層の薄膜化を防ぐことができる。
次いで、金属膜上に第7のフォトマスクを用いてレジストマスクを形成し、選択的に金属膜及びシリコン膜をエッチングして、第1の開口と重なるシリコン層524及び第2の電極701を形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図7(B)に相当する。
次いで、第8のフォトマスクを用いてレジストマスクを形成し、選択的に第4絶縁膜522及び第5絶縁膜523をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第1の電極509に達する第2の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図7(C)に相当する。
次いで、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第1の電極表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第1の電極表面を洗浄する。なお、シリコン層524上面は第2の電極701で覆われており、ここでの洗浄工程での薄膜化を防いでいる。本実施の形態では第2の電極701は窒化チタン膜であり、フッ酸に対するエッチング耐性を有している。
次いで、スパッタ法を用いて導電膜を形成する。この導電膜は、Ti、W、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料の単層、またはこれらの積層で形成する。本実施の形態では、膜厚100nmのTi膜と、膜厚350nmのSiを微量に含むAl膜と、膜厚100nmのTi膜との3層積層とする。
次いで、第9のフォトマスクを用いてレジストマスクを形成し、選択的に導電膜をエッチングして、ソース電極またはドレイン電極525〜534、ゲート引出配線535〜539、メモリ素子の第3の電極541及び第5の電極702、アンテナ部の第4の電極542を形成する。第5の電極702は第2の電極701と重なり、配線の電気抵抗を低減する。また、第3の電極541は、第2の開口と重なり、第1の電極509と電気的に接続する。なお、ここでは図示しないが、第4の電極542は、アンテナ部及び電源部のTFTと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図7(D)に相当する。本実施の形態でも9枚のフォトマスクを用いて、同一基板上にロジック回路部のTFTと、記憶装置部のTFT及びメモリ素子600と、アンテナ部及び電源部のTFTと形成することができる。
次いで、ロジック回路部601のTFTと、記憶装置部602のTFT及びメモリ素子と、アンテナ部及び電源部603のTFTを覆う第6絶縁膜543を形成する。第6絶縁膜543は、酸化シリコンを含む絶縁膜または有機樹脂膜を用いる。無線チップの信頼性を向上させる上では酸化シリコンを含む絶縁膜を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂膜を用いることが好ましい。第6絶縁膜543は、実施者が適宜、選択すればよい。
次いで、第10のフォトマスクを用いてレジストマスクを形成し、選択的に第6絶縁膜543をエッチングして、第4の電極542に達する第4の開口を形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図8(A)に相当する。
次いで、第6絶縁膜543上にメタルマスクを用いたスパッタ法や、液滴吐出法でアンテナの下地膜545を形成する。アンテナの下地膜545としては、Ti、Ni、Auから選ばれる単層またはそれらの積層を用いる。なお、ここでの下地膜545は、フォトマスクを用いてレジストマスクを形成し、選択的に金属膜をエッチングして形成してもよい。
ここまでの工程を経た半導体装置の断面図が図7(B)に相当する。
次いで、下地膜545上にアンテナ546を形成する。アンテナ546はスパッタ法を用いて金属膜を形成した後、フォトマスクを用いてパターニングする方法、或いはスクリーン印刷法を用いることができる。フォトマスク数を削減することを優先するのであれば、スクリーン印刷法を用いてアンテナを形成すればよい。
ここまでの工程を経た半導体装置の断面図が図8(C)に相当する。本実施の形態では10枚のフォトマスクを用いて、同一基板上にロジック回路部601のTFTと、記憶装置部602のTFT及びメモリ素子600と、アンテナ部及び電源部603のTFT及びアンテナとを形成することができる。
また、フォトマスク数を削減するために、駆動回路をpチャネル型TFTのみを用いて回路設計して作製すれば、2枚のフォトマスク数を削減でき、合計8枚のマスクで無線チップを形成することができる。
また、以降の工程は、実施の形態3と同様に無線チップを完成することができる。
なお、本実施の形態では、フォトマスクを用いてレジストマスクを形成した例を示したが、特にパターニング技術は限定されず、フォトマスクを用いることなくレジスト材料を液滴吐出法で選択的に形成してレジストマスクを形成してもよい。
本実施の形態の半導体装置は、第1の電極と第1の電極と異なる材料の第2の電極とにシリコン膜が挟まれたメモリ素子と、書き込み時と読み出し時とで電極間に印加する電圧の極性を反転させる回路を有している。従って、書き込み時と読み出し時とで電圧値を変えることなく、シリサイド反応を利用したメモリ素子を動作させることができる。本実施の形態に示す半導体装置は、昇圧回路等の書き込み時と読み出し時とで電圧値を変えるための回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。
(実施の形態5)
上記実施の形態で示したメモリ素子は様々な用途に使用することが可能である。例えば、無線チップとして用いて、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図9(A)参照)、包装用容器類(包装紙やボトル等、図9(C)参照)、記録媒体(DVDソフトやビデオテープ等、図9(B)参照)、乗物類(自転車等、図9(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、衣類、生活用品類、電子機器等の商品や荷物の荷札(図9(E)、図9(F)参照)等の物品に設けて使用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。
本発明の半導体装置1520は、プリント基板に実装し、物品表面に貼着、物品埋め込む等して、物品に固定される。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら有機樹脂に埋め込む等して、各物品に固定される。本発明の半導体装置1520は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置1520を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体2700、2706、パネル2701、ハウジング2702、プリント配線基板2703、操作ボタン2704、バッテリ2705を有する(図10参照)。パネル2701はハウジング2702に脱着自在に組み込まれ、ハウジング2702はプリント配線基板2703に嵌着される。ハウジング2702はパネル2701が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板2703には、パッケージングされた複数の半導体装置が実装されており、このうちの1つとして、本発明の半導体装置を用いることができる。プリント配線基板2703に実装される複数の半導体装置は、コントローラ、中央処理ユニット(CPU、Central Processing Unit)、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
パネル2701は、接続フィルム2708を介して、プリント配線基板2703と接着される。上記のパネル2701、ハウジング2702、プリント配線基板2703は、操作ボタン2704やバッテリ2705と共に、筐体2700、2706の内部に収納される。パネル2701が含む画素領域2709は、筐体2700に設けられた開口窓から視認できるように配置されている。
本発明の半導体装置は、メモリ素子にデータを書き込む際と、データを読み出す際とで電圧値を変えるための昇圧回路等の回路を設ける必要がないため、回路規模を大幅に縮小することができ、装置を小型化することができる。よって、電子機器の筐体2700、2706内部の限られた空間を有効に利用することができる。
また、本発明の半導体装置は、外部からの電気的作用によりシリサイド反応するシリコン膜が一対の導電層に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。
また、本発明の半導体装置が有する記憶装置は、外部からの電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能である。よって、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。
なお、筐体2700、2706は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。