JPS63244393A - 並列入出力回路を有する記憶装置 - Google Patents
並列入出力回路を有する記憶装置Info
- Publication number
- JPS63244393A JPS63244393A JP62077310A JP7731087A JPS63244393A JP S63244393 A JPS63244393 A JP S63244393A JP 62077310 A JP62077310 A JP 62077310A JP 7731087 A JP7731087 A JP 7731087A JP S63244393 A JPS63244393 A JP S63244393A
- Authority
- JP
- Japan
- Prior art keywords
- parallel input
- output
- data
- input
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、記憶装置に関するものであり、更に詳述する
ならば、データバスのビット数を超えるデータの転送を
特徴とする特に同一基板上の占有面積を最小にする必要
性がある１チツプマイクロコンピユータのための記憶装
置に関するものである。
ならば、データバスのビット数を超えるデータの転送を
特徴とする特に同一基板上の占有面積を最小にする必要
性がある１チツプマイクロコンピユータのための記憶装
置に関するものである。
従来の技術
従来のマイクロコンピュータでは、１度に読み出し書き
込みができるデータはデータバスのビット幅に固定され
ていた。またデータバスのビット幅を超えるデータに関
しては、例えばＲＡＭの場合にはＲＡＭの外部に専用の
ラッチを設け、そのラッチに読み出したデータを専用の
配線により周辺装置に転送する方法が用いられていた。
込みができるデータはデータバスのビット幅に固定され
ていた。またデータバスのビット幅を超えるデータに関
しては、例えばＲＡＭの場合にはＲＡＭの外部に専用の
ラッチを設け、そのラッチに読み出したデータを専用の
配線により周辺装置に転送する方法が用いられていた。
発明が解決しようとする問題点
従って、上述した従来のマイクロコンピュータでは、デ
ータバスのビット幅を超えるデータは、複数回に分割し
て転送する必要があった。この期間中にデータが変化し
た場合、例えばタイマーのデータにＲＡＭに書き込む期
間中に桁上りが生じた場合、転送データは誤りとなる。
ータバスのビット幅を超えるデータは、複数回に分割し
て転送する必要があった。この期間中にデータが変化し
た場合、例えばタイマーのデータにＲＡＭに書き込む期
間中に桁上りが生じた場合、転送データは誤りとなる。
そこで、データバスのビット幅を超えるデータの転送の
場合は、転送すべきデータを一度ラッチするか、もしく
はデータ転送のＲＡＭへの人力を禁止して、データの変
化を防ぐなどの何らかの対策を必要とする。
場合は、転送すべきデータを一度ラッチするか、もしく
はデータ転送のＲＡＭへの人力を禁止して、データの変
化を防ぐなどの何らかの対策を必要とする。
また、専用のラッチを用いる方式はＲＡＭからの読み出
し専用であり、ＲＡＭへの書き込み時には利用できなか
った。さらに専用のラッチ及び配線を用いる関係上占有
面積が大きくなり、同一基板上にレイアウトする際、そ
れにより制限を受けるという欠点があった。
し専用であり、ＲＡＭへの書き込み時には利用できなか
った。さらに専用のラッチ及び配線を用いる関係上占有
面積が大きくなり、同一基板上にレイアウトする際、そ
れにより制限を受けるという欠点があった。
そこで、本発明の目的は、チップ上に占有面積が小さい
僅かな付加回路でデータの並列転送を可能とする記憶装
置を提供せんとするものである。
僅かな付加回路でデータの並列転送を可能とする記憶装
置を提供せんとするものである。
更に、本発明の別の目的は、僅かな付加回路だけで１命
令でデータの並列転送を可能とする記憶装置を提供せん
とするものである。
令でデータの並列転送を可能とする記憶装置を提供せん
とするものである。
問題点を解決するための手段
本発明によるならば、一対の入出力端を有する複数のメ
モリセルを具備しており、前記メモリセルの各々の一対
の入出力端がそれぞれ電子スイッチを介して所定の一対
のデータ線に接続されて、前記メモリセルがマトリクス
状に配列されている記憶装置において、前記マトリクス
の最外周部に位置する前記メモリセルの各々の前記一対
の入出力端とバスとの間に接続された読み出し・書き込
み回路を有する並列入出力回路が設けられ、前記読み出
し・書き込み回路の各々は同一の制御信号により制御さ
れる。
モリセルを具備しており、前記メモリセルの各々の一対
の入出力端がそれぞれ電子スイッチを介して所定の一対
のデータ線に接続されて、前記メモリセルがマトリクス
状に配列されている記憶装置において、前記マトリクス
の最外周部に位置する前記メモリセルの各々の前記一対
の入出力端とバスとの間に接続された読み出し・書き込
み回路を有する並列入出力回路が設けられ、前記読み出
し・書き込み回路の各々は同一の制御信号により制御さ
れる。
作用
本発明による記憶装置においては、その最外周ぶのメモ
リセルが並列入出力回路を介してバスに接続されている
。従って、並列入出力制御信号によりその並列入出力回
路を動作状態におくと、記憶装置内のデータ線を介して
の読み出し・書き込みとは独立して、その並列入出力回
路を介してデータをバスに直接読み出しまたは書き込む
ことができる。従って、並列入出力回路を介することよ
り、記憶装置の内容が並列入出力できる。
リセルが並列入出力回路を介してバスに接続されている
。従って、並列入出力制御信号によりその並列入出力回
路を動作状態におくと、記憶装置内のデータ線を介して
の読み出し・書き込みとは独立して、その並列入出力回
路を介してデータをバスに直接読み出しまたは書き込む
ことができる。従って、並列入出力回路を介することよ
り、記憶装置の内容が並列入出力できる。
実施例
次に、本発明の実施例を添付図面を参照して説明する。
第１図は、本発明により記憶装置に設けられる並列入出
力回路の一実施例である。
力回路の一実施例である。
図示の記憶装置は、いわゆるＲＡＭの１つのメモリセル
である。その１つのメモリセルは、相互に出力が入力に
接続されているインバータ１．２により構成されており
、その一対の入出力端１４及び１５は、絶縁ゲート電界
効果トランジスタで構成される転送ゲートのような電子
スイッチ５及び６をそれぞれ介してＲＡＭ（第２図にお
ける２０）の（非反転）データ線１１及び（反転）デー
タ線１２に接続されている。そして、それら電子スイッ
チ５及び６を構成する電界効果トランジスタのゲートは
、ＲＡＭのワード線１３に接続されている。以上の構成
は、従来知られたＲＡＭのメモリセルの構成と同様であ
る。
である。その１つのメモリセルは、相互に出力が入力に
接続されているインバータ１．２により構成されており
、その一対の入出力端１４及び１５は、絶縁ゲート電界
効果トランジスタで構成される転送ゲートのような電子
スイッチ５及び６をそれぞれ介してＲＡＭ（第２図にお
ける２０）の（非反転）データ線１１及び（反転）デー
タ線１２に接続されている。そして、それら電子スイッ
チ５及び６を構成する電界効果トランジスタのゲートは
、ＲＡＭのワード線１３に接続されている。以上の構成
は、従来知られたＲＡＭのメモリセルの構成と同様であ
る。
以上のように構成されるメモリセルがマトリクス状に配
列された記憶装置の最外周部のメモリセルの一方の入出
力端１４は、直列接続されたＮチャネルトランジスタ７
及び８を介して他方の入出力端１５に接続され、それら
Ｎチャネルトランジスタ７及び８の接続点は最低電位（
ＧＮＤ）に接続されている。更に、記憶装置の最外周部
のメモリセルの一方の入出力端１４は、インバータ３の
入力に接続される。インバータ３の出力は外部からの並
列入出力制御線１６により制御される３ステート・バッ
ファ４に入力され、その３ステートバツフア４の出力は
データバスの１つのライン１７に接続する。
列された記憶装置の最外周部のメモリセルの一方の入出
力端１４は、直列接続されたＮチャネルトランジスタ７
及び８を介して他方の入出力端１５に接続され、それら
Ｎチャネルトランジスタ７及び８の接続点は最低電位（
ＧＮＤ）に接続されている。更に、記憶装置の最外周部
のメモリセルの一方の入出力端１４は、インバータ３の
入力に接続される。インバータ３の出力は外部からの並
列入出力制御線１６により制御される３ステート・バッ
ファ４に入力され、その３ステートバツフア４の出力は
データバスの１つのライン１７に接続する。
データバスのライン１７はライト信号１８とともに、Ｎ
ＯＲゲート９の一対の入力にそれぞれ入力され、そのＮ
ＯＲ回路９の出力は、Ｎチャネルトランジスタフのゲー
トに接続されている。またライト信号１８は、上述した
ようにＮＯＲゲート９の１人力となると同時に、ＮＯＲ
ゲートｌＯの一方の人力に入力される。そのＮＯＲゲー
ト１０のもう１つの入力は、ＮＯＲゲート９の出力が接
続されている。
ＯＲゲート９の一対の入力にそれぞれ入力され、そのＮ
ＯＲ回路９の出力は、Ｎチャネルトランジスタフのゲー
トに接続されている。またライト信号１８は、上述した
ようにＮＯＲゲート９の１人力となると同時に、ＮＯＲ
ゲートｌＯの一方の人力に入力される。そのＮＯＲゲー
ト１０のもう１つの入力は、ＮＯＲゲート９の出力が接
続されている。
更に、ＮＯＲゲート１０の出力は、Ｎチャネルトランジ
スタ８のゲートに出力する。以上が並列入出力回路を構
成している。
スタ８のゲートに出力する。以上が並列入出力回路を構
成している。
具体的には、ワード線１３が′１″のとき、電子スイッ
チ５．６はともにＯＮとなり、インバータ１．２で構成
されるメモリセルは、ＲＡＭ （第２図における２０）
のデータ線１１及び１２に接続状態になる。従って、並
列入出力回路が不動作状態にあれば、通常のメモリの読
み出し・書き込みが実施できる。
チ５．６はともにＯＮとなり、インバータ１．２で構成
されるメモリセルは、ＲＡＭ （第２図における２０）
のデータ線１１及び１２に接続状態になる。従って、並
列入出力回路が不動作状態にあれば、通常のメモリの読
み出し・書き込みが実施できる。
一方、ワード線１３が“０”のとき、並列入出力制御線
１６が“１”となれば、インバータ１．２で構成される
メモリセルの内容が、インパーク４及び３ステートバツ
フア４を介して、データバスの１つのライン１７に出力
される。
１６が“１”となれば、インバータ１．２で構成される
メモリセルの内容が、インパーク４及び３ステートバツ
フア４を介して、データバスの１つのライン１７に出力
される。
また反対に本発明の並列入出力回路を利用して周辺装置
からのデータをＲＡＭに書き込む場合、ライト信号１８
を“０・”とする。データバスの１つのライン１７の信
号が“１”である場合、ＮＯＲゲート９の出力は“０”
となり、一方、ＮＯＲゲート１０の出力は′ｌ”となり
、Ｎチャネルトランジスタ８が導通して、インバータ１
．２で構成されるメモリセルに“１”が書き込まれる。
からのデータをＲＡＭに書き込む場合、ライト信号１８
を“０・”とする。データバスの１つのライン１７の信
号が“１”である場合、ＮＯＲゲート９の出力は“０”
となり、一方、ＮＯＲゲート１０の出力は′ｌ”となり
、Ｎチャネルトランジスタ８が導通して、インバータ１
．２で構成されるメモリセルに“１”が書き込まれる。
反対に、ライン１７の信号が“０”である場合、ＮＯＲ
ゲート９の出力は“１”となり、ＮＯＲゲート１０の出
力は“０”となり、Ｎチャネルトランジスタ７が導通し
て、インバータ１．２で構成されるメモリセルに０”が
書き込まれる。なお、ライト信号１８を“１”のときは
、ライン１７の信号が“０”でも“１”でも、２つのＮ
ＯＲゲート９及び１０の出力は“０”となり、Ｎチャネ
ルトランジスタ７及び８は、共にＯＦＦとなる。従って
、書き込みはできない。
ゲート９の出力は“１”となり、ＮＯＲゲート１０の出
力は“０”となり、Ｎチャネルトランジスタ７が導通し
て、インバータ１．２で構成されるメモリセルに０”が
書き込まれる。なお、ライト信号１８を“１”のときは
、ライン１７の信号が“０”でも“１”でも、２つのＮ
ＯＲゲート９及び１０の出力は“０”となり、Ｎチャネ
ルトランジスタ７及び８は、共にＯＦＦとなる。従って
、書き込みはできない。
なお、並列入出力回路が接続されていないメモリセルか
らの読み出し及び書き込みは、一旦、並列入出力回路が
接続されているメモリセルにデータを転送して実施する
か、または、並列入出力回路が接続されているメモリセ
ルのワード線を“１”状態に保持しておいて実施する。
らの読み出し及び書き込みは、一旦、並列入出力回路が
接続されているメモリセルにデータを転送して実施する
か、または、並列入出力回路が接続されているメモリセ
ルのワード線を“１”状態に保持しておいて実施する。
後者のように並列入出力回路が接続されているメモリセ
ルのワード線をパ１”状態に保持しておくと、並列入出
力回路がデータ線１１及び１２に接続された状態になり
、並列入出力回路が接続されていないメモリセルのワー
ド線を“１”とすると、そのメモリセルは、データ線１
１及び１２を介して並列入出力回路に接続され、並列入
出力回路を介して読み出し及び書き込みが実施できる。
ルのワード線をパ１”状態に保持しておくと、並列入出
力回路がデータ線１１及び１２に接続された状態になり
、並列入出力回路が接続されていないメモリセルのワー
ド線を“１”とすると、そのメモリセルは、データ線１
１及び１２を介して並列入出力回路に接続され、並列入
出力回路を介して読み出し及び書き込みが実施できる。
第２図は、本発明による記憶装置のブロック図を示す。
第１図に示す並列入出力回路と同様な構成の並列入出力
回路３１〜３．．が、データバス２１とＲＡＭ２０の間
に接続される。データバス２１の各ラインが第１図のラ
イン１７に相当する。そして、第１図の並列人出力制御
線１６に相当する並列入出力制御線２２が各並列入出力
回路３．〜３ｏに接続されている。
回路３１〜３．．が、データバス２１とＲＡＭ２０の間
に接続される。データバス２１の各ラインが第１図のラ
イン１７に相当する。そして、第１図の並列人出力制御
線１６に相当する並列入出力制御線２２が各並列入出力
回路３．〜３ｏに接続されている。
なお、並列入出力回路３．〜３□は、１ビツトのデータ
しか記憶しないので、データバス２１０ビツト数に対応
するよう、それぞれ相異なる１つのラインに接続される
。例えばデータバスが１６ビツトならば、並列入出力回
路３．は、データバスの２°ビツトの線に接続され、並
列入出力回路３２は、データバスの２１ ビットの線に
接続され、・・・並列入出力回路３１６は、データバス
の２１ｓビツトの線に接続され、並列入出力回路３１７
は、データバスの２°ビツトの線に接続され、並列入出
力回路３，８は、データバスの２′ビツトの線に接続さ
れ、以下同様に接続される。
しか記憶しないので、データバス２１０ビツト数に対応
するよう、それぞれ相異なる１つのラインに接続される
。例えばデータバスが１６ビツトならば、並列入出力回
路３．は、データバスの２°ビツトの線に接続され、並
列入出力回路３２は、データバスの２１ ビットの線に
接続され、・・・並列入出力回路３１６は、データバス
の２１ｓビツトの線に接続され、並列入出力回路３１７
は、データバスの２°ビツトの線に接続され、並列入出
力回路３，８は、データバスの２′ビツトの線に接続さ
れ、以下同様に接続される。
第３図は、本発明の記憶装置を用いた並列入出力を行う
システムのブロック図を示す。ＲＡ Ｍ２Ｏは、本発明
で付加された並列入出力回路３０を介してデータバス２
１に接続される。またデータバス２１には本発明の記憶
装置２０との並列人出力を行う周辺装置４０．５０が接
続される。並列人出力制御回路２４は、並列入出力回路
３０には並列人出力制御線２２により接続され、また周
辺装置４０．５０には周辺回路制御線２３により接続さ
れる。
システムのブロック図を示す。ＲＡ Ｍ２Ｏは、本発明
で付加された並列入出力回路３０を介してデータバス２
１に接続される。またデータバス２１には本発明の記憶
装置２０との並列人出力を行う周辺装置４０．５０が接
続される。並列人出力制御回路２４は、並列入出力回路
３０には並列人出力制御線２２により接続され、また周
辺装置４０．５０には周辺回路制御線２３により接続さ
れる。
第４図は、本発明の並列出力回路を使用した並列入出カ
システムのタイミングチャートを示す。
システムのタイミングチャートを示す。
１命令サイクル３クロツクの場合の並列入出力回路から
周辺回路への書き込みと、周辺回路から並列入出力回路
への読み出しを示す。
周辺回路への書き込みと、周辺回路から並列入出力回路
への読み出しを示す。
書き込み（Ｐ［ＩＴＤＢＦ）の場合、第１クロツクで周
辺回路を指定し、第２、第３タロツクにおいては制御信
号２２１．２２２で並列入出力回路の内容をデータバス
２１に出力し、制御信号２３１．２３２で周辺回路に書
き込む。読み込み（ＧＥＴＤＢＦ）の場合、第１クロツ
クで周辺回路を指定し、第２、第３クロツクで制御信号
２３３．２３４で周辺回路の内容をデータバス２１に出
力し、制御信号２３３．２３４で並列入出力回路に読み
出す。
辺回路を指定し、第２、第３タロツクにおいては制御信
号２２１．２２２で並列入出力回路の内容をデータバス
２１に出力し、制御信号２３１．２３２で周辺回路に書
き込む。読み込み（ＧＥＴＤＢＦ）の場合、第１クロツ
クで周辺回路を指定し、第２、第３クロツクで制御信号
２３３．２３４で周辺回路の内容をデータバス２１に出
力し、制御信号２３３．２３４で並列入出力回路に読み
出す。
このように１命令サイクル中に制御信号を異なるタイミ
ングで出力することにより、バスを時分割で使用し、よ
り多くのビット数のデータを１命令並列転送することが
可能となる。
ングで出力することにより、バスを時分割で使用し、よ
り多くのビット数のデータを１命令並列転送することが
可能となる。
発明の詳細
な説明したように、本発明は記憶装置に並列入出力回路
を付加することにより、記憶装置と周辺装置との間で、
双方向に且つ１命令でデータバスのビット幅を超えるデ
ータを並列転送することを可能にする効果がある。
を付加することにより、記憶装置と周辺装置との間で、
双方向に且つ１命令でデータバスのビット幅を超えるデ
ータを並列転送することを可能にする効果がある。
第１図は、本発明を実施して並列入出力回路を設けたメ
モリセルの回路図、 第２図は、本発明により並列入出力回路を設けた記憶装
置のブロック図、 第３図は、並列入出力が可能なシステムのブロック図、 第４図は、第３図のシステムでの動作のタイミングチャ
ートである。 （主な参照番号） １．２．３・・インバータ ４・・３ステートバツフア ５．６・・転送ゲート ７．８・・Ｎチャネルトランジスタ ９．１０・・ＮＯＲゲート １１・・（非反転）データ線 １２・・（反転）データ線 １３・・ワード線 １６．２２・・並列入出力制御信号 １７・・データバスの１つのライン １８・・ライト信号 ２０・・ＲＡＭ ２１・・データバス ２３・・周辺回路制御信号 ２４・・並列入出力制御回路 ３０・・並列入出力回路 ３、〜３ｏ ・・並列入出力回路 ４０．５０・・周辺装置
モリセルの回路図、 第２図は、本発明により並列入出力回路を設けた記憶装
置のブロック図、 第３図は、並列入出力が可能なシステムのブロック図、 第４図は、第３図のシステムでの動作のタイミングチャ
ートである。 （主な参照番号） １．２．３・・インバータ ４・・３ステートバツフア ５．６・・転送ゲート ７．８・・Ｎチャネルトランジスタ ９．１０・・ＮＯＲゲート １１・・（非反転）データ線 １２・・（反転）データ線 １３・・ワード線 １６．２２・・並列入出力制御信号 １７・・データバスの１つのライン １８・・ライト信号 ２０・・ＲＡＭ ２１・・データバス ２３・・周辺回路制御信号 ２４・・並列入出力制御回路 ３０・・並列入出力回路 ３、〜３ｏ ・・並列入出力回路 ４０．５０・・周辺装置
Claims (1)
- 一対の入出力端を有する複数のメモリセルを具備してお
り、前記メモリセルの各々の一対の入出力端がそれぞれ
電子スイッチを介して所定の一対のデータ線に接続され
て、前記メモリセルがマトリクス状に配列されている記
憶装置において、前記マトリクスの最外周部に位置する
前記メモリセルの各々の前記一対の入出力端とバスとの
間に接続された読み出し・書き込み回路を有する並列入
出力回路が設けられ、前記読み出し・書き込み回路の各
々は同一の制御信号により制御されるようになされてい
ることを特徴とする記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077310A JPS63244393A (ja) | 1987-03-30 | 1987-03-30 | 並列入出力回路を有する記憶装置 |
| EP88105171A EP0285125A3 (en) | 1987-03-30 | 1988-03-30 | Semiconductor memory having a parallel input/output circuit |
| US07/175,427 US4903239A (en) | 1987-03-30 | 1988-03-30 | Semiconductor memory having a parallel input/output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077310A JPS63244393A (ja) | 1987-03-30 | 1987-03-30 | 並列入出力回路を有する記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244393A true JPS63244393A (ja) | 1988-10-11 |
Family
ID=13630342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077310A Pending JPS63244393A (ja) | 1987-03-30 | 1987-03-30 | 並列入出力回路を有する記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4903239A (ja) |
| EP (1) | EP0285125A3 (ja) |
| JP (1) | JPS63244393A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2595314B2 (ja) * | 1988-06-30 | 1997-04-02 | 三菱電機株式会社 | 誤書き込み防止機能を備えたｉｃカ―ド |
| US5388064A (en) * | 1991-11-26 | 1995-02-07 | Information Storage Devices, Inc. | Programmable non-volatile analog voltage source devices and methods |
| JPH06266596A (ja) * | 1993-03-11 | 1994-09-22 | Hitachi Ltd | フラッシュメモリファイル記憶装置および情報処理装置 |
| DE19545557A1 (de) | 1995-12-06 | 1997-06-12 | Siemens Ag | Festspeicher und Verfahren zur Ansteuerung desselben |
| US6560680B2 (en) | 1998-01-21 | 2003-05-06 | Micron Technology, Inc. | System controller with Integrated low latency memory using non-cacheable memory physically distinct from main memory |
| US6397299B1 (en) | 1998-01-21 | 2002-05-28 | Micron Technology, Inc. | Reduced latency memory configuration method using non-cacheable memory physically distinct from main memory |
| TW573288B (en) * | 2001-09-28 | 2004-01-21 | Sony Corp | Display memory, drive circuit, display and portable information apparatus |
| TWI286764B (en) * | 2005-01-20 | 2007-09-11 | Himax Tech Ltd | Memory architecture of display device and memory writing method for the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085489A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | メモリ回路装置 |
| JPS61262922A (ja) * | 1985-05-17 | 1986-11-20 | Fujitsu Ltd | レジスタデ−タの高速スタツク回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450538A (en) * | 1978-12-23 | 1984-05-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Address accessed memory device having parallel to serial conversion |
| US4287575A (en) * | 1979-12-28 | 1981-09-01 | International Business Machines Corporation | High speed high density, multi-port random access memory cell |
| US4737933A (en) * | 1983-02-22 | 1988-04-12 | Storage Technology Partners | CMOS multiport general purpose register |
| US4580245A (en) * | 1983-07-28 | 1986-04-01 | Sperry Corporation | Complementary metal oxide semiconductor dual port random access memory cell |
| JPS60178562A (ja) * | 1984-02-25 | 1985-09-12 | Fuji Xerox Co Ltd | デ−タ転送方法 |
| DE8423019U1 (de) * | 1984-08-02 | 1985-01-31 | Lechmetall Landsberg GmbH Edelstahlerzeugnisse, 8910 Landsberg | Ueberdruckventil fuer einen boiler eines daempfers zur dampfbehandlung von speisen |
| US4598388A (en) * | 1985-01-22 | 1986-07-01 | Texas Instruments Incorporated | Semiconductor memory with redundant column circuitry |
| US4725987A (en) * | 1985-10-23 | 1988-02-16 | Eastman Kodak Company | Architecture for a fast frame store using dynamic RAMS |
-
1987
- 1987-03-30 JP JP62077310A patent/JPS63244393A/ja active Pending
-
1988
- 1988-03-30 US US07/175,427 patent/US4903239A/en not_active Expired - Fee Related
- 1988-03-30 EP EP88105171A patent/EP0285125A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6085489A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | メモリ回路装置 |
| JPS61262922A (ja) * | 1985-05-17 | 1986-11-20 | Fujitsu Ltd | レジスタデ−タの高速スタツク回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0285125A2 (en) | 1988-10-05 |
| EP0285125A3 (en) | 1990-03-21 |
| US4903239A (en) | 1990-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0178163B1 (en) | A dual access digital storage device | |
| EP0145497A2 (en) | Semiconductor integrated circuit device | |
| JP2549209B2 (ja) | 半導体記憶装置 | |
| US4737933A (en) | CMOS multiport general purpose register | |
| JPS63244393A (ja) | 並列入出力回路を有する記憶装置 | |
| JPH0315278B2 (ja) | ||
| JPS6128198B2 (ja) | ||
| US6301678B1 (en) | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals | |
| JPH0390942A (ja) | 主記憶装置の制御方式 | |
| JP3765337B2 (ja) | Ｍａｃのバンクレジスタ回路 | |
| JP2659222B2 (ja) | メモリ回路 | |
| JPS60171735A (ja) | 半導体集積回路装置 | |
| JPS62195780A (ja) | 半導体記憶装置 | |
| JPH081745B2 (ja) | シリアルアクセスメモリ | |
| JPS6326753A (ja) | メモリ−バス制御方法 | |
| JPS58100293A (ja) | 半導体記憶素子 | |
| JP3737144B2 (ja) | 割り込み要求回路および割り込み要求の処理方法 | |
| JP2000311500A (ja) | 半導体記憶装置 | |
| US5790894A (en) | Data processing with improved register bit structure | |
| JP3048762B2 (ja) | 半導体集積回路装置 | |
| JPH0246590A (ja) | メモリ装置 | |
| JPS6118832B2 (ja) | ||
| JPH0418634A (ja) | データ処理装置 | |
| JPS58199490A (ja) | 半導体集積回路 | |
| JPS6231100A (ja) | メモリ集積回路 |