JPS58199490A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS58199490A JPS58199490A JP57083414A JP8341482A JPS58199490A JP S58199490 A JPS58199490 A JP S58199490A JP 57083414 A JP57083414 A JP 57083414A JP 8341482 A JP8341482 A JP 8341482A JP S58199490 A JPS58199490 A JP S58199490A
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- buses
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ページ
本発明はマイクロコンピュータやその周辺回路、メモリ
等半導体集積回路に関する。
等半導体集積回路に関する。
従来、マイクロコンピュータ等のＭＯ８型半導体集積回
路においては、内部データ、バスを設けて、外部データ
バスと各レジスタ簡のデータの書込み、読出し時のデー
タの転送に用いている。
路においては、内部データ、バスを設けて、外部データ
バスと各レジスタ簡のデータの書込み、読出し時のデー
タの転送に用いている。
第１図は内部データバスと外部データバス間の信号の伝
搬を説明する回路図で、１はクロックライン、２，７は
データバス、３はライト（書き込み）信号ライン、５，
６はアドレス信号ライン、８は外部データバスである。
搬を説明する回路図で、１はクロックライン、２，７は
データバス、３はライト（書き込み）信号ライン、５，
６はアドレス信号ライン、８は外部データバスである。
第１図は１ビツトの分のつ部データバス２，７及び外部
データバス８に関し、模式的に示したものである。第１
図、でＬｌ。
データバス８に関し、模式的に示したものである。第１
図、でＬｌ。
Ｂ２はデータを蓄積するレジスタで、入力りのデータは
クロックＥが論理的に高レベル（以下”Ｈ”で示す）の
ときレジスタＬ１．Ｌ２に書き込まれ、クロックＥが論
理的に低レベル（以下Ｉｆ Ｌ ＩＩで示す）のときデ
ータがラッチ（保持）される。出力はＱ端子である。Ｂ
１．Ｂ２は出力バッファで制御端子Ｃが” Ｈ”のとき
入力と同相の出力が得られ、３ベージ Ｃが”Ｌ”のとき出力はハイインピーダンスになる。Ｔ
１．Ｔ２．Ｔ３はＭＯＳ）ランジスタよりなるスイッチ
で、入力ゲートが°′Ｈ″のとき導通であり ＩＩ 、
Ｌ ＩＩのとき不導通である。
クロックＥが論理的に高レベル（以下”Ｈ”で示す）の
ときレジスタＬ１．Ｌ２に書き込まれ、クロックＥが論
理的に低レベル（以下Ｉｆ Ｌ ＩＩで示す）のときデ
ータがラッチ（保持）される。出力はＱ端子である。Ｂ
１．Ｂ２は出力バッファで制御端子Ｃが” Ｈ”のとき
入力と同相の出力が得られ、３ベージ Ｃが”Ｌ”のとき出力はハイインピーダンスになる。Ｔ
１．Ｔ２．Ｔ３はＭＯＳ）ランジスタよりなるスイッチ
で、入力ゲートが°′Ｈ″のとき導通であり ＩＩ 、
Ｌ ＩＩのとき不導通である。
この第１図の例では、内部データバスがＡバス２とＢパ
ス７に分割されている場合である。Ａバスにはアドレス
Ａ１ で制御されるレジスタＬ１ がされるレジスタＬ
２が接続されている。Ａバスを用いるときは、アドレス
Ａ３で制御される単一のＭＯＳ）ランジスタよりなるス
イッチＴ３でＡバスとＢバス間を双方向性に接続する。
ス７に分割されている場合である。Ａバスにはアドレス
Ａ１ で制御されるレジスタＬ１ がされるレジスタＬ
２が接続されている。Ａバスを用いるときは、アドレス
Ａ３で制御される単一のＭＯＳ）ランジスタよりなるス
イッチＴ３でＡバスとＢバス間を双方向性に接続する。
次にこの回路の動作を第２図を含めて説明する。
第２図Ｓ１．Ｂ３．Ｂ６．Ｓ７．Ｂ８は第１図の１，３
゜５．７．８のラインの信号を示す。ｔａ−ｔｇは各期
間を示す。クロックＳ１ が“′Ｈ”のとき（ｔｂ’
＋ｔｄ、ｔｆ）、データバス２，７７はトランジスタＴ
４．Ｔ６によってプリチャージされる。Ｂ３は書込み信
号ライン３のライト信号であり、ライン４のリード信号
で、ライト信号３の反転信号とする。
゜５．７．８のラインの信号を示す。ｔａ−ｔｇは各期
間を示す。クロックＳ１ が“′Ｈ”のとき（ｔｂ’
＋ｔｄ、ｔｆ）、データバス２，７７はトランジスタＴ
４．Ｔ６によってプリチャージされる。Ｂ３は書込み信
号ライン３のライト信号であり、ライン４のリード信号
で、ライト信号３の反転信号とする。
今、レジスタＬ１ から、外部データバス８に出力する
例を説明する。ｔｂのときにアドレス信号ライン５は°
′Ｈ′″になり、Ａ３は°°Ｈ″となる。
例を説明する。ｔｂのときにアドレス信号ライン５は°
′Ｈ′″になり、Ａ３は°°Ｈ″となる。
この詩人〇も“Ｈ”である。Ａ３を介してＴ３を導通状
態にする。七〇のときアドレスＡ２を介してＴ１ を導
通状態にし、レジスタＬ１のデータをＴ１ 、Ａバス２
のＴ３を介してＢバス７に送る。
態にする。七〇のときアドレスＡ２を介してＴ１ を導
通状態にし、レジスタＬ１のデータをＴ１ 、Ａバス２
のＴ３を介してＢバス７に送る。
Ｂバス７上のデータは出力バッファＢ１ を通って外部
データバス８に出力される。この場合、スイッチＴ１
を通って信号をデータバスＡ、Ｂに出力するとき、デー
タバスＡ、ＢはスイッチＴ３を介して直接接続されデー
タバスＡの寄生容量ＣＢの両方が寄生容量となり、それ
だけスイッチング特性を劣化させる不都合がある。これ
は、外部データバス８から、レジスタＬ１ にデータを
書込む時も同様に両者のデータバスＡ、Ｂの寄生容量に
よりスイッチング特性が悪くなる。又、スイッチＴ１等
の能力を大きくすれば、スイッチング特性は改善される
が、それだけ面積の大きなものを使用しなければならず
、その分により、ＬＳＩの面積が５ベーン 大きくなる。
データバス８に出力される。この場合、スイッチＴ１
を通って信号をデータバスＡ、Ｂに出力するとき、デー
タバスＡ、ＢはスイッチＴ３を介して直接接続されデー
タバスＡの寄生容量ＣＢの両方が寄生容量となり、それ
だけスイッチング特性を劣化させる不都合がある。これ
は、外部データバス８から、レジスタＬ１ にデータを
書込む時も同様に両者のデータバスＡ、Ｂの寄生容量に
よりスイッチング特性が悪くなる。又、スイッチＴ１等
の能力を大きくすれば、スイッチング特性は改善される
が、それだけ面積の大きなものを使用しなければならず
、その分により、ＬＳＩの面積が５ベーン 大きくなる。
本発明の目的は、マイコン等のＬＳＩ回路において、内
部データバスの寄生容量により、スイッチング特性が低
下しない半導体集積回路を提供するものである。また、
本発明はスイッチング特性が良好でかつＬＳＩの面積が
あまり大きくならな −い半導体集積回路を得るもの
である。
部データバスの寄生容量により、スイッチング特性が低
下しない半導体集積回路を提供するものである。また、
本発明はスイッチング特性が良好でかつＬＳＩの面積が
あまり大きくならな −い半導体集積回路を得るもの
である。
本発明は、内部データバスを複数個に分割し、分割され
たバス間を、互いに容量的に分離しかつこれらのバス間
の相互の信号伝達を可能とする多方向情報伝達手段で結
合することにより、高速な情報の伝達を可能とするもの
であり、さらに、分割さ九たバスにおいて情報を保持さ
せる書き換え可能な保持手段を設けることにより、バス
の電位が“Ｈ′″、”Ｌ”の間の中間レベルになること
を防止し、それによって生ずる不要な電力消費を減少さ
せるものである。 ″ 第３図に本発明の一実施例にかかるＣ ＭＯ８回路構成
の内部データバスと外部データバス”間の回路を示す。
たバス間を、互いに容量的に分離しかつこれらのバス間
の相互の信号伝達を可能とする多方向情報伝達手段で結
合することにより、高速な情報の伝達を可能とするもの
であり、さらに、分割さ九たバスにおいて情報を保持さ
せる書き換え可能な保持手段を設けることにより、バス
の電位が“Ｈ′″、”Ｌ”の間の中間レベルになること
を防止し、それによって生ずる不要な電力消費を減少さ
せるものである。 ″ 第３図に本発明の一実施例にかかるＣ ＭＯ８回路構成
の内部データバスと外部データバス”間の回路を示す。
第４図は第３図の各部の動作タイミノ６ベージ
グ信号波形でＳ１１・Ｓ１２・Ｓ１３・Ｓ１４．Ｓ１５
．Ｓ１６、Ｓ１□、Ｓ１８はそれぞれ第３図の各部分１
１，１２．１３，１４，１５，１６，１７．１８の信号
を示す。なお、第３図は、第１図に示した回路とほぼ同
じ回路機能部分に対応している。
．Ｓ１６、Ｓ１□、Ｓ１８はそれぞれ第３図の各部分１
１，１２．１３，１４，１５，１６，１７．１８の信号
を示す。なお、第３図は、第１図に示した回路とほぼ同
じ回路機能部分に対応している。
１１はクロック信号ライン、１２．１７に分割された内
部データバス、１３はライト（書込み信号ライン）、１
４はリード（読出し）信号ライン、１５．１６はアドレ
ス信号ライン、１８は外部データバスである。また、”
１１１”１２は第１図のＬｌ、Ｌ２と同様のデータを蓄
積するレジスタ、■。
部データバス、１３はライト（書込み信号ライン）、１
４はリード（読出し）信号ライン、１５．１６はアドレ
ス信号ライン、１８は外部データバスである。また、”
１１１”１２は第１図のＬｌ、Ｌ２と同様のデータを蓄
積するレジスタ、■。
はインバータ、Ａ１１〜Ａ１□はアドレス、Ｂ１１゜Ｂ
１２ＩＢ１３ｔＢ１４はバッファ回路ｚＣ８１１Ｃ８２
は容量、Ｈｌ、Ｈ２は信号保持手段、Ｓｌはバス１２か
ら１７へ信号を伝達するバスドライバ、Ｂ２はバス１７
からバス１２へ信号を伝達するバスドライバで、バスド
ライバＳ１．Ｂ２はパスライン１２．１７を互いに容量
的に分離した構成となっている。
１２ＩＢ１３ｔＢ１４はバッファ回路ｚＣ８１１Ｃ８２
は容量、Ｈｌ、Ｈ２は信号保持手段、Ｓｌはバス１２か
ら１７へ信号を伝達するバスドライバ、Ｂ２はバス１７
からバス１２へ信号を伝達するバスドライバで、バスド
ライバＳ１．Ｂ２はパスライン１２．１７を互いに容量
的に分離した構成となっている。
Ｓ１４はリード信号で、期間ｔ１ｂ、ｔ１ｏ のとき
７ページ ”Ｈ″′である。Ｓ１６ はアドレス信号で、ｔｌｂ。
７ページ ”Ｈ″′である。Ｓ１６ はアドレス信号で、ｔｌｂ。
ｔｌ。のとき選択がなされると、ｔｌｏのときアドレス
Ａ１２ がアクティブになり、レジスタＬ１１の内容が
バッファＢ１３ を通して、データバスＡＩ２へ出力さ
れる。同時にバスドラバＳ１ の制御アドレスＡ１３Ｒ
もアクティブとなり、ｔＩＣの期間にデータバスＡ１２
からデータバスＢ１７に信号が伝達され、更に外部デー
タバス１８にバッファＢ１１ を通じて出力される。外
部データバス１８はクロック１１が”Ｌ ”のときだけ
データが出力され、′°Ｈ″′のときはノ・イインピー
ダンスとなる。
Ａ１２ がアクティブになり、レジスタＬ１１の内容が
バッファＢ１３ を通して、データバスＡＩ２へ出力さ
れる。同時にバスドラバＳ１ の制御アドレスＡ１３Ｒ
もアクティブとなり、ｔＩＣの期間にデータバスＡ１２
からデータバスＢ１７に信号が伝達され、更に外部デー
タバス１８にバッファＢ１１ を通じて出力される。外
部データバス１８はクロック１１が”Ｌ ”のときだけ
データが出力され、′°Ｈ″′のときはノ・イインピー
ダンスとなる。
次にｔｌｄ、ｔｌｏ のとき、ライトモードになったと
する。すなわち、ライト信号Ｓ１３が“′Ｈ″″、リー
ド信号Ｓ１４が”Ｌ″′となる。このとき、外部データ
バス１８には、外部から信号が入力される。
する。すなわち、ライト信号Ｓ１３が“′Ｈ″″、リー
ド信号Ｓ１４が”Ｌ″′となる。このとき、外部データ
バス１８には、外部から信号が入力される。
その状態で、ｔｌｏ の期間にバッファＢ１２ を通っ
て、データバスＢ１７に信号が伝達し、更に、−ｍされ
る。Ｈｌ、Ｈ２は保持手段であり、データバスが使用さ
れていない期間（）１イインピーダンス状態）に、デー
タバスの電位レベルが、”Ｈ”、”Ｌ ”以外の中間状
態になるのを防止する。
て、データバスＢ１７に信号が伝達し、更に、−ｍされ
る。Ｈｌ、Ｈ２は保持手段であり、データバスが使用さ
れていない期間（）１イインピーダンス状態）に、デー
タバスの電位レベルが、”Ｈ”、”Ｌ ”以外の中間状
態になるのを防止する。
バスドライバＳ１．Ｓ２のざらに詳細な説明を第６図に
よって行う。第５図のそれぞれ破線で囲まれた部分が８
１．Ｓ２を示し、工。〜Ｉ６はインバータ、Ｔ１１〜Ｔ
１８ はＭＯＳ）ランジスタである。
よって行う。第５図のそれぞれ破線で囲まれた部分が８
１．Ｓ２を示し、工。〜Ｉ６はインバータ、Ｔ１１〜Ｔ
１８ はＭＯＳ）ランジスタである。
こうしたバスドライバＳ１．Ｓ２を構成すれば、バス１
２．１７間の信号伝達を、バス１２．１７を互いに容量
的に分離した状態で行うことができ寄生容量の増大を防
止することができる。バスＡ１２゛からバスＢ１’７に
信号を伝達する場合、インバータＩ３でバスＡ１２の信
号を一波形整形し、トランジスタＴ１１〜”１４ か
らなるトライステートバッファでバスＢ１７に信号を送
る。トライステートバッファは制御アドレスＡ１３Ｒの
出力がアクティブ“′・Ｈ”になることより、ｎ−ａｈ
）ランジスタ”１４ 及びＰ＝ｃｈ’）ランジスタＴ１
１をオンさせ、信号を伝達させ、制御アドレスＡ１３Ｒ
の出゛力信号がインアクティブ“Ｌ″になることにより
、出力９ページ をハイインピーダンスにする。同様にバスＢ１７からバ
スＡＩ２への信号の伝達はインバータＩ５及びトランジ
スタＴ１５〜Ｔ１８ からなるトライステートバッファ
と制御アドレスの出力信号Ａ１３ｗとにより制御される
。第５図の例では、制御アドレスの出力信号Ａ１３Ｒ及
びＡ１３ｗは夫ヤク。ツク信号１１が”Ｌ”’のとき、
バスＡ、Ｂ間の信号を伝達させ、それ以外のときはバス
をノ・イインピーダンス状態にする。
２．１７間の信号伝達を、バス１２．１７を互いに容量
的に分離した状態で行うことができ寄生容量の増大を防
止することができる。バスＡ１２゛からバスＢ１’７に
信号を伝達する場合、インバータＩ３でバスＡ１２の信
号を一波形整形し、トランジスタＴ１１〜”１４ か
らなるトライステートバッファでバスＢ１７に信号を送
る。トライステートバッファは制御アドレスＡ１３Ｒの
出力がアクティブ“′・Ｈ”になることより、ｎ−ａｈ
）ランジスタ”１４ 及びＰ＝ｃｈ’）ランジスタＴ１
１をオンさせ、信号を伝達させ、制御アドレスＡ１３Ｒ
の出゛力信号がインアクティブ“Ｌ″になることにより
、出力９ページ をハイインピーダンスにする。同様にバスＢ１７からバ
スＡＩ２への信号の伝達はインバータＩ５及びトランジ
スタＴ１５〜Ｔ１８ からなるトライステートバッファ
と制御アドレスの出力信号Ａ１３ｗとにより制御される
。第５図の例では、制御アドレスの出力信号Ａ１３Ｒ及
びＡ１３ｗは夫ヤク。ツク信号１１が”Ｌ”’のとき、
バスＡ、Ｂ間の信号を伝達させ、それ以外のときはバス
をノ・イインピーダンス状態にする。
第６図は、□バスドライバＳ１．Ｓ２の他の回路例を示
す。バスＢ１７からバスＡＩ２への信号伝達にはアドレ
スＡ１５Ｗ、の信号を用い、バスＡからバスＢへはイン
バータＩ７によるＡＩ’３Ｗ の反転出力を用い”る
。この場合アドレス信号１５が印加されると、常にバス
Ａ、Ｂ間には信号の伝達が行われる。 ゛ □ この場合、第４図のタイミング図によって説明すると、
アドレス信号１５．１６リ一ド信号１４、ライト信号１
３は、クロック信号１１が”Ｈ″′のときに変化し、一
方性部データバス１８には、り１０ページ ロック信号１１が” Ｌ ”のとき出力する。したがっ
て、トランジスタから外部データバス１８に出力する場
合、す“−ド信号Ｓ１４ でルジスタから内部データバ
スに出力し、あらかじめ、バッファＢ１１の入力迄に信
号を伝達しておけば、早い応答で動作させ得る。この場
合についてバスＡＩ２及びバスＢ１７の信号を第４図で
点線で示しである。このように、バスドライバＳ１．Ｓ
２を設けることにより、より早いシステムへの応用が可
能となる。
す。バスＢ１７からバスＡＩ２への信号伝達にはアドレ
スＡ１５Ｗ、の信号を用い、バスＡからバスＢへはイン
バータＩ７によるＡＩ’３Ｗ の反転出力を用い”る
。この場合アドレス信号１５が印加されると、常にバス
Ａ、Ｂ間には信号の伝達が行われる。 ゛ □ この場合、第４図のタイミング図によって説明すると、
アドレス信号１５．１６リ一ド信号１４、ライト信号１
３は、クロック信号１１が”Ｈ″′のときに変化し、一
方性部データバス１８には、り１０ページ ロック信号１１が” Ｌ ”のとき出力する。したがっ
て、トランジスタから外部データバス１８に出力する場
合、す“−ド信号Ｓ１４ でルジスタから内部データバ
スに出力し、あらかじめ、バッファＢ１１の入力迄に信
号を伝達しておけば、早い応答で動作させ得る。この場
合についてバスＡＩ２及びバスＢ１７の信号を第４図で
点線で示しである。このように、バスドライバＳ１．Ｓ
２を設けることにより、より早いシステムへの応用が可
能となる。
第５図、第６図の例でアドレス信号１５が印加されなけ
れば、舅えばバスＡは・・イインピーダジス状態にあり
、素子間のリーク電流等により、（Ｉ Ｌ ’ ＩＩ、
“Ｉ（”以外の中間電位をとり得′る。この゛場合、Ｃ
ＮＯ８回路では、イン・く−タエ。、Ｉ４等同珈電流の
バスが生じ、消費電力が増大する欠点を生ずる。又ミパ
ス′Ａから商じデータを読み出すのに、読み出す毎に寄
生容量の充放電が行なわれ、やはり余分′に電力を消費
す゛る。このような消費電力の増大を防ぐために、□第
を図に示すよ□う去保持回路Ｈ１が必要となる。例えば
、インバータ１１ベー〉 エフの入力をバスＡＩ２に接続し、出力をインバータＩ
８の入力へ、Ｉ８の出力をバスＡに接続する。この場合
、インバータエ、のｙｏｓｌ−ランジスタＴ９．Ｔ１ｏ
は十分小さいサイズ（ｑｍが十分小さい）のものを用い
、バスの書き換えが容易に可能なようにすると共に、素
子のリーク電流分を補正して、バスのデータが保持でき
るようにする。
れば、舅えばバスＡは・・イインピーダジス状態にあり
、素子間のリーク電流等により、（Ｉ Ｌ ’ ＩＩ、
“Ｉ（”以外の中間電位をとり得′る。この゛場合、Ｃ
ＮＯ８回路では、イン・く−タエ。、Ｉ４等同珈電流の
バスが生じ、消費電力が増大する欠点を生ずる。又ミパ
ス′Ａから商じデータを読み出すのに、読み出す毎に寄
生容量の充放電が行なわれ、やはり余分′に電力を消費
す゛る。このような消費電力の増大を防ぐために、□第
を図に示すよ□う去保持回路Ｈ１が必要となる。例えば
、インバータ１１ベー〉 エフの入力をバスＡＩ２に接続し、出力をインバータＩ
８の入力へ、Ｉ８の出力をバスＡに接続する。この場合
、インバータエ、のｙｏｓｌ−ランジスタＴ９．Ｔ１ｏ
は十分小さいサイズ（ｑｍが十分小さい）のものを用い
、バスの書き換えが容易に可能なようにすると共に、素
子のリーク電流分を補正して、バスのデータが保持でき
るようにする。
このようにして、バスのデータを保持することによって
、低消費電力化がはかれる。
、低消費電力化がはかれる。
第３図の例で、バス１７が必らず情報の伝達通路となっ
ている場合、すなわち、バス１２からデータを読み出す
ときは必らずバス１７を通り、又バス１２にデータを書
き込むときはバス１７を介してデータが送られるような
場合、保持回路Ｈ２は省略することが可能となる。
ている場合、すなわち、バス１２からデータを読み出す
ときは必らずバス１７を通り、又バス１２にデータを書
き込むときはバス１７を介してデータが送られるような
場合、保持回路Ｈ２は省略することが可能となる。
なお第３図において、内部データバスはバスＡ１２とバ
スＢ１７に二分割し・た例で示したが、バスＢ１７に対
し複数個のバス（たとえばバスＡ２、バスＡ３・・・・
・・）を接続してもよいし、又外部データバス１８に対
し複数個のバス〔たとえばバスＢ１ 、Ｂ２（図示せず
）・・・・・・〕を接続しても良い。
スＢ１７に二分割し・た例で示したが、バスＢ１７に対
し複数個のバス（たとえばバスＡ２、バスＡ３・・・・
・・）を接続してもよいし、又外部データバス１８に対
し複数個のバス〔たとえばバスＢ１ 、Ｂ２（図示せず
）・・・・・・〕を接続しても良い。
これらのバスの分割は、夫々のデータを格納するレジス
タのアドレスに対応して選択できる。このようなバスの
分割により、例えばバスＡＩ２の寄生容量Ｃ８１や、バ
スＢ１７の寄生容量Ｃ８２等を比較的小さな値に設定で
き、したがって、各レジスタＬ１１．Ｌ１２ 等の出力
バッファを比較的小さなもので、速い応答速度が得られ
る。このように、バスを２分割すれば、出力バッファを
Ｈの大ぎさに、バスを４分割すれば、出力バッファはＨ
の大きさで、同じ応答速度が得られることになる。
タのアドレスに対応して選択できる。このようなバスの
分割により、例えばバスＡＩ２の寄生容量Ｃ８１や、バ
スＢ１７の寄生容量Ｃ８２等を比較的小さな値に設定で
き、したがって、各レジスタＬ１１．Ｌ１２ 等の出力
バッファを比較的小さなもので、速い応答速度が得られ
る。このように、バスを２分割すれば、出力バッファを
Ｈの大ぎさに、バスを４分割すれば、出力バッファはＨ
の大きさで、同じ応答速度が得られることになる。
なお、このように、バスを分割することにより、バスド
ライバを構成するチップ面積を必要とするが、上述した
ように、各レジスタの出力バッファ（Ｂ１３１Ｂ１４・
・・・・・）を小さくできることにより、全チップ面積
で特に大きくなることはなく、より高速のシステムが容
易に構成できる。
ライバを構成するチップ面積を必要とするが、上述した
ように、各レジスタの出力バッファ（Ｂ１３１Ｂ１４・
・・・・・）を小さくできることにより、全チップ面積
で特に大きくなることはなく、より高速のシステムが容
易に構成できる。
以上述べてきたように、内部データバス間に、一方向性
のバスドライバを夫々正方向及び逆方向に接続すること
によって、データバス間の分割を１３ページ を行なうことにより、従来より寄生容量の少ないバスへ
、各レジスタ等から信号のやりとりができるようになる
。従来ＬＳＩチップ面積が増大するため、十分な能力の
バスドライバを構成できないために、遅い応答速度しか
得られなかったのが、本発明のように、バスの寄生容量
を小さくすることにより、より少ない面積に構成された
バスドライバで、より高速の応答速度が得られる。又、
各バスに、データの保持回路を設けることにより、不要
なスイッチングによる消費電力の増大、及び中間レベル
の入力による不要な消費電力の増大が合せて防止でき、
より低消費電力化がはかれる。
のバスドライバを夫々正方向及び逆方向に接続すること
によって、データバス間の分割を１３ページ を行なうことにより、従来より寄生容量の少ないバスへ
、各レジスタ等から信号のやりとりができるようになる
。従来ＬＳＩチップ面積が増大するため、十分な能力の
バスドライバを構成できないために、遅い応答速度しか
得られなかったのが、本発明のように、バスの寄生容量
を小さくすることにより、より少ない面積に構成された
バスドライバで、より高速の応答速度が得られる。又、
各バスに、データの保持回路を設けることにより、不要
なスイッチングによる消費電力の増大、及び中間レベル
の入力による不要な消費電力の増大が合せて防止でき、
より低消費電力化がはかれる。
又、更に、各バスのリード、ライトに対応して、あらか
じめデータを一部のバスに先読みして、応答を速めるこ
とも可能となる。
じめデータを一部のバスに先読みして、応答を速めるこ
とも可能となる。
このように、本発明によれば、０ＭＯ８ＬＳＩ等でより
高速、低消費電力で、比較的小さな面積のレジスタ等の
出力バッファによるチップ面の減少が可能で大規模ＬＳ
Ｉの実現に大きく貢献するものである。
高速、低消費電力で、比較的小さな面積のレジスタ等の
出力バッファによるチップ面の減少が可能で大規模ＬＳ
Ｉの実現に大きく貢献するものである。
１４ベージ
第１図は従来例による内部データバスと外部データバス
間の信号の伝搬を説明する回路図、第２図は第１図の動
作を説明するタイミング信号波形図、第３図は本発明の
一実施例の内部データバスと外部データバス間の回路図
、第４図は第３図の動作を説明するタイミング信号波形
図、第５図は、第３図におけるバスドライバ回路の詳細
な回路図、第６図は第３図はバスドライバ回路の他の詳
細な回路図、第７図は第３図のデータバスの保持回路の
詳細な回路図である。 １２．１７・・・・・・内部データバス、１８・・・・
・・外部データバス、Ｌｌｌ、Ｌ１２・・・・・・デー
タを蓄積するレジスタ、Ｂ１２〜Ｂ１４・・・・・・バ
ッファ回路、Ｈｌ、Ｈ２・・・・・・信号保持手段、Ｓ
ｌ 、Ｂ２・・・・・・バスドライバ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名；！
？！ セ 色 ５５ ｅ リ Ｃ／）（１） リ リ め θ り味 ４２９− ≧ 史 Ｇａ 者δ５ 第５図 第６図 第７図 Ｌ Ｊ
間の信号の伝搬を説明する回路図、第２図は第１図の動
作を説明するタイミング信号波形図、第３図は本発明の
一実施例の内部データバスと外部データバス間の回路図
、第４図は第３図の動作を説明するタイミング信号波形
図、第５図は、第３図におけるバスドライバ回路の詳細
な回路図、第６図は第３図はバスドライバ回路の他の詳
細な回路図、第７図は第３図のデータバスの保持回路の
詳細な回路図である。 １２．１７・・・・・・内部データバス、１８・・・・
・・外部データバス、Ｌｌｌ、Ｌ１２・・・・・・デー
タを蓄積するレジスタ、Ｂ１２〜Ｂ１４・・・・・・バ
ッファ回路、Ｈｌ、Ｈ２・・・・・・信号保持手段、Ｓ
ｌ 、Ｂ２・・・・・・バスドライバ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名；！
？！ セ 色 ５５ ｅ リ Ｃ／）（１） リ リ め θ り味 ４２９− ≧ 史 Ｇａ 者δ５ 第５図 第６図 第７図 Ｌ Ｊ
Claims (2)
- （１）情報蓄積手段と、前記情報蓄積手段との間に情報
の読み出し、書き込みができる第１の情報伝達手段と、
前記第１の情報伝達手段と情報伝達がおこなえる第２の
情報伝達手段と、前記第１の情報伝達手段から第２の情
報伝達手段へ情報を伝達させる第１の制御手段と、前記
第２の情報伝達手段から第１の情報伝達手段へ情報を伝
達させる第２の制御手段と、前記第１の情報伝達手段の
情報を保持する書き換え可能な保持手段とを含み、前記
第１．第２の制御手段は前記第１の情報伝達手段と第２
の情報伝達手段とを容量的に分離してなる半導体集積回
路。 - （２）第１の制御手段と第２の制御手段を相捕゛的に動
作させることを特徴とする特許請求の範囲第１項に記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083414A JPS58199490A (ja) | 1982-05-17 | 1982-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083414A JPS58199490A (ja) | 1982-05-17 | 1982-05-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58199490A true JPS58199490A (ja) | 1983-11-19 |
Family
ID=13801771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083414A Pending JPS58199490A (ja) | 1982-05-17 | 1982-05-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765843B2 (en) | 2002-08-19 | 2004-07-20 | Fujitsu Limited | Semiconductor memory device with efficient buffer control for data buses |
| US7167409B2 (en) | 2004-12-13 | 2007-01-23 | Fujitsu Limited | Semiconductor memory device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128630A (ja) * | 1973-04-09 | 1974-12-10 | ||
| JPS55119727A (en) * | 1979-03-10 | 1980-09-13 | Toshiba Corp | Data bus control unit |
| JPS5682929A (en) * | 1979-12-12 | 1981-07-07 | Toshiba Corp | Bus device including logic device |
| JPS56124929A (en) * | 1980-03-06 | 1981-09-30 | Toshiba Corp | Integrated circuit device |
-
1982
- 1982-05-17 JP JP57083414A patent/JPS58199490A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128630A (ja) * | 1973-04-09 | 1974-12-10 | ||
| JPS55119727A (en) * | 1979-03-10 | 1980-09-13 | Toshiba Corp | Data bus control unit |
| JPS5682929A (en) * | 1979-12-12 | 1981-07-07 | Toshiba Corp | Bus device including logic device |
| JPS56124929A (en) * | 1980-03-06 | 1981-09-30 | Toshiba Corp | Integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765843B2 (en) | 2002-08-19 | 2004-07-20 | Fujitsu Limited | Semiconductor memory device with efficient buffer control for data buses |
| US7167409B2 (en) | 2004-12-13 | 2007-01-23 | Fujitsu Limited | Semiconductor memory device |
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