JPH0883138A - バス上の容量結合を補償する補償回路を有するデータ・プロセッシング・システム - Google Patents
バス上の容量結合を補償する補償回路を有するデータ・プロセッシング・システムInfo
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- JPH0883138A JPH0883138A JP7201783A JP20178395A JPH0883138A JP H0883138 A JPH0883138 A JP H0883138A JP 7201783 A JP7201783 A JP 7201783A JP 20178395 A JP20178395 A JP 20178395A JP H0883138 A JPH0883138 A JP H0883138A
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Abstract
(57)【要約】
【課題】 第１導線（６０）に隣接する第２導線（６
１）が論理ハイ電圧から論理ロー電圧に変位するとき
に、バス（５０）の複数の平行な導線（６０、６１、６
２）の第１導線（６０）が、論理ハイ電圧を維持する補
償回路を提供する。 【解決手段】 補償回路（６４）は、第２導線（６１）
上の電圧が論理ハイ電圧から論理ロー電圧に減少すると
きを感知し、第１導線（６０）と第２導線（６１）との
容量結合によって、電源電圧端子に結合する第１導線
（６０）を論理ハイ電圧から論理ロー電圧に減少させな
いようにする。
１）が論理ハイ電圧から論理ロー電圧に変位するとき
に、バス（５０）の複数の平行な導線（６０、６１、６
２）の第１導線（６０）が、論理ハイ電圧を維持する補
償回路を提供する。 【解決手段】 補償回路（６４）は、第２導線（６１）
上の電圧が論理ハイ電圧から論理ロー電圧に減少すると
きを感知し、第１導線（６０）と第２導線（６１）との
容量結合によって、電源電圧端子に結合する第１導線
（６０）を論理ハイ電圧から論理ロー電圧に減少させな
いようにする。
Description
【０００１】
【産業上の利用分野】本発明は一般にデータ・プロセッ
シングに関し、特にバス上の容量結合ノイズを減少させ
る補償回路に関する。
シングに関し、特にバス上の容量結合ノイズを減少させ
る補償回路に関する。
【０００２】
【従来の技術】集積回路データ・プロセッシング・シス
テムにおいて、バスはシステムの数々の部品間の経路命
令やデータに使用される。バスは、一般に複数の平行
で、比較的長い金属線または導線を含む。バスの各金属
線は、隣接した線から容量結合を受けやすい。例えば、
金属線の一方の電圧が論理ハイ電圧から論理ロー電圧に
減少すると、線間の容量結合のために隣接する線の論理
ハイ電圧も減少する。データバスの物理的寸法が減少す
ると（例えば、追加の収縮のため）、金属線が互いに接
近し、容量結合の影響が増大する。
テムにおいて、バスはシステムの数々の部品間の経路命
令やデータに使用される。バスは、一般に複数の平行
で、比較的長い金属線または導線を含む。バスの各金属
線は、隣接した線から容量結合を受けやすい。例えば、
金属線の一方の電圧が論理ハイ電圧から論理ロー電圧に
減少すると、線間の容量結合のために隣接する線の論理
ハイ電圧も減少する。データバスの物理的寸法が減少す
ると（例えば、追加の収縮のため）、金属線が互いに接
近し、容量結合の影響が増大する。
【０００３】プレチャージ／ディスチャージ方式を使用
するバスは特に容量結合の影響を受けやすい。プレチャ
ージ／ディスチャージバスでは、導線が論理ハイ電圧に
プレチャージされ、弱いラッチ保持が導線の論理ハイ電
圧維持に使用される。Nチャネル・プルダウン・ドライ
バ・トランジスタが、アサーション（assertion）中、
導線上の電圧を論理ロー電圧に減少するために使用され
る。プレチャージ／ディスチャージ方式は、高性能バス
の高スイッチング速度に有効である。しかし弱いラッチ
保持を使用する問題点は、新しいデータを古いデータ上
に上書きできるような弱さでなければならない点であ
る。データが伝送のサンプリング位相中のノンアクティ
ブ駆動による、容量結合の影響によって誤って上書きさ
れるかもしれない。
するバスは特に容量結合の影響を受けやすい。プレチャ
ージ／ディスチャージバスでは、導線が論理ハイ電圧に
プレチャージされ、弱いラッチ保持が導線の論理ハイ電
圧維持に使用される。Nチャネル・プルダウン・ドライ
バ・トランジスタが、アサーション（assertion）中、
導線上の電圧を論理ロー電圧に減少するために使用され
る。プレチャージ／ディスチャージ方式は、高性能バス
の高スイッチング速度に有効である。しかし弱いラッチ
保持を使用する問題点は、新しいデータを古いデータ上
に上書きできるような弱さでなければならない点であ
る。データが伝送のサンプリング位相中のノンアクティ
ブ駆動による、容量結合の影響によって誤って上書きさ
れるかもしれない。
【０００４】通常使用されるバスには、データがサンプ
リングされている間、連続駆動するバス構造を有するも
のがある。連続駆動バスは、サンプリング中に導線の電
圧レベルを充電し、所望の論理状態に導線を保持するた
めのドライバ回路を有する。通常使用されるドライバ回
路は、トーテムポール配列を有し、そのドライバはPチ
ャネルとNチャネルトランジスタを含む。トーテムポー
ル駆動回路は、優れたノイズ排除性を有するが、トーテ
ムポール駆動は導線に追加のローディングを加えなけれ
ばならない。この追加のローディングは、プレチャージ
／ディスチャージバスと比較して、連続駆動バスのスイ
ッチング速度を減少させる。
リングされている間、連続駆動するバス構造を有するも
のがある。連続駆動バスは、サンプリング中に導線の電
圧レベルを充電し、所望の論理状態に導線を保持するた
めのドライバ回路を有する。通常使用されるドライバ回
路は、トーテムポール配列を有し、そのドライバはPチ
ャネルとNチャネルトランジスタを含む。トーテムポー
ル駆動回路は、優れたノイズ排除性を有するが、トーテ
ムポール駆動は導線に追加のローディングを加えなけれ
ばならない。この追加のローディングは、プレチャージ
／ディスチャージバスと比較して、連続駆動バスのスイ
ッチング速度を減少させる。
【０００５】
【解決すべき課題】容量結合ノイズ問題の解決は、バス
の各導線をシールドすることであった。シールドされた
バスは、比較的長いバス上の結合ノイズの減少には有効
であるが、短いバスや中位の長さのバスに対してはあま
り有効ではない。また、シールディングを行うには集積
回路上に比較的大きい表面領域が必要である。
の各導線をシールドすることであった。シールドされた
バスは、比較的長いバス上の結合ノイズの減少には有効
であるが、短いバスや中位の長さのバスに対してはあま
り有効ではない。また、シールディングを行うには集積
回路上に比較的大きい表面領域が必要である。
【０００６】
【課題を解決するための手段】よって、互いに隣接し実
質的に平行な第１・第２導線間の容量結合を補償するた
めの補償回路を有するデータ・プロセッシング・システ
ムの一例が提供される。補償回路は、第１電圧レベルか
ら第２電圧レベルへの第１導線上の電圧の変位を感知
し、相応して、容量結合による第２導線上の電圧変化を
防止する。これらや他の機能や利点は、添付の図面と共
に後述の発明の詳細な説明からさらに明確に理解される
であろう。
質的に平行な第１・第２導線間の容量結合を補償するた
めの補償回路を有するデータ・プロセッシング・システ
ムの一例が提供される。補償回路は、第１電圧レベルか
ら第２電圧レベルへの第１導線上の電圧の変位を感知
し、相応して、容量結合による第２導線上の電圧変化を
防止する。これらや他の機能や利点は、添付の図面と共
に後述の発明の詳細な説明からさらに明確に理解される
であろう。
【０００７】一般に、本発明は、第１導線に隣接し実質
的に平行な第２導線が論理ハイ電圧からアサートされた
論理ロー電圧に変位するとき、１本のバスの複数の平行
な導線の第１導線がプレチャージされた論理ハイ電圧の
ままであるような補償回路を提供する。第２導線上の電
圧が論理ハイ電圧から論理ロー電圧に減少するときを補
償回路が感知し、電源電圧端子に結合された第１導線
が、第１導線と第２導線間の容量結合によって、第１導
線上の論理ハイ電圧が論理ロー電圧に減少することを防
止する。バスは、バスの各導線のために補償回路を有す
る。バスの補償回路は、隣接する導線間に影響する容量
結合を動的に制御する。例えば、第１導線の他の面上に
位置する第２および第３導線が共に論理ロー電圧に同時
に変位すると、第１導線と第２・第３導線との間に結合
された補償回路が動作し、第１導線のプリチャージされ
た論理ハイ電圧を維持するための追加の駆動補償を提供
する。
的に平行な第２導線が論理ハイ電圧からアサートされた
論理ロー電圧に変位するとき、１本のバスの複数の平行
な導線の第１導線がプレチャージされた論理ハイ電圧の
ままであるような補償回路を提供する。第２導線上の電
圧が論理ハイ電圧から論理ロー電圧に減少するときを補
償回路が感知し、電源電圧端子に結合された第１導線
が、第１導線と第２導線間の容量結合によって、第１導
線上の論理ハイ電圧が論理ロー電圧に減少することを防
止する。バスは、バスの各導線のために補償回路を有す
る。バスの補償回路は、隣接する導線間に影響する容量
結合を動的に制御する。例えば、第１導線の他の面上に
位置する第２および第３導線が共に論理ロー電圧に同時
に変位すると、第１導線と第２・第３導線との間に結合
された補償回路が動作し、第１導線のプリチャージされ
た論理ハイ電圧を維持するための追加の駆動補償を提供
する。
【０００８】
【実施例】本発明は、図１ないし図３を参照してさらに
詳細に説明することができる。図１はデータ・プロセッ
シング・システム１０の実施例を示す。データ・プロセ
ッシング・システム１０は、中央処理装置（CPU）回路
１２、システム集積部１４、シリアル部回路１６、ラン
ダムアクセスメモリ（RAM）１８、リードオンリーメモ
リ（ROM）２０、他のメモリ回路２２（例えば、電気的
消去書込み可能なリードオンリーメモリ（EEPROM））、
ポート論理回路２４、外部バスインターフェース回路２
６、タイマ部回路２８およびダイレクト・メモリ・アク
セス（DMA）回路３０を有し、それぞれは内部バス回路
３２に二方向性で結合されている。CPU１２はバス回路
３６を介してDMA３０に結合される。
詳細に説明することができる。図１はデータ・プロセッ
シング・システム１０の実施例を示す。データ・プロセ
ッシング・システム１０は、中央処理装置（CPU）回路
１２、システム集積部１４、シリアル部回路１６、ラン
ダムアクセスメモリ（RAM）１８、リードオンリーメモ
リ（ROM）２０、他のメモリ回路２２（例えば、電気的
消去書込み可能なリードオンリーメモリ（EEPROM））、
ポート論理回路２４、外部バスインターフェース回路２
６、タイマ部回路２８およびダイレクト・メモリ・アク
セス（DMA）回路３０を有し、それぞれは内部バス回路
３２に二方向性で結合されている。CPU１２はバス回路
３６を介してDMA３０に結合される。
【０００９】システム集積部１４は外部バス回路３８を
介してデータ・プロセッシング・システム１０に外部信
号を送受信する。シリアル部１６は外部バス回路４０を
介してデータ・プロセッシング・システム１０に外部信
号を送受信することができる。メモリの種類によって、
他のメモリ２２は外部バス回路４２を介してデータ・プ
ロセッシング・システム１０に外部信号を選択的に送受
信する。ポート論理回路２４は、外部バス回路４４を介
してデータ・プロセッシング・システム１０に外部信号
を送受信することができる。外部バスインターフェース
２６は、外部バス回路４６を介してデータ・プロセッシ
ング・システム１０に外部信号を送受信することができ
る。さらにタイマ部２８は、外部バス回路４８を介して
データ・プロセッシング・システム１０に外部信号を送
受信することができる。外部バス回路３８、４０、４
２、４４、４６、４８は、信号を送受信するために集積
回路ピン、パッドおよび他の型の端子に結合することが
できる。
介してデータ・プロセッシング・システム１０に外部信
号を送受信する。シリアル部１６は外部バス回路４０を
介してデータ・プロセッシング・システム１０に外部信
号を送受信することができる。メモリの種類によって、
他のメモリ２２は外部バス回路４２を介してデータ・プ
ロセッシング・システム１０に外部信号を選択的に送受
信する。ポート論理回路２４は、外部バス回路４４を介
してデータ・プロセッシング・システム１０に外部信号
を送受信することができる。外部バスインターフェース
２６は、外部バス回路４６を介してデータ・プロセッシ
ング・システム１０に外部信号を送受信することができ
る。さらにタイマ部２８は、外部バス回路４８を介して
データ・プロセッシング・システム１０に外部信号を送
受信することができる。外部バス回路３８、４０、４
２、４４、４６、４８は、信号を送受信するために集積
回路ピン、パッドおよび他の型の端子に結合することが
できる。
【００１０】図２は図１のデータ・プロセッシング・シ
ステム１０のシステム集積部１４のブロック図を示す。
システム集積部１４は外部バス３８、バスインターフェ
ース回路５４・５７、制御回路５５、バス５０、抵抗５
１・５２・５３を含む。
ステム１０のシステム集積部１４のブロック図を示す。
システム集積部１４は外部バス３８、バスインターフェ
ース回路５４・５７、制御回路５５、バス５０、抵抗５
１・５２・５３を含む。
【００１１】抵抗５１・５２・５３はバス５０に結合す
る複数の抵抗を表わす。バス５０に結合する抵抗の数や
種類は、本発明を説明する目的において重要ではなく、
他の実施例においては異ってもよい。また、他の実施例
では、抵抗５１・５２・５３が他の種類の回路である場
合もあり、抵抗に限定されるものではない。バスインタ
ーフェース回路５４は、バス５０と外部バス３８との情
報の交換に機能する。その情報はデータ、インストラク
ションまたは制御信号から成る。制御回路５５はバスイ
ンターフェース回路５４・５７に制御信号を供給し、バ
ス５０に「イネーブル」と記された制御信号は供給す
る。バスインターフェース５７は内部バス３２と外部バ
ス３８との情報の交換に機能する。バス５０はプレチャ
ージ／ディスチャージバスである。
る複数の抵抗を表わす。バス５０に結合する抵抗の数や
種類は、本発明を説明する目的において重要ではなく、
他の実施例においては異ってもよい。また、他の実施例
では、抵抗５１・５２・５３が他の種類の回路である場
合もあり、抵抗に限定されるものではない。バスインタ
ーフェース回路５４は、バス５０と外部バス３８との情
報の交換に機能する。その情報はデータ、インストラク
ションまたは制御信号から成る。制御回路５５はバスイ
ンターフェース回路５４・５７に制御信号を供給し、バ
ス５０に「イネーブル」と記された制御信号は供給す
る。バスインターフェース５７は内部バス３２と外部バ
ス３８との情報の交換に機能する。バス５０はプレチャ
ージ／ディスチャージバスである。
【００１２】図３は本発明の実施例による図２のバス５
０のバス部５６の論理図の一部と回路図の一部を示す。
バス部５６は導線６０・６１・６２および補償回路６４
・６５を含む。補償回路６４は、Pチャネルトランジス
タ６６・６７、インバータ６８・７０およびNAND論理ゲ
ート６９を含む。補償回路６５はPチャネルトランジス
タ７１・７２、インバータ７３・７５およびNAND論理ゲ
ート７４を含む。
０のバス部５６の論理図の一部と回路図の一部を示す。
バス部５６は導線６０・６１・６２および補償回路６４
・６５を含む。補償回路６４は、Pチャネルトランジス
タ６６・６７、インバータ６８・７０およびNAND論理ゲ
ート６９を含む。補償回路６５はPチャネルトランジス
タ７１・７２、インバータ７３・７５およびNAND論理ゲ
ート７４を含む。
【００１３】導線６０・６１・６２は、隣接し、実質的
に平行な導線で、バス５０（図２）を構成する複数の導
線である。バス５０はインストラクションまたはデータ
を伝え、ワードデータの使用はインストラクションまた
はデータをこの中に包含することができることを留意す
るべきである。補償回路６４・６５は導線６０に結合す
る。導線６１・６２は、それぞれ隣接した導線（図示せ
ず）に対応する補償回路を有する。
に平行な導線で、バス５０（図２）を構成する複数の導
線である。バス５０はインストラクションまたはデータ
を伝え、ワードデータの使用はインストラクションまた
はデータをこの中に包含することができることを留意す
るべきである。補償回路６４・６５は導線６０に結合す
る。導線６１・６２は、それぞれ隣接した導線（図示せ
ず）に対応する補償回路を有する。
【００１４】補償回路６４では、Pチャネルトランジス
タ６６は、「VDD」と記された電源電圧に接続するソー
ス、ゲートおよびドレインを有する。Pチャネルトラン
ジスタ６７は、Pチャネルトランジスタ６６のドレイン
に接続するソース、ゲートおよび導線６０に接続するド
レインを有する。インバータ６８は、導線６０に接続す
る入力端子およびPチャネルトランジスタ６６のゲート
に接続する出力端子を有する。NAND論理ゲート６９は第
１出力端子、制御信号イネーブルを受信するための第２
入力信号およびPチャネルトランジスタ６７のゲートに
接続する出力端子を有する。インバータ７０は導線６１
に接続する入力端子およびNAND論理ゲート６９の第１入
力端子に接続する出力端子を有する。
タ６６は、「VDD」と記された電源電圧に接続するソー
ス、ゲートおよびドレインを有する。Pチャネルトラン
ジスタ６７は、Pチャネルトランジスタ６６のドレイン
に接続するソース、ゲートおよび導線６０に接続するド
レインを有する。インバータ６８は、導線６０に接続す
る入力端子およびPチャネルトランジスタ６６のゲート
に接続する出力端子を有する。NAND論理ゲート６９は第
１出力端子、制御信号イネーブルを受信するための第２
入力信号およびPチャネルトランジスタ６７のゲートに
接続する出力端子を有する。インバータ７０は導線６１
に接続する入力端子およびNAND論理ゲート６９の第１入
力端子に接続する出力端子を有する。
【００１５】補償回路６５では、Pチャネルトランジス
タ７２は、VDDに接続するソース、ゲートおよびドレイ
ンを有する。Pチャネルトランジスタ７１は、Pチャネル
トランジスタ７２のドレインに接続するソース、ゲート
および導線６０に接続するドレインを有する。インバー
タ７３は、導線６０に接続する入力端子およびPチャネ
ルトランジスタ７２のゲートに接続する出力端子を有す
る。NAND論理ゲート７４は、制御信号イネーブルを受信
するための第１入力端子、第２入力端子およびPチャネ
ルトランジスタ７１のゲートに接続する出力端子を有す
る。インバータ７５は導線６２に接続する入力端子およ
びNAND論理ゲート７４の第２入力端子に接続する出力端
子を有する。
タ７２は、VDDに接続するソース、ゲートおよびドレイ
ンを有する。Pチャネルトランジスタ７１は、Pチャネル
トランジスタ７２のドレインに接続するソース、ゲート
および導線６０に接続するドレインを有する。インバー
タ７３は、導線６０に接続する入力端子およびPチャネ
ルトランジスタ７２のゲートに接続する出力端子を有す
る。NAND論理ゲート７４は、制御信号イネーブルを受信
するための第１入力端子、第２入力端子およびPチャネ
ルトランジスタ７１のゲートに接続する出力端子を有す
る。インバータ７５は導線６２に接続する入力端子およ
びNAND論理ゲート７４の第２入力端子に接続する出力端
子を有する。
【００１６】バス５０（図２）の各導線は、隣接する導
線間の容量結合によるデータ損失を防止するため補償回
路６４・６５と類似の補償回路を有する。もし導線６０
・６１の両方が、プレチャージによって論理ハイ電圧で
あると、導線６１の電圧が論理ハイから論理ローに振れ
ても、補償回路６４は導線６０を論理ハイ電圧に維持す
るように機能する。同様に、補償回路６５は、導線６２
上の電圧が論理ハイから論理ローに振れても、導線６０
を論理ハイ電圧に維持するように機能する。（一本の隣
接する導線しか有しない最初と最後のデータバスを除い
て）、一般に導線あたり２つの補償回路を一般に有す
る。
線間の容量結合によるデータ損失を防止するため補償回
路６４・６５と類似の補償回路を有する。もし導線６０
・６１の両方が、プレチャージによって論理ハイ電圧で
あると、導線６１の電圧が論理ハイから論理ローに振れ
ても、補償回路６４は導線６０を論理ハイ電圧に維持す
るように機能する。同様に、補償回路６５は、導線６２
上の電圧が論理ハイから論理ローに振れても、導線６０
を論理ハイ電圧に維持するように機能する。（一本の隣
接する導線しか有しない最初と最後のデータバスを除い
て）、一般に導線あたり２つの補償回路を一般に有す
る。
【００１７】補償回路６４・６５は、導線６０をプレチ
ャージ状態で維持するか、ディスチャージしてもよいか
を決めるために、２つの隣接する導線６１・６２の論理
状態および導線６０の論理状態を感知する。隣接する導
線６１・６２の一方のみが論理ロー電圧レベルに変位す
ると、補償回路補償回路６４・６５の一方にみが作動す
る。もし隣接する導線６１・６２の双方が論理ローレベ
ルに変位すると、補償回路６４・６５の両方が作動し、
容量結合の影響によりデータの改変を防ぐ追加のドライ
ブの提供を行う。補償回路６１・６２のいずれもが、論
理ロー電圧レベルに変位しないと、補償回路６４・６５
は補償を提供するように作動しない。
ャージ状態で維持するか、ディスチャージしてもよいか
を決めるために、２つの隣接する導線６１・６２の論理
状態および導線６０の論理状態を感知する。隣接する導
線６１・６２の一方のみが論理ロー電圧レベルに変位す
ると、補償回路補償回路６４・６５の一方にみが作動す
る。もし隣接する導線６１・６２の双方が論理ローレベ
ルに変位すると、補償回路６４・６５の両方が作動し、
容量結合の影響によりデータの改変を防ぐ追加のドライ
ブの提供を行う。補償回路６１・６２のいずれもが、論
理ロー電圧レベルに変位しないと、補償回路６４・６５
は補償を提供するように作動しない。
【００１８】例えば、導線６０・６１が共に論理ハイ電
圧にプレチャージされたとする。論理ロー電圧がインバ
ータ６８を介してPチャネルトランジスタ６６に供給さ
れると、Pチャネルトランジスタ６６は導通となる。抵
抗５１・５２・５３（図２参照）の１つのリードサイク
ルの間、導線６１上の論理ハイ電圧は論理ロー電圧に減
少する。制御信号イネーブルは論理ハイ電圧であり、NA
ND 論理ゲート６９はPチャネルトランジスタ６７のゲー
トに論理ロー電圧を供給する。導線６０が論理ロー電圧
になると、Pチャネルトランジスタ６６のゲートは論理
ロー電圧になる。Pチャネルトランジスタ６６・６７は
導線６０をVDDに結合し、導線６０の論理ハイ電圧を維
持する。
圧にプレチャージされたとする。論理ロー電圧がインバ
ータ６８を介してPチャネルトランジスタ６６に供給さ
れると、Pチャネルトランジスタ６６は導通となる。抵
抗５１・５２・５３（図２参照）の１つのリードサイク
ルの間、導線６１上の論理ハイ電圧は論理ロー電圧に減
少する。制御信号イネーブルは論理ハイ電圧であり、NA
ND 論理ゲート６９はPチャネルトランジスタ６７のゲー
トに論理ロー電圧を供給する。導線６０が論理ロー電圧
になると、Pチャネルトランジスタ６６のゲートは論理
ロー電圧になる。Pチャネルトランジスタ６６・６７は
導線６０をVDDに結合し、導線６０の論理ハイ電圧を維
持する。
【００１９】同様に、もし補償回路６０・６２が論理ハ
イ電圧にプレチャージされ、導線６２上の電圧が論理ロ
ー電圧に減少すると、補償回路６５は補償回路６４と同
様に導線６０の論理ハイ電圧を維持するように作動す
る。制御信号イネーブルは論理ハイ電圧であり、NAND論
理ゲート７４はPチャネルトランジスタ７１のゲートに
論理ロー電圧を供給する。導線６０が論理ハイ電圧のた
め、Pチャネルトランジスタ７２のゲートは論理ローで
あり、Pチャネルトランジスタ７１・７２は導線６０をV
DDに結合する。
イ電圧にプレチャージされ、導線６２上の電圧が論理ロ
ー電圧に減少すると、補償回路６５は補償回路６４と同
様に導線６０の論理ハイ電圧を維持するように作動す
る。制御信号イネーブルは論理ハイ電圧であり、NAND論
理ゲート７４はPチャネルトランジスタ７１のゲートに
論理ロー電圧を供給する。導線６０が論理ハイ電圧のた
め、Pチャネルトランジスタ７２のゲートは論理ローで
あり、Pチャネルトランジスタ７１・７２は導線６０をV
DDに結合する。
【００２０】導線６１・６２の双方が同時に論理ロー電
圧に変位し、制御信号イネーブルが論理ハイ電圧の場
合、補償回路６４・６５の双方は、導線６０上の電圧が
減少するのを防止するために駆動能力を提供する。
圧に変位し、制御信号イネーブルが論理ハイ電圧の場
合、補償回路６４・６５の双方は、導線６０上の電圧が
減少するのを防止するために駆動能力を提供する。
【００２１】補償回路６４・６５のないプレチャージ／
ディスチャージバスに比べ、補償回路６４・６５は、最
小の速度低下で十分な雑音排除性を提供する。たとえバ
ス５０がプレチャージ／ディスチャージバスであって
も、補償回路６４・６５は、隣接する導線からノイズ結
合の影響を受けやすい平行に延びる長い線を有するいか
なる型のバスにも有効である。補償回路６４・６５は、
プレチャージ／ディスチャージバスの雑音排除性に近い
性能で、連続的に駆動するバスの雑音排除性を提供す
る。（物理的）遮蔽と比べると、補償回路６４・６５は
表面領域が少なくてよい。また、１またはそれ以上の導
線が同時に論理ローに変位するときにも、補償回路６４
・６５は動的駆動能力を提供する。
ディスチャージバスに比べ、補償回路６４・６５は、最
小の速度低下で十分な雑音排除性を提供する。たとえバ
ス５０がプレチャージ／ディスチャージバスであって
も、補償回路６４・６５は、隣接する導線からノイズ結
合の影響を受けやすい平行に延びる長い線を有するいか
なる型のバスにも有効である。補償回路６４・６５は、
プレチャージ／ディスチャージバスの雑音排除性に近い
性能で、連続的に駆動するバスの雑音排除性を提供す
る。（物理的）遮蔽と比べると、補償回路６４・６５は
表面領域が少なくてよい。また、１またはそれ以上の導
線が同時に論理ローに変位するときにも、補償回路６４
・６５は動的駆動能力を提供する。
【００２２】本発明は好適実施例に沿って説明してきた
が、当業者には本発明がさまざまな方法で改変され、特
別に述べたものや上記で説明した以外の多くの実施例が
想起されることは明らかである。例えば、隣接する導線
が論理ロー電圧から論理ハイ電圧に変位されるときに、
補償回路６４・６５が導線上の論理ロー電圧を保持する
ように変更することもできる。従って、本発明の真の精
神および範囲に該当する本発明の変更は全て、本願の特
許請求の範囲に包含されることを意図するものである。
が、当業者には本発明がさまざまな方法で改変され、特
別に述べたものや上記で説明した以外の多くの実施例が
想起されることは明らかである。例えば、隣接する導線
が論理ロー電圧から論理ハイ電圧に変位されるときに、
補償回路６４・６５が導線上の論理ロー電圧を保持する
ように変更することもできる。従って、本発明の真の精
神および範囲に該当する本発明の変更は全て、本願の特
許請求の範囲に包含されることを意図するものである。
【図１】 本発明の実施例によるデータ・プロセッシン
グ・システムのブロック図を示す。
グ・システムのブロック図を示す。
【図２】 図１のデータ・プロセッシング・システムの
システム集積部のブロック図を示す。
システム集積部のブロック図を示す。
【図３】 本発明によるシステム集積部のバス部分の論
理図の一部と回路図の一部を示す。
理図の一部と回路図の一部を示す。
【符号の説明】 １０． データ・プロセッシング・システム ３８．４０．４２．４４．４６．４８． 外部バス回路 ５６．６４．６５． 補償回路 ６０．６１．６２． 導線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブライン・エム・プレストウィッチ アメリカ合衆国ユタ州ソルト・レイク・シ ティ、イースト・ハリウッド・アベニュー 1561
Claims (3)
- 【請求項１】 実質的に互いに平行に配列された複数の
導線（６０、６１、６２）間の容量結合を減少させる補
償回路（５６）を有するデータ・プロセッシング・シス
テムであって：電源電圧端子に結合する第１電流電極、
制御電極および第２電流電極を有する第１トランジスタ
（６６）；前記第１トランジスタ（６６）の第２電流電
極に結合する第１電流電極、制御電極および第１導線
（６０）に結合する第２電流電極を有する第２トランジ
スタ（６７）；前記第１導線（６０）に結合する入力端
子および前記第１トランジスタ（６６）の制御電極に結
合する出力端子を有する第１インバータ（６８）；第２
導線（６１）に結合する入力端子および出力端子を有す
る第２インバータ（７０）；および前記第２インバータ
（７０）の出力端子に結合する第１入力端子、制御信号
を受信する第２入力端子および前記第２トランジスタ
（６７）の制御電極に結合する出力端子を有する論理ゲ
ート（６９）；から構成されることを特徴とし、前記第
２導線（６１）は前記第１導線（６０）に隣接しかつ実
質的に平行に位置するデータ・プロセッシング・システ
ム。 - 【請求項２】 互いに隣接し実質的に平行な第１・第２
導線（６０、６１）間の容量結合を補償する補償回路
（５６）からなるデータ・プロセッシング・システム
（１０）であって、前記補償回路（５６）は第１電圧レ
ベルから第２電圧レベルへの前記第１導線の電圧変位を
感知し、相応して、第２導線上の電圧を容量結合によっ
て変化しないようにするデータ・プロセッシング・シス
テム。 - 【請求項３】 互いに実質的に平行な複数の導線（６
０、６１、６２）を有するバス（５０）；および前記バ
ス（５０）に結合する補償回路（５６）から構成される
ことを特徴とするデータ・プロセッシング・システムで
あって：前記補償回路は：電源電圧端子、制御電極およ
び第２電流電極に結合する第１電流電極を有する第１ト
ランジスタ（６６）；前記第１トランジスタ（６６）の
第２電流電極に結合する第１電流電極、制御電極および
前記複数の導線（６０、６１、６２）の第１導線（６
０）に結合する第２電流電極を有する第２トランジスタ
（６７）；前記第１導線（６０）に結合する入力端子お
よび前記第１トランジスタ（６６）の制御電極に結合す
る出力端子を有する第１インバータ（６８）；前記複数
の導線（６０、６１、６２）の第２導線（６１）に結合
する入力端子および出力端子を有する第２インバータ
（７０）；および前記第２インバータ（７０）の出力端
子に結合する第１入力端子、制御信号を受信する第２入
力端子および前記第２トランジスタ（６７）の制御端子
に結合する出力端子を有する論理ゲート（６９）から構
成される、ところのデータ．プロセッシング・システ
ム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/282,404 US5555513A (en) | 1994-07-28 | 1994-07-28 | Data processing system having a compensation circuit for compensating for capacitive coupling on a bus |
| US282404 | 1994-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883138A true JPH0883138A (ja) | 1996-03-26 |
| JP4190593B2 JP4190593B2 (ja) | 2008-12-03 |
Family
ID=23081375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20178395A Expired - Lifetime JP4190593B2 (ja) | 1994-07-28 | 1995-07-17 | バス上の容量結合を補償する補償回路を有するデータ処理システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5555513A (ja) |
| JP (1) | JP4190593B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691655A (en) * | 1995-11-27 | 1997-11-25 | Advanced Micro Devices, Inc. | Bus driver circuit configured to partially discharge a bus conductor to decrease line to line coupling capacitance |
| DE19803757C2 (de) | 1998-01-30 | 1999-11-25 | Siemens Ag | Bustreiber |
| US7956644B2 (en) * | 2007-05-10 | 2011-06-07 | Qimonda Ag | Peak power reduction using fixed bit inversion |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703198A (en) * | 1986-07-07 | 1987-10-27 | Ford Motor Company | Bi-directional data transfer circuit that is directionally responsive to the impedance condition of an associated input/output port of a microcomputer |
| US4994690A (en) * | 1990-01-29 | 1991-02-19 | Motorola, Inc. | Split level bus |
-
1994
- 1994-07-28 US US08/282,404 patent/US5555513A/en not_active Expired - Lifetime
-
1995
- 1995-07-17 JP JP20178395A patent/JP4190593B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP4190593B2 (ja) | 2008-12-03 |
| US5555513A (en) | 1996-09-10 |
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